JPS609171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS609171A JPS609171A JP58117257A JP11725783A JPS609171A JP S609171 A JPS609171 A JP S609171A JP 58117257 A JP58117257 A JP 58117257A JP 11725783 A JP11725783 A JP 11725783A JP S609171 A JPS609171 A JP S609171A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- doped
- resist
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＧａＡｓ ＦＥＴの製造方法に係シ、特にゲー
ト部付近の表面空乏層等の影響全低減することのできる
半導体装置の製造方法に関する。
ト部付近の表面空乏層等の影響全低減することのできる
半導体装置の製造方法に関する。
従来技術と問題点
従来のＧａＡｓ ＦＥＴにおいては、半絶縁性ＧａＡ３
基板上に動作層Ｃｎ Ｎ ＧａＡｓ層） ＋ ５ｔ０２
等のパッシベーション膜等が形成されておシ、動作層と
の境界面に空乏層が形成されるようになっているため、
ＦＥＴの特性に影響を与えていた。
基板上に動作層Ｃｎ Ｎ ＧａＡｓ層） ＋ ５ｔ０２
等のパッシベーション膜等が形成されておシ、動作層と
の境界面に空乏層が形成されるようになっているため、
ＦＥＴの特性に影響を与えていた。
発明の目的
本発明は上述の問題点を解決するためのもので、ゲート
部伺近の表面空乏層等の影響全低減してＦ−ＥＴの動作
を安定させることのできる半導体装置の製造方法を提供
することを目的としている。
部伺近の表面空乏層等の影響全低減してＦ−ＥＴの動作
を安定させることのできる半導体装置の製造方法を提供
することを目的としている。
発明の構成
本発明では、動作層の上に更に、電解エツチングのマス
クとして使用できしかもデバイス絶縁層としても安定性
のあるノンドープＧａＡ３半導体層を形成し、該ノンド
ープＧａＡｓ半導体層をマスクとして電解エツチングし
てリセスを形成した後、ゲートメタル蒸着によりセルフ
アライメントゲートを形成することによって上記目的の
達成を図っている。
クとして使用できしかもデバイス絶縁層としても安定性
のあるノンドープＧａＡ３半導体層を形成し、該ノンド
ープＧａＡｓ半導体層をマスクとして電解エツチングし
てリセスを形成した後、ゲートメタル蒸着によりセルフ
アライメントゲートを形成することによって上記目的の
達成を図っている。
発明の実施例
以下、図面に関連して本発明の詳細な説明する。
第１図は本発明に係るＧａＡ３ ＦＥＴの製造工程図で
ある。
ある。
ＧａＡｓ ＦＥＴの製造に際しては、まず第１図（ａ）
に示すように、半絶縁性ＧａＡｓ基板１０表面に、動作
層であるｎ型ＧａＡｓ層２６ノンド一プＧａＡｓ層３を
順次成長させた後、その上に５ｉｎ２のスペーサ層４を
形成する。なお、本例は後述するように光露光を採用す
るため、リフトオフを可能にするスペーサ層４を形成す
るものである。
に示すように、半絶縁性ＧａＡｓ基板１０表面に、動作
層であるｎ型ＧａＡｓ層２６ノンド一プＧａＡｓ層３を
順次成長させた後、その上に５ｉｎ２のスペーサ層４を
形成する。なお、本例は後述するように光露光を採用す
るため、リフトオフを可能にするスペーサ層４を形成す
るものである。
次に、第１図（ｂ）に示すように、ノンドープＧａＡｓ
層３．スペーサ層４の一部を残してｎ型ＧａＡＦ１層２
上にオーミックメタルパターン５を形成するが、この形
成は光ｎ元プロセスにょシ行われる。
層３．スペーサ層４の一部を残してｎ型ＧａＡＦ１層２
上にオーミックメタルパターン５を形成するが、この形
成は光ｎ元プロセスにょシ行われる。
次に１第１図（ｃ）に示すように、この上に光露光用ポ
ジ型レジスト６をコーティングし、これをパターニング
してスリットパターン７を形成した後、レジスト６をマ
スクとしてスペーサ層４をウェットエツチングし、更に
これをマスクとしてＣＣ１ｚＦｚガスによるリアクティ
ブイオンエツチングを行ってノンドープＧａＡｓ層３に
スリット状ゲートパターン８を形成する。
ジ型レジスト６をコーティングし、これをパターニング
してスリットパターン７を形成した後、レジスト６をマ
スクとしてスペーサ層４をウェットエツチングし、更に
これをマスクとしてＣＣ１ｚＦｚガスによるリアクティ
ブイオンエツチングを行ってノンドープＧａＡｓ層３に
スリット状ゲートパターン８を形成する。
次に、第１図（ｄ）に示すように、ノンドープＧａＡｓ
層３全マスクとして電解エツチングを行ってｎ型ＧａＡ
３層２にリセス９を形成する。
層３全マスクとして電解エツチングを行ってｎ型ＧａＡ
３層２にリセス９を形成する。
次に、第１図（ｅ）に示すように、これらの上にゲが形
成される。
成される。
最後に、第１図（ｆ）に示すように、レジスト６剥離に
よるリフトオフを行ってＩＴが完成する。
よるリフトオフを行ってＩＴが完成する。
この工程によシ得られるＰＥＴは、ノンドープＧａ−Ａ
ｓ層３を設けることによって、ｎ型ＧａＡｓ層２の表面
１２が安定（表面空乏層等）であシ、特性が安定する。
ｓ層３を設けることによって、ｎ型ＧａＡｓ層２の表面
１２が安定（表面空乏層等）であシ、特性が安定する。
第２図及び第３図に他の実施例を示す。
第２図は電子ビーム露光を採用した実施例を示し、前例
と異なる点は５ｉＯｐによるスペーサ層４が不要なこと
である。これは、レジスト２１に電子ビーム露光によ多
形成されるスリットパターン２２が図示のようにオーバ
カット形状となるためである。
と異なる点は５ｉＯｐによるスペーサ層４が不要なこと
である。これは、レジスト２１に電子ビーム露光によ多
形成されるスリットパターン２２が図示のようにオーバ
カット形状となるためである。
本例の場合はスペーサ層４が不要であるため、工程を短
縮することができる。− また、第３図は光露光用ポジ型レジスト３１をクロルベ
ンゼン等で硬化させた実施例を示す。本例の場合も、第
２図の場合と同様にスリットパターン３２がオーバカッ
ト形状となるので、第２図の場合と同様の効果が得られ
る。
縮することができる。− また、第３図は光露光用ポジ型レジスト３１をクロルベ
ンゼン等で硬化させた実施例を示す。本例の場合も、第
２図の場合と同様にスリットパターン３２がオーバカッ
ト形状となるので、第２図の場合と同様の効果が得られ
る。
発明の効果
以上述べたように、本発明によれば、ｎ型ＧａＡ３層（
！１ｉＩＩ作層）の上にノンドープＧａ、ｌ ｆ４が形
成されているので、ソース、ゲート間の表面空乏層等の
影響金低減して動作の安定化を図ることができる。
！１ｉＩＩ作層）の上にノンドープＧａ、ｌ ｆ４が形
成されているので、ソース、ゲート間の表面空乏層等の
影響金低減して動作の安定化を図ることができる。
またレジストの寸法で加工されたノンドープＧａＡｓ層
をマスクにリセスを形成することができるので、ソース
抵抗の低減化を図ることができる。
をマスクにリセスを形成することができるので、ソース
抵抗の低減化を図ることができる。
図面は本発明に係る半導体素子の製造方法の実施例を示
すもので、第１図（Ａ） 〜（ｆ）はＧａＡｓ ＦＥＴ
の製造工程図、第２図及び第、３図は他の工程により製
造され九〇ａＡａ ＦＥＴの要部概要を示す正面図であ
る。 図中、ｌは半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ層
（動作層）、３はノンドープＧａＡｓ層、４は５ｔ（ｈ
のスペーサ層、５はオーミックメタルパターン、６．２
１，３１はレジスト、８はスリット状ゲートパターン、
９はリセス、１ｏはゲートメタル、１１はゲートである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第 １ 図 第２図 第３図
すもので、第１図（Ａ） 〜（ｆ）はＧａＡｓ ＦＥＴ
の製造工程図、第２図及び第、３図は他の工程により製
造され九〇ａＡａ ＦＥＴの要部概要を示す正面図であ
る。 図中、ｌは半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ層
（動作層）、３はノンドープＧａＡｓ層、４は５ｔ（ｈ
のスペーサ層、５はオーミックメタルパターン、６．２
１，３１はレジスト、８はスリット状ゲートパターン、
９はリセス、１ｏはゲートメタル、１１はゲートである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第 １ 図 第２図 第３図
Claims (1)
- 半絶縁性基板上に形成された動作層上にノンドープ半導
体層を形成して該ノンドープ半導体層にスリット状ゲー
トパターンを形成し、該ノンドープ半導体層をマスクと
して電解エツチングにより前記動作層にリセスを形成し
た後、該リセス上にゲートメタル蒸着によシセルファラ
イメントゲートを形成したことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117257A JPS609171A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117257A JPS609171A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609171A true JPS609171A (ja) | 1985-01-18 |
Family
ID=14707281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117257A Pending JPS609171A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290439A (ja) * | 1985-10-15 | 1987-04-24 | Taisei Corp | 止水壁の構築方法 |
| JPH047844A (ja) * | 1990-04-25 | 1992-01-13 | Mitsubishi Electric Corp | 半導体装置 |
| US5643811A (en) * | 1993-01-07 | 1997-07-01 | Fujitsu Limited | Method of making field effect transistor for high-frequency operation |
-
1983
- 1983-06-29 JP JP58117257A patent/JPS609171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290439A (ja) * | 1985-10-15 | 1987-04-24 | Taisei Corp | 止水壁の構築方法 |
| JPH047844A (ja) * | 1990-04-25 | 1992-01-13 | Mitsubishi Electric Corp | 半導体装置 |
| US5643811A (en) * | 1993-01-07 | 1997-07-01 | Fujitsu Limited | Method of making field effect transistor for high-frequency operation |
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