JPH0630391B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0630391B2 JPH0630391B2 JP59185912A JP18591284A JPH0630391B2 JP H0630391 B2 JPH0630391 B2 JP H0630391B2 JP 59185912 A JP59185912 A JP 59185912A JP 18591284 A JP18591284 A JP 18591284A JP H0630391 B2 JPH0630391 B2 JP H0630391B2
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- 239000000758 substrate Substances 0.000 claims description 18
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特に製造工程において情報の
書き込みを行なう読み出し専用メモリ（マスクＲＯＭ）
製造方法に関する。
書き込みを行なう読み出し専用メモリ（マスクＲＯＭ）
製造方法に関する。
製造工程においてフォトマスクを用いて情報を書き込む
マスクＲＯＭは、同じ記憶内容のＲＯＭを大量に使用す
る場合に向いており、コンピュータにおける制御記憶用
ＲＯＭやマイクロコンピュータのプログラムメモリ等に
多く用いられている。
マスクＲＯＭは、同じ記憶内容のＲＯＭを大量に使用す
る場合に向いており、コンピュータにおける制御記憶用
ＲＯＭやマイクロコンピュータのプログラムメモリ等に
多く用いられている。
従来から多用されているＭＯＳ構造のトランジスタ（Ｍ
ＯＳＴ）をメモリ・セルとするマスクＲＯＭにおける情
報の書き込みは、ＭＯＳＴのゲート酸化膜の厚さを変え
る方法や、ＭＯＳＴのソース又はドレイン側の配線の有
無（コンタクト法）等により行なわれる。
ＯＳＴ）をメモリ・セルとするマスクＲＯＭにおける情
報の書き込みは、ＭＯＳＴのゲート酸化膜の厚さを変え
る方法や、ＭＯＳＴのソース又はドレイン側の配線の有
無（コンタクト法）等により行なわれる。
ゲート酸化膜の厚さを変える方法で作られるＲＯＭは、
例えば第３図に示すように、Ｐ型シリコス基板１上に形
成された厚いゲート酸化膜２０と薄いゲート酸化膜２１
と、これらゲート酸化膜上に形成されたゲート電極
Ｇ0，Ｇ1と、Ｎ型不純物領域からなるソースＳ及びドレ
インＤとから主に構成される。そして、ゲート電極
Ｇ0，Ｇ1におけるしきい値電圧(VT)の差によるＭＯＳＴ
のオン・オフにより書き込まれた情報が読み出される。
例えば第３図に示すように、Ｐ型シリコス基板１上に形
成された厚いゲート酸化膜２０と薄いゲート酸化膜２１
と、これらゲート酸化膜上に形成されたゲート電極
Ｇ0，Ｇ1と、Ｎ型不純物領域からなるソースＳ及びドレ
インＤとから主に構成される。そして、ゲート電極
Ｇ0，Ｇ1におけるしきい値電圧(VT)の差によるＭＯＳＴ
のオン・オフにより書き込まれた情報が読み出される。
このように構成されたマスクＲＯＭにおいては、ソース
Ｓ及びドレインＤは各ゲート電極Ｇ0，Ｇ1に共通に用い
られるためＲＯＭの集積度は高い。しかしながら、ゲー
ト酸化膜２０，２１の形成工程で情報が書き込まれるた
め、情報を書き込む工程がＲＯＭが完成する迄多くの工
程を経るため、製品完成迄の期間が長いという欠点があ
った。
Ｓ及びドレインＤは各ゲート電極Ｇ0，Ｇ1に共通に用い
られるためＲＯＭの集積度は高い。しかしながら、ゲー
ト酸化膜２０，２１の形成工程で情報が書き込まれるた
め、情報を書き込む工程がＲＯＭが完成する迄多くの工
程を経るため、製品完成迄の期間が長いという欠点があ
った。
一方、コンタクト法によるＲＯＭはマスタースライス方
式が用いられる。すなわち、ＭＯＳＴが多数個整列配設
されたシリコン基板上に被着形成された絶縁膜に対し、
情報内容に基づいたマスクを用いてソースＳ又はドレイ
ンＤに対するコンタクト孔の形成を選択的に行ったの
ち、配線形成パッシベーション膜形成，ボンディングパ
ッド形成の工程を経るのみでＲＯＭは完成する。従っ
て、情報の書き込みから製品の完成迄の期間は短いとい
う利点はあるが、第４図に示すように、情報が書き込ま
れたソース(SD)はゲート電極Ｇ0，Ｇ1に共通に用いるこ
とができず、更にメモリ・セル間に分離領域Ｗを設けな
ければならないため集積度の向上に対しては不十分であ
るという問題がある。
式が用いられる。すなわち、ＭＯＳＴが多数個整列配設
されたシリコン基板上に被着形成された絶縁膜に対し、
情報内容に基づいたマスクを用いてソースＳ又はドレイ
ンＤに対するコンタクト孔の形成を選択的に行ったの
ち、配線形成パッシベーション膜形成，ボンディングパ
ッド形成の工程を経るのみでＲＯＭは完成する。従っ
て、情報の書き込みから製品の完成迄の期間は短いとい
う利点はあるが、第４図に示すように、情報が書き込ま
れたソース(SD)はゲート電極Ｇ0，Ｇ1に共通に用いるこ
とができず、更にメモリ・セル間に分離領域Ｗを設けな
ければならないため集積度の向上に対しては不十分であ
るという問題がある。
本発明の目的は、上記欠点を除去し、情報が書き込まれ
る工程から製品が完成する迄の工程が短く、しかも集積
度の高い半導体記憶装置の製造方法を提供することにあ
る。
る工程から製品が完成する迄の工程が短く、しかも集積
度の高い半導体記憶装置の製造方法を提供することにあ
る。
本発明の半導体記憶装置は、一導電型シリコン基板上に
隔設されたソース領域，反対導電型不純物領域及びドレ
イン領域と、前記ソース領域，反対導電型不純物領域及
びドレイン領域間のゲート酸化膜上に電気的に分離され
並列に形成された浮遊ゲート及び制御ゲートと、前記浮
遊ゲート上に形成された正イオン又は負イオンを有する
絶縁膜とを含んで構成される。
隔設されたソース領域，反対導電型不純物領域及びドレ
イン領域と、前記ソース領域，反対導電型不純物領域及
びドレイン領域間のゲート酸化膜上に電気的に分離され
並列に形成された浮遊ゲート及び制御ゲートと、前記浮
遊ゲート上に形成された正イオン又は負イオンを有する
絶縁膜とを含んで構成される。
また、本発明の半導体記憶装置の製造方法は、一導電型
シリコン基板上にゲート酸化膜を形成したのち該ゲート
酸化膜上に電気的に分離された浮遊ゲートと制御ゲート
を並列して形成する工程と、前記浮遊ゲートと制御ゲー
トをマスクとして反対導電型不純物をイオン注入し前記
シリコン基板上にソース領域，反対導電型不純物領域及
びドレイン領域を形成する工程と、全面に絶縁膜を形成
したのち前記ソース領域又はドレイン領域上にコンタク
ト孔を設ける工程と、前記浮遊ゲート上を避け前記コン
タクト孔を介して前記ソース領域又はドレイン領域に接
続するＡ配線を形成する工程と、全面にフォトレジス
ト膜を形成したのち書き込み情報に対応して選択された
前記浮遊ゲート上の該フォトレジスト膜に開孔を設ける
工程と、選択された前記浮遊ゲート上の絶縁膜に正イオ
ン又は負イオンを注入する工程とを含んで構成される。
シリコン基板上にゲート酸化膜を形成したのち該ゲート
酸化膜上に電気的に分離された浮遊ゲートと制御ゲート
を並列して形成する工程と、前記浮遊ゲートと制御ゲー
トをマスクとして反対導電型不純物をイオン注入し前記
シリコン基板上にソース領域，反対導電型不純物領域及
びドレイン領域を形成する工程と、全面に絶縁膜を形成
したのち前記ソース領域又はドレイン領域上にコンタク
ト孔を設ける工程と、前記浮遊ゲート上を避け前記コン
タクト孔を介して前記ソース領域又はドレイン領域に接
続するＡ配線を形成する工程と、全面にフォトレジス
ト膜を形成したのち書き込み情報に対応して選択された
前記浮遊ゲート上の該フォトレジスト膜に開孔を設ける
工程と、選択された前記浮遊ゲート上の絶縁膜に正イオ
ン又は負イオンを注入する工程とを含んで構成される。
次に本発明の実施例を図面を用いて説明する。
第１図(a),(b)は本発明の半導体記憶装置の一実施例の
上面図及びＡ−Ａ′断面図である。
上面図及びＡ−Ａ′断面図である。
第１図(a),(b)において、Ｐ型シリコン基板１上にはソ
ース領域Ｓ，Ｎ型不純物領域２及びドレイン領域Ｄが隔
設されており、ソースＳとＮ型不純物領域２間のゲート
酸化膜３上には浮遊ゲートＧFが、そしてドレインＤと
Ｎ型不純物領域２間のゲート酸化膜３上には制御ゲート
ＧC（ワード線）がそれぞれ電気的に分離され、並列に
形成されている。そして、浮遊ゲートＧF上の絶縁膜４
には、書き込み情報に基づいて選択的に正イオン５が導
入されており、絶縁膜４上にはビット線を形成するＡ
配線６がソースＳに接続し、浮遊ゲートＧF上を避けて
形成されている。尚、７はパッシベーション膜である
が、第１図(a)では絶縁膜４と共に省略してある。
ース領域Ｓ，Ｎ型不純物領域２及びドレイン領域Ｄが隔
設されており、ソースＳとＮ型不純物領域２間のゲート
酸化膜３上には浮遊ゲートＧFが、そしてドレインＤと
Ｎ型不純物領域２間のゲート酸化膜３上には制御ゲート
ＧC（ワード線）がそれぞれ電気的に分離され、並列に
形成されている。そして、浮遊ゲートＧF上の絶縁膜４
には、書き込み情報に基づいて選択的に正イオン５が導
入されており、絶縁膜４上にはビット線を形成するＡ
配線６がソースＳに接続し、浮遊ゲートＧF上を避けて
形成されている。尚、７はパッシベーション膜である
が、第１図(a)では絶縁膜４と共に省略してある。
このように構成されたマスクＲＯＭにおいては、上層の
絶縁膜４に正イオン５が導入された浮遊ゲートＧF1は正
イオン５の電荷により分極されて、正イオン５側に負、
シリコン基板１側に正の電荷がそれぞれ誘起され、この
浮遊ゲートＧF1に誘起された正の電荷により浮遊ゲート
ＧF1直下のシリコン基板１表面には反転層８が常に形成
されているため、制御ゲートＧCに制御電圧(VS)が印加
されるとドレインＤ（電源）からソースＳに電流が流
れ、例えば“１”が読み出される。一方、上層の絶縁膜
４に正イオン５が導入されていない浮遊ゲートＧF0直下
のシリコン基板１表面には反転層８が形成されないた
め、制御ゲートＧCにＶSが印加されてもドレインＤ・ソ
ースＳ間には電流が流れず“０”が読み出されることに
なる。
絶縁膜４に正イオン５が導入された浮遊ゲートＧF1は正
イオン５の電荷により分極されて、正イオン５側に負、
シリコン基板１側に正の電荷がそれぞれ誘起され、この
浮遊ゲートＧF1に誘起された正の電荷により浮遊ゲート
ＧF1直下のシリコン基板１表面には反転層８が常に形成
されているため、制御ゲートＧCに制御電圧(VS)が印加
されるとドレインＤ（電源）からソースＳに電流が流
れ、例えば“１”が読み出される。一方、上層の絶縁膜
４に正イオン５が導入されていない浮遊ゲートＧF0直下
のシリコン基板１表面には反転層８が形成されないた
め、制御ゲートＧCにＶSが印加されてもドレインＤ・ソ
ースＳ間には電流が流れず“０”が読み出されることに
なる。
上記実施例のＲＯＭは、第３図に示した従来のゲート酸
化膜の厚さを変えて作られるＲＯＭに、主に浮遊ゲート
ＧFとＮ型不純物領域を追加した構造であり、制御ゲー
トＧCに対してソースＳとドレインＤを共通に使用でき
るため集積度は高く、しかも、マスタースライス方式で
ＲＯＭを完成できるため、情報の書き込み工程から製品
の完成迄の期間を短くすることができる。
化膜の厚さを変えて作られるＲＯＭに、主に浮遊ゲート
ＧFとＮ型不純物領域を追加した構造であり、制御ゲー
トＧCに対してソースＳとドレインＤを共通に使用でき
るため集積度は高く、しかも、マスタースライス方式で
ＲＯＭを完成できるため、情報の書き込み工程から製品
の完成迄の期間を短くすることができる。
次に本発明の製造方法について説明する。
第２図(a)〜(d)は本発明の製造方法の一実施例を説明す
るための工程断面図である。
るための工程断面図である。
まず第２図(a)に示すように、周知の技術により、Ｐ型
シリコン基板１上の活性領域内に薄いＳｉＯ2膜からな
るゲート酸化膜３を形成したのち、全面にＣＶＤ法によ
りポリシリコン膜を堆積し、パターニングして並列した
浮遊ゲートＧF及び制御ゲートＧC（ワード線）を形成す
る。
シリコン基板１上の活性領域内に薄いＳｉＯ2膜からな
るゲート酸化膜３を形成したのち、全面にＣＶＤ法によ
りポリシリコン膜を堆積し、パターニングして並列した
浮遊ゲートＧF及び制御ゲートＧC（ワード線）を形成す
る。
次に第２図(b)に示すように、浮遊ゲートＧF及び制御ゲ
ートＧCをマスクとしてＡS等のＮ型不純物をイオン注入
しシリコン基板上に、ソース領域Ｓ，Ｎ型不純物領域２
及びドレイン領域Ｄをそれぞれ形成する。
ートＧCをマスクとしてＡS等のＮ型不純物をイオン注入
しシリコン基板上に、ソース領域Ｓ，Ｎ型不純物領域２
及びドレイン領域Ｄをそれぞれ形成する。
次に第２図(c)に示すように、全面にＳｉＯ2膜，リンシ
リケートガラス膜（ＰＳＧ膜）等の絶縁膜４を0.2〜２
μｍの厚さに形成する。続いてソース領域Ｓ上の絶縁膜
４及びゲート酸化膜３にドライエッチング法等によりコ
ンタクト孔９を設けたのち、全面にＡ膜をプラズマス
パッター法等により堆積させ、パターニングして浮遊ゲ
ートＧF上を避け、コンタクト孔９を介してソースＳに
接続するＡ配線６（ビット線）を形成する〔第１図
(a)参照〕。浮遊ゲートＧF上を避けてＡ配線６を形成
するのは、次工程で浮遊ゲートＧF上の絶縁膜４に正イ
オンをイオン注入するためである。
リケートガラス膜（ＰＳＧ膜）等の絶縁膜４を0.2〜２
μｍの厚さに形成する。続いてソース領域Ｓ上の絶縁膜
４及びゲート酸化膜３にドライエッチング法等によりコ
ンタクト孔９を設けたのち、全面にＡ膜をプラズマス
パッター法等により堆積させ、パターニングして浮遊ゲ
ートＧF上を避け、コンタクト孔９を介してソースＳに
接続するＡ配線６（ビット線）を形成する〔第１図
(a)参照〕。浮遊ゲートＧF上を避けてＡ配線６を形成
するのは、次工程で浮遊ゲートＧF上の絶縁膜４に正イ
オンをイオン注入するためである。
このようにして作られたＭＯＳＴに情報を書き込むに
は、第２図(d)に示すように、全面にフォトレジスト膜
（ＰＲ膜）１０を形成したのち、書き込み情報に基づい
て作られたマスクを用いて浮遊ゲートＧF上のＰＲ膜１
０に開孔１１を設ける。続いて、このＰＲ膜１０をマス
クとし、３０〜１５０KeVの条件で１×１０12〜１×１
０13個／cm2のAs +等の正イオン５をイオン注入する。こ
の正イオン５の注入により選択された浮遊ゲートＧF1下
のシリコン基板１の表面にはＧF1に電圧が印加された場
合と同様に反転層８が形成される。
は、第２図(d)に示すように、全面にフォトレジスト膜
（ＰＲ膜）１０を形成したのち、書き込み情報に基づい
て作られたマスクを用いて浮遊ゲートＧF上のＰＲ膜１
０に開孔１１を設ける。続いて、このＰＲ膜１０をマス
クとし、３０〜１５０KeVの条件で１×１０12〜１×１
０13個／cm2のAs +等の正イオン５をイオン注入する。こ
の正イオン５の注入により選択された浮遊ゲートＧF1下
のシリコン基板１の表面にはＧF1に電圧が印加された場
合と同様に反転層８が形成される。
以下、ＰＲ膜１０を除去したのち全面にパッシベーショ
ン膜７，ボンディングパッド等を形成しマスクＲＯＭを
完成させる〔第１図(a),(b)参照〕。
ン膜７，ボンディングパッド等を形成しマスクＲＯＭを
完成させる〔第１図(a),(b)参照〕。
このように本発明の製造方法によれば、マスタースライ
ス方式でＲＯＭを完成できるため、従来のゲート酸化膜
の厚さを変えてＲＯＭを形成する方法に比べ、情報の書
き込みから製品の完成迄の工程が短くなり、しかもコン
タクト法に比較し、集積度の高いＲＯＭを製造すること
ができる。
ス方式でＲＯＭを完成できるため、従来のゲート酸化膜
の厚さを変えてＲＯＭを形成する方法に比べ、情報の書
き込みから製品の完成迄の工程が短くなり、しかもコン
タクト法に比較し、集積度の高いＲＯＭを製造すること
ができる。
尚、上記説明においてはドレインＤを正電位の電源とし
た場合について説明したが、ドレインＤをアース電位と
して使用することも可能であり、この場合、第１図(a),
(b)及び第２図(a)〜(d)におけるソース及びドレイン領
域の記号（Ｓ，Ｄ）は逆になる。
た場合について説明したが、ドレインＤをアース電位と
して使用することも可能であり、この場合、第１図(a),
(b)及び第２図(a)〜(d)におけるソース及びドレイン領
域の記号（Ｓ，Ｄ）は逆になる。
また、上記２つの実施例においてはＰ型シリコン基板を
用い、Ｎ型不純物を導入してソース・ドレイン領域を形
成したＭＯＳＴを用いた場合について説明したが、これ
に限定されることはなく、Ｎ型シリコン基板を用いた場
合の半導体記憶装置の製造方法にも適用できる。
用い、Ｎ型不純物を導入してソース・ドレイン領域を形
成したＭＯＳＴを用いた場合について説明したが、これ
に限定されることはなく、Ｎ型シリコン基板を用いた場
合の半導体記憶装置の製造方法にも適用できる。
以上詳細に説明したように、本発明によれば、情報の書
き込みから製品の完成迄の工程が短く、しかも集積度の
高い半導体記憶装置の製造方法が得られるのでその効果
は大きい。
き込みから製品の完成迄の工程が短く、しかも集積度の
高い半導体記憶装置の製造方法が得られるのでその効果
は大きい。
第１図(a),(b)は本発明の半導体記憶装置の一実施例の
上面図及び断面図、第２図(a)〜(d)は本発明の製造方法
の一実施例を説明するための工程断面図、第３図及び第
４図は従来の半導体記憶装置を説明するための模式図で
ある。 １……シリコン基板、２……Ｎ型不純物領域、３……ゲ
ート酸化膜、４……絶縁膜、５……正イオン、６……Ａ
配線、７……パッシベーション膜、８……反転層、９
……コンタクト孔、１０……フォトレジスト膜、１１…
…開孔、２０，２１……ゲート酸化膜、Ｓ……ソース、
Ｄ……ドレイン、ＧF……浮遊ゲート、ＧC……制御ゲー
ト。
上面図及び断面図、第２図(a)〜(d)は本発明の製造方法
の一実施例を説明するための工程断面図、第３図及び第
４図は従来の半導体記憶装置を説明するための模式図で
ある。 １……シリコン基板、２……Ｎ型不純物領域、３……ゲ
ート酸化膜、４……絶縁膜、５……正イオン、６……Ａ
配線、７……パッシベーション膜、８……反転層、９
……コンタクト孔、１０……フォトレジスト膜、１１…
…開孔、２０，２１……ゲート酸化膜、Ｓ……ソース、
Ｄ……ドレイン、ＧF……浮遊ゲート、ＧC……制御ゲー
ト。
Claims (1)
- 【請求項１】一導電型シリコン基板上にゲート酸化膜を
形成したのち前記ゲート酸化膜上に浮遊ゲートと制御ゲ
ートを並列して形成する工程と、前記浮遊ゲートと前記
制御ゲートをマスクとして反対導電型不純物を導入し前
記シリコン基板上にソース領域、反対導電型不純物領域
及びドレイン領域を形成する工程と、全面に絶縁膜を形
成したのち前記ソース領域又はドレイン領域上にコンタ
クト孔を設ける工程と、前記浮遊ゲート上を避け前記コ
ンタクト孔を介して前記ソース領域又はドレイン領域に
接続する配線を形成する工程と、その後前記浮遊ゲート
上の前記絶縁膜にイオンを注入する工程を有し、前記絶
縁膜中の前記イオンの電荷により前記浮遊ゲートを分極
し、前記浮遊ゲート直下の前記一導電型半導体基板表面
に反対導電型の反転層を形成したことを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185912A JPH0630391B2 (ja) | 1984-09-05 | 1984-09-05 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185912A JPH0630391B2 (ja) | 1984-09-05 | 1984-09-05 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164153A JPS6164153A (ja) | 1986-04-02 |
| JPH0630391B2 true JPH0630391B2 (ja) | 1994-04-20 |
Family
ID=16179050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185912A Expired - Lifetime JPH0630391B2 (ja) | 1984-09-05 | 1984-09-05 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630391B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123084A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Fabrication technique of semiconductor devices having read-on |
| JPS6011474B2 (ja) * | 1977-08-16 | 1985-03-26 | 日本電気株式会社 | 情報蓄積素子の製造方法 |
| JPS5530845A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
-
1984
- 1984-09-05 JP JP59185912A patent/JPH0630391B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6164153A (ja) | 1986-04-02 |
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