JPH0630443B2 - デジタル・フエイズ・ロツクド・ル−プ用入力回路 - Google Patents
デジタル・フエイズ・ロツクド・ル−プ用入力回路Info
- Publication number
- JPH0630443B2 JPH0630443B2 JP62007904A JP790487A JPH0630443B2 JP H0630443 B2 JPH0630443 B2 JP H0630443B2 JP 62007904 A JP62007904 A JP 62007904A JP 790487 A JP790487 A JP 790487A JP H0630443 B2 JPH0630443 B2 JP H0630443B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- locked loop
- filter means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000005070 sampling Methods 0.000 claims description 6
- 238000001914 filtration Methods 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 5
- 238000012935 Averaging Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、入力ノイズの影響を受けない安定したデジ
タル信号を供給することができるデジタル・フェイズ・
ロックド・ループ用入力回路に関する。
タル信号を供給することができるデジタル・フェイズ・
ロックド・ループ用入力回路に関する。
「従来の技術」 変位検出用のエンコーダの出力信号を復調して、変位を
検出する回路が種々開発されている。
検出する回路が種々開発されている。
ここで、この種の回路の一例を第２図に示す。第２図に
示す回路は、検出対象の変位に対応するアナログｓｉｎ
θ信号およびアナログｃｏｓθ信号を出力するエンコー
ダの出力信号から、前記検出対象の位相をデジタル値に
よって検出する回路であり、デジタル・フェイズ・ロッ
クド・ループを構成している。
示す回路は、検出対象の変位に対応するアナログｓｉｎ
θ信号およびアナログｃｏｓθ信号を出力するエンコー
ダの出力信号から、前記検出対象の位相をデジタル値に
よって検出する回路であり、デジタル・フェイズ・ロッ
クド・ループを構成している。
第２図において、１，２はＡ／Ｄ変換器であり、各々ア
ナログｓｉｎθ信号およびアナログｃｏｓθ信号をデジ
タル信号に変換する。５は関数発生ＲＯＭであり、ｎビ
ットのカウンタ６のカウント出力をアドレスデータとし
て、このアドレスデータに対応するｓｉｎΦ、ｃｒｓΦ
の各データを出力する。３はＡ／Ｄ変換器の出力信号と
データｃｏｓΦとを乗算する乗算器、４はＡ／Ｄ変換器
２の出力信号とデータｓｉｎΦとを乗算する乗算器であ
る。８は乗算器３，４の乗算結果を比較し、ｓｉｎ（θ
−φ）の値が正の場合は信号／Ｄを“０”、ｓｉｎ
（θ−φ）の値が負の場合は、信号／Ｄを“１”とす
る比較器である。６は所定のクロックＣＬＫをカウント
するカウンタであり、信号／Ｄが“０”のときアップ
カウント、“１”のときダウンカウントを行う。このカ
ウンタ６の出力信号は、ラッチ１０に供給されるととも
に、前述したように関数発生ＲＯＭ５にアドレス信号と
して供給される。この場合、ラッチ１０は信号／／Ｄ
の立ち上がり時にカウンタ６の出力信号をラッチするよ
うに構成されている。
ナログｓｉｎθ信号およびアナログｃｏｓθ信号をデジ
タル信号に変換する。５は関数発生ＲＯＭであり、ｎビ
ットのカウンタ６のカウント出力をアドレスデータとし
て、このアドレスデータに対応するｓｉｎΦ、ｃｒｓΦ
の各データを出力する。３はＡ／Ｄ変換器の出力信号と
データｃｏｓΦとを乗算する乗算器、４はＡ／Ｄ変換器
２の出力信号とデータｓｉｎΦとを乗算する乗算器であ
る。８は乗算器３，４の乗算結果を比較し、ｓｉｎ（θ
−φ）の値が正の場合は信号／Ｄを“０”、ｓｉｎ
（θ−φ）の値が負の場合は、信号／Ｄを“１”とす
る比較器である。６は所定のクロックＣＬＫをカウント
するカウンタであり、信号／Ｄが“０”のときアップ
カウント、“１”のときダウンカウントを行う。このカ
ウンタ６の出力信号は、ラッチ１０に供給されるととも
に、前述したように関数発生ＲＯＭ５にアドレス信号と
して供給される。この場合、ラッチ１０は信号／／Ｄ
の立ち上がり時にカウンタ６の出力信号をラッチするよ
うに構成されている。
上記構成によれば、デジタル・フェイズ・ロックド・ル
ープを構成する回路が、比較器８における演算、すなわ
ちｓｉｎ（θ−Φ）を「０」とするように動作するか
ら、θ＝Φとなり、カウンタ６の出力信号はθに対応す
る値となる。また、ｓｉｎ（θ−φ）＝０となる付近で
信号／Ｄが“０”／“１”を繰り返しても、ラッチ１
０が設けられているため、出力値の変動を避けることが
できる。なお、上記回路は、本出願人による特願昭６１
−５４２８８に記載されている回路である。
ープを構成する回路が、比較器８における演算、すなわ
ちｓｉｎ（θ−Φ）を「０」とするように動作するか
ら、θ＝Φとなり、カウンタ６の出力信号はθに対応す
る値となる。また、ｓｉｎ（θ−φ）＝０となる付近で
信号／Ｄが“０”／“１”を繰り返しても、ラッチ１
０が設けられているため、出力値の変動を避けることが
できる。なお、上記回路は、本出願人による特願昭６１
−５４２８８に記載されている回路である。
「発明が解決しようとする問題点」 ところが、アナログｓｉｎθ信号およびアナログｃｏｓ
θ信号には、第３図に示すように外乱等に起因するノイ
ズＮが含まれることがあるが、Ａ／Ｄ変換器１，２にお
いては、このようなノイズも変換して出力してしまうた
め、出力データの安定性が悪いという欠点があった。特
に、検出対象である移動体（機械等）が低速の場合であ
っても、Ａ／Ｄ変換器の周波数帯域が広いために、高域
ノイズの影響を受けて安定性が損なわれるという問題が
あった。
θ信号には、第３図に示すように外乱等に起因するノイ
ズＮが含まれることがあるが、Ａ／Ｄ変換器１，２にお
いては、このようなノイズも変換して出力してしまうた
め、出力データの安定性が悪いという欠点があった。特
に、検出対象である移動体（機械等）が低速の場合であ
っても、Ａ／Ｄ変換器の周波数帯域が広いために、高域
ノイズの影響を受けて安定性が損なわれるという問題が
あった。
この発明は、上述した事情に鑑みてなされたもので、Ａ
／Ｄ変換器の出力にノイズが含まれる場合などにおい
て、Ａ／Ｄ変換後のノイズを除去することができるデジ
タル・フェイズ・ロックド・ループ用入力回路を提供す
ることを目的としている。
／Ｄ変換器の出力にノイズが含まれる場合などにおい
て、Ａ／Ｄ変換後のノイズを除去することができるデジ
タル・フェイズ・ロックド・ループ用入力回路を提供す
ることを目的としている。
「問題点を解決するための手段」 この発明は、上述した問題点を解決するために、Ａ／Ｄ
変換器と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回
変換値をＤk-1とした場合に、Ｄｋ＞Ｄk-1のときＤk-1
＋１をＤｋとして出力し、Ｄｋ＜Ｄk-1のときＤk-1−１
をＤｋとして出力し、Ｄｋ＝Ｄk-1のときＤk-1をＤｋと
して出力する第１のフィルタ手段と、前記Ａ／Ｄ変換器
の今回変換値をＤｔ、前回変換値をＤt-1、前々回変換
値をＤt-2とした場合に（２Ｄｔ＋Ｄt-1＋Ｄt-2）／４
を出力する第２のフィルタ手段と、前記第１のフィルタ
手段を経過した後の信号、前記第２のフィルタ手段を経
過した後の信号あるいは前記第１のフィルタ手段を経過
した後さらに前記第２のフィルタ手段を経過した信号の
いずれかを選択してデジタル・フェイズ・ロックド・ル
ープに供給する選択手段とを具備している。
変換器と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回
変換値をＤk-1とした場合に、Ｄｋ＞Ｄk-1のときＤk-1
＋１をＤｋとして出力し、Ｄｋ＜Ｄk-1のときＤk-1−１
をＤｋとして出力し、Ｄｋ＝Ｄk-1のときＤk-1をＤｋと
して出力する第１のフィルタ手段と、前記Ａ／Ｄ変換器
の今回変換値をＤｔ、前回変換値をＤt-1、前々回変換
値をＤt-2とした場合に（２Ｄｔ＋Ｄt-1＋Ｄt-2）／４
を出力する第２のフィルタ手段と、前記第１のフィルタ
手段を経過した後の信号、前記第２のフィルタ手段を経
過した後の信号あるいは前記第１のフィルタ手段を経過
した後さらに前記第２のフィルタ手段を経過した信号の
いずれかを選択してデジタル・フェイズ・ロックド・ル
ープに供給する選択手段とを具備している。
「作用」 第１のフィルタ手段においては、出力信号が１ビット単
位でしか増減せず、これにより、入力アナログ信号に含
まれるノイズは出力されない。第２のフィルタ手段にお
いては、入力信号を所定周期に渡ってほぼ平均化した信
号が出力され、これにより、入力アナログ信号中のノイ
ズが著しく低減される。また、第１、第２のフィルタ手
段を縦続して用いると、これらのフィルタ手段のノイズ
低減効果が重畳される。
位でしか増減せず、これにより、入力アナログ信号に含
まれるノイズは出力されない。第２のフィルタ手段にお
いては、入力信号を所定周期に渡ってほぼ平均化した信
号が出力され、これにより、入力アナログ信号中のノイ
ズが著しく低減される。また、第１、第２のフィルタ手
段を縦続して用いると、これらのフィルタ手段のノイズ
低減効果が重畳される。
「実施例」 以下図面を参照してこの発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。なお、この実施例は、第２図に示す回路のＡ／／
Ｄ変換器１，２の部分に適用される回路であり、デジタ
ル・フェイズ・ロックド・ループの入力回路である。
ある。なお、この実施例は、第２図に示す回路のＡ／／
Ｄ変換器１，２の部分に適用される回路であり、デジタ
ル・フェイズ・ロックド・ループの入力回路である。
第１図において、１１は入力信号であるアナログｓｉｎ
θ信号あるいはアナログｃｏｓθ信号を“０”レベルで
コンパレートすることにより、矩形波に変換するコンパ
レータである。１２は、コンパレータ１１の出力信号の
“１”または“０”レベル期間をクロックｃｋで計時す
ることにより、検出対象である移動体の速度を検出する
速度検出器である。この速度検出器１２が出力する速度
データは、デコーダ１３に供給される。デコーダ１３は
速度データをデコードすることにより、速度が大となる
にしたがってその値が小さくなるプリセットデータを作
成し、カウンタ１３へ供給する。カウンタ１３は、デコ
ーダ１３から供給されたプリセットデータ値をクロック
ｃｋによってダウンカウントするものであり、カウント
値が「０」となるとＡ／Ｄ変換器１６に対し変換開始信
号ＳＣを供給する。この場合、上述した構成要素１１〜
１４によりサンプリング周期切換回路１５が構成されて
おり、検出対象の速度が速くなる毎に、Ａ／Ｄ変換器１
６のサンプリング周期が短くなるようになっている。
θ信号あるいはアナログｃｏｓθ信号を“０”レベルで
コンパレートすることにより、矩形波に変換するコンパ
レータである。１２は、コンパレータ１１の出力信号の
“１”または“０”レベル期間をクロックｃｋで計時す
ることにより、検出対象である移動体の速度を検出する
速度検出器である。この速度検出器１２が出力する速度
データは、デコーダ１３に供給される。デコーダ１３は
速度データをデコードすることにより、速度が大となる
にしたがってその値が小さくなるプリセットデータを作
成し、カウンタ１３へ供給する。カウンタ１３は、デコ
ーダ１３から供給されたプリセットデータ値をクロック
ｃｋによってダウンカウントするものであり、カウント
値が「０」となるとＡ／Ｄ変換器１６に対し変換開始信
号ＳＣを供給する。この場合、上述した構成要素１１〜
１４によりサンプリング周期切換回路１５が構成されて
おり、検出対象の速度が速くなる毎に、Ａ／Ｄ変換器１
６のサンプリング周期が短くなるようになっている。
Ａ／Ｄ変換器１６の出力信号は、多ビット（例えば８ビ
ット）のディレイフリップフロップＤＦＦ２０に供給さ
れ、制御信号Ｓ１の立ち上がり時に同ディレイフリップ
フロップＤＦＦ２０に取り込まれるようになっている。
ディレイタイプフリップフロップＤＦＦ２０の出力信号
Ｄａは、比較器２１、ディレイタイプフリップフロップ
ＤＦＦ２２およびバス・コントロール回路２４に供給さ
れるようになっている。比較器２１はディレイタイプフ
リップフロップＤＦＦ２０とＤＦＦ２２の各出力信号Ｄ
ａ，Ｄｂを比較し、Ｄａ＞Ｄｂのときは加減算器２３に
対し（Ｄｂ＋１）なる演算を指示し、Ｄａ＜Ｄｂのとき
は加減算器２３に対し（Ｄｂ−１）なる演算を指示し、
また、Ｄａ＝ＤｂのときはＤｂをそのまま出力するよう
に指示する。ディレイタイプフリップフロップＤＦＦ２
２は、初期時においては、信号Ｓ２の立ち上がり時にデ
ータＤａを取り込み、それ以後は、信号Ｓ２が立ち上が
る毎に加減算器２３の出力信号を取り込むように構成さ
れている。また、比較器２１は、ディレイタイプフリッ
プフロップＤＦＦ２０に初回のデータＤａがセットされ
た後に比較動作を行うようになっている。
ット）のディレイフリップフロップＤＦＦ２０に供給さ
れ、制御信号Ｓ１の立ち上がり時に同ディレイフリップ
フロップＤＦＦ２０に取り込まれるようになっている。
ディレイタイプフリップフロップＤＦＦ２０の出力信号
Ｄａは、比較器２１、ディレイタイプフリップフロップ
ＤＦＦ２２およびバス・コントロール回路２４に供給さ
れるようになっている。比較器２１はディレイタイプフ
リップフロップＤＦＦ２０とＤＦＦ２２の各出力信号Ｄ
ａ，Ｄｂを比較し、Ｄａ＞Ｄｂのときは加減算器２３に
対し（Ｄｂ＋１）なる演算を指示し、Ｄａ＜Ｄｂのとき
は加減算器２３に対し（Ｄｂ−１）なる演算を指示し、
また、Ｄａ＝ＤｂのときはＤｂをそのまま出力するよう
に指示する。ディレイタイプフリップフロップＤＦＦ２
２は、初期時においては、信号Ｓ２の立ち上がり時にデ
ータＤａを取り込み、それ以後は、信号Ｓ２が立ち上が
る毎に加減算器２３の出力信号を取り込むように構成さ
れている。また、比較器２１は、ディレイタイプフリッ
プフロップＤＦＦ２０に初回のデータＤａがセットされ
た後に比較動作を行うようになっている。
上記構成により、フィルタＦ１が構成されている。この
場合、データＤａは現時点のデータＤｋとして、データ
Ｄｂは１回前のデータk-1として出力されるようになっ
ており、この結果、フィルタＦ１は、ディレイタイプフ
リップフロップＤＦＦ２１の出力信号Ｄａが増加した際
は前回値Ｄk-1に１を加えてＤｋとして出力し、減少し
た際は前回値Ｄk-1から１を減じてＤｋとして出力し、
また、変化しなければ前回値Ｄk-1をＤｋとしてそのま
ま出力する動作となる。
場合、データＤａは現時点のデータＤｋとして、データ
Ｄｂは１回前のデータk-1として出力されるようになっ
ており、この結果、フィルタＦ１は、ディレイタイプフ
リップフロップＤＦＦ２１の出力信号Ｄａが増加した際
は前回値Ｄk-1に１を加えてＤｋとして出力し、減少し
た際は前回値Ｄk-1から１を減じてＤｋとして出力し、
また、変化しなければ前回値Ｄk-1をＤｋとしてそのま
ま出力する動作となる。
このフィルタＦ１の出力信号は、バス・コントロール回
路２５の入力端に供給される。バス・コントロール回路
２４，２５は、信号Ａが“１”のときに開状態、“０”
のときに閉状態となるように構成されている。このバス
・コントロール回路２５および前述したバス・コントロ
ール回路２４の各出力信号は各々ディレイタイプフリッ
プフロップＤＦＦ２６に供給され、さらに、ＤＦＦ２６
を介してＤＦＦ２７およびＤＦＦ２８に順次供給される
ようになっている。ここで、ディレイタイプフリップフ
ロップＤＦＦ２６の内容を現時点のＡ／Ｄ変換器データ
Ｄｔとすれば、ディレイタイプフリップフロップＤＦＦ
２７、ＤＦＦ２８の各内容は、各々１回前および２回前
のＡ／Ｄ変換データＤt-1，Ｄt-2となるように構成され
ている。この場合、ディレイタイプフリップフロップＤ
ＦＦ２６，ＤＦＦ２７、ＤＦＦ２８は、各々信号Ｓ３，
Ｓ４，Ｓ５によって、上記のようなデータ取り込みを行
うように制御される。
路２５の入力端に供給される。バス・コントロール回路
２４，２５は、信号Ａが“１”のときに開状態、“０”
のときに閉状態となるように構成されている。このバス
・コントロール回路２５および前述したバス・コントロ
ール回路２４の各出力信号は各々ディレイタイプフリッ
プフロップＤＦＦ２６に供給され、さらに、ＤＦＦ２６
を介してＤＦＦ２７およびＤＦＦ２８に順次供給される
ようになっている。ここで、ディレイタイプフリップフ
ロップＤＦＦ２６の内容を現時点のＡ／Ｄ変換器データ
Ｄｔとすれば、ディレイタイプフリップフロップＤＦＦ
２７、ＤＦＦ２８の各内容は、各々１回前および２回前
のＡ／Ｄ変換データＤt-1，Ｄt-2となるように構成され
ている。この場合、ディレイタイプフリップフロップＤ
ＦＦ２６，ＤＦＦ２７、ＤＦＦ２８は、各々信号Ｓ３，
Ｓ４，Ｓ５によって、上記のようなデータ取り込みを行
うように制御される。
ディレイタイプフリップフロップＤＦＦ２６の出力信号
Ｄｔは、乗算器３２に供給されて２倍されるようになっ
ており、また、ディレイタイプフリップフロップＤＦＦ
２７，ＤＦＦ２８の各出力信号Ｄt-1，Ｄt-2は各々加算
器２９に供給されて加算されるようになっている。加算
器２９の出力信号および乗算器３２の出力信号は、加算
器３０によって加算されるようになっており、加算器３
０の出力信号は除算器３３によって「４」で除算される
ようになっている。また、除算器３３の出力信号および
ディレイタイプフリップフロップＤＦＦ２６の出力信号
は、各々ディレイタイプフリップフロップＤＦＦ３４，
ＤＦＦ３１を介して外部に出力されるようになってい
る。この場合、ディレイタイプフリップフロップＤＦＦ
３４，ＤＦＦ３１は、信号Ｄおよび信号Ｃが立ち上がっ
たときにデータ取り込みを行うようになっている。
Ｄｔは、乗算器３２に供給されて２倍されるようになっ
ており、また、ディレイタイプフリップフロップＤＦＦ
２７，ＤＦＦ２８の各出力信号Ｄt-1，Ｄt-2は各々加算
器２９に供給されて加算されるようになっている。加算
器２９の出力信号および乗算器３２の出力信号は、加算
器３０によって加算されるようになっており、加算器３
０の出力信号は除算器３３によって「４」で除算される
ようになっている。また、除算器３３の出力信号および
ディレイタイプフリップフロップＤＦＦ２６の出力信号
は、各々ディレイタイプフリップフロップＤＦＦ３４，
ＤＦＦ３１を介して外部に出力されるようになってい
る。この場合、ディレイタイプフリップフロップＤＦＦ
３４，ＤＦＦ３１は、信号Ｄおよび信号Ｃが立ち上がっ
たときにデータ取り込みを行うようになっている。
上記構成おいてディレイタイプフリップフロップＤＦＦ
２６〜２８、加算器２９，３０、乗算器３２および除算
器３３で、フィルタＦ２が構成されている。この場合、
フィルタＦ２においては、（２・Ｄｔ＋Ｄt-1＋Ｄt-2）
／４なる処理が行われる。
２６〜２８、加算器２９，３０、乗算器３２および除算
器３３で、フィルタＦ２が構成されている。この場合、
フィルタＦ２においては、（２・Ｄｔ＋Ｄt-1＋Ｄt-2）
／４なる処理が行われる。
また、上述した信号Ａ，Ｂ，Ｃ，Ｄは、各々制御部４０
から出力されるようになっており、制御部４０はスイッ
チＳＷ１，ＳＷ２のオン／オフ状態により次の３種の動
作を行うようになっている。
から出力されるようになっており、制御部４０はスイッ
チＳＷ１，ＳＷ２のオン／オフ状態により次の３種の動
作を行うようになっている。
信号Ａを“１”、信号Ｂを“０”とし、信号Ｃを所定
のタイミングにおいて立ち上げ、フィルタＦ１の処理に
よって得られた信号を外部に送出させる動作。
のタイミングにおいて立ち上げ、フィルタＦ１の処理に
よって得られた信号を外部に送出させる動作。
信号Ｂを“１”、信号Ａを“０”とし、信号Ｄを所定
タイミングにおいて立ち上げ、フィルタＦ２の処理によ
って得られた信号を外部に送出させる動作。
タイミングにおいて立ち上げ、フィルタＦ２の処理によ
って得られた信号を外部に送出させる動作。
信号Ａを“１”信号、信号Ｂを“０”とし、信号Ｄを
所定のタイミングにおいて立ち上げてフィルタＦ１によ
る処理の後にフィルタＦ２による処理を行わせ、この結
果得られる信号を外部に送出させる動作。
所定のタイミングにおいて立ち上げてフィルタＦ１によ
る処理の後にフィルタＦ２による処理を行わせ、この結
果得られる信号を外部に送出させる動作。
次に、上記構成によるこの実施例の動作について説明す
る。
る。
まず、制御部４０が上記の動作を行えば、フィルタＦ
１による処理のみが行われるから、出力信号は入力アナ
ログ信号に応じて１ビットの増減となるか、あるいは、
前回値のままのいずれかの値をとる。したがって、入力
信号に第３図に示すようなノイズが含まれていた場合で
あっても、出力信号が１度に２ビット以上変化すること
がなく、前記ノイズは除去される。そして、このフィル
タＦ１による処理は、ｄｖ／ｄｔが小さい正弦波のよう
な入力信号に、パルス状のノイズが間欠的に重畳されて
いる場合などにおいて、特に有効となる。
１による処理のみが行われるから、出力信号は入力アナ
ログ信号に応じて１ビットの増減となるか、あるいは、
前回値のままのいずれかの値をとる。したがって、入力
信号に第３図に示すようなノイズが含まれていた場合で
あっても、出力信号が１度に２ビット以上変化すること
がなく、前記ノイズは除去される。そして、このフィル
タＦ１による処理は、ｄｖ／ｄｔが小さい正弦波のよう
な入力信号に、パルス状のノイズが間欠的に重畳されて
いる場合などにおいて、特に有効となる。
また、制御部４０が上記の動作を行えば、フィルタＦ
２による動作が行われ、出力信号は入力信号を現在値か
ら２回前の変換値までに渡ってほぼ平均化した信号とな
り、入力信号に重畳されたノイズは、この平均化処理に
よって著しく低減される。
２による動作が行われ、出力信号は入力信号を現在値か
ら２回前の変換値までに渡ってほぼ平均化した信号とな
り、入力信号に重畳されたノイズは、この平均化処理に
よって著しく低減される。
さらに、制御部４０が上記の動作を行えば、フィルタ
Ｆ１による処理が行われた後にフィルタＦ２による処理
が行われる。この結果、出力信号は、入力信号を１ビッ
ト単位で増減させる信号を、さらに２回前の値までに渡
ってほぼ平均化した信号となる。したがって、この場合
においては、上記との双方のノイズ低減効果が重畳
されることとなる。
Ｆ１による処理が行われた後にフィルタＦ２による処理
が行われる。この結果、出力信号は、入力信号を１ビッ
ト単位で増減させる信号を、さらに２回前の値までに渡
ってほぼ平均化した信号となる。したがって、この場合
においては、上記との双方のノイズ低減効果が重畳
されることとなる。
なお、上記実施例において、〜のうちいずれを選択
するかは、入力信号の種類、出力信号の処理方法に等に
よって最も適切なものを選べばよい。
するかは、入力信号の種類、出力信号の処理方法に等に
よって最も適切なものを選べばよい。
また、上記実施例においては、サンプリング周期切換回
路１５により、入力信号周波数が低いときはサンプリン
グ周期も長くなるため、Ａ／Ｄ変換器の周波数帯域が不
要に広くなることがなく、これによる、ノイズ除去効果
も得られる利点がある。
路１５により、入力信号周波数が低いときはサンプリン
グ周期も長くなるため、Ａ／Ｄ変換器の周波数帯域が不
要に広くなることがなく、これによる、ノイズ除去効果
も得られる利点がある。
「発明の効果」 以上説明したように、この発明によれば、Ａ／Ｄ変換器
と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回変換値
をＤk-1とした場合に、Ｄｋ＞Ｄk-1のときＤk-1＋１を
Ｄｋとして出力し、Ｄｋ＜Ｄk-1のときＤk-1−１をＤｋ
として出力し、Ｄｋ＝Ｄk-1のときＤk-1をＤｋとして出
力する第１のフィルタ手段と、前記Ａ／Ｄ変換器の今回
変換値をＤｔ、前回変換値をＤt-1、前々回変換値をＤ
t-2とした場合に（２Ｄｔ＋Ｄt-1＋Ｄt-2）／４を出力
する第２のフィルタ手段と、前記第１のフィルタ手段を
経過した後の信号、前記第２のフィルタ手段を経過した
後の信号あるいは前記第１のフィルタ手段を経過した後
さらに前記第２のフィルタ手段を経過した信号のいずれ
かを選択してデジタル・フェイズ・ロックド・ループに
供給する選択手段とを具備したので、入力アナログ信号
にノイズが含まれていた場合においても、安定した出力
デジタル信号を得ることができ、これにより、デジタル
・フェイズ・ロックド・ループを良好に動作させること
ができる利点が得られる。
と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回変換値
をＤk-1とした場合に、Ｄｋ＞Ｄk-1のときＤk-1＋１を
Ｄｋとして出力し、Ｄｋ＜Ｄk-1のときＤk-1−１をＤｋ
として出力し、Ｄｋ＝Ｄk-1のときＤk-1をＤｋとして出
力する第１のフィルタ手段と、前記Ａ／Ｄ変換器の今回
変換値をＤｔ、前回変換値をＤt-1、前々回変換値をＤ
t-2とした場合に（２Ｄｔ＋Ｄt-1＋Ｄt-2）／４を出力
する第２のフィルタ手段と、前記第１のフィルタ手段を
経過した後の信号、前記第２のフィルタ手段を経過した
後の信号あるいは前記第１のフィルタ手段を経過した後
さらに前記第２のフィルタ手段を経過した信号のいずれ
かを選択してデジタル・フェイズ・ロックド・ループに
供給する選択手段とを具備したので、入力アナログ信号
にノイズが含まれていた場合においても、安定した出力
デジタル信号を得ることができ、これにより、デジタル
・フェイズ・ロックド・ループを良好に動作させること
ができる利点が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はデジタル・フェイズ・ロックド・ループの構成
例を示すブロック図、第３図は入力信号にノイズが重畳
された場合の例を示す波形図である。 １６……Ａ／Ｄ変換器、Ｆ１……フィルタ（第１のフィ
ルタ手段）、Ｆ２……フィルタ（２のフィルタ手段）、
４０……制御部（選択手段）、ＳＷ１，ＳＷ２……スイ
ッチ（選択手段）。
第２図はデジタル・フェイズ・ロックド・ループの構成
例を示すブロック図、第３図は入力信号にノイズが重畳
された場合の例を示す波形図である。 １６……Ａ／Ｄ変換器、Ｆ１……フィルタ（第１のフィ
ルタ手段）、Ｆ２……フィルタ（２のフィルタ手段）、
４０……制御部（選択手段）、ＳＷ１，ＳＷ２……スイ
ッチ（選択手段）。
Claims (2)
- 【請求項１】Ａ／Ｄ変換器と、 このＡ／Ｄ変換器の今回変換値をＤｋ、前回変換値をＤ
k-1とした場合に、Ｄｋ＞Ｄk-1のときＤk-1＋１をＤｋ
として出力し、Ｄｋ＜Ｄk-1のときＤk-1−１をＤｋとし
て出力し、Ｄｋ＝Ｄk-1のときＤk-1をＤｋとして出力す
る第１のフィルタ手段と、 前記Ａ／Ｄ変換器の今回変換値をＤｔ、前回変換値をＤ
t-1、前々回変換値をＤt-2とした場合に（２Ｄｔ＋Ｄ
t-1＋Ｄt-2）／４を出力する第２のフィルタ手段と、 前記第１のフィルタ手段を経過した後の信号、前記第２
のフィルタ手段を経過した後の信号、あるいは前記第１
のフィルタ手段を経過した後さらに前記第２のフィルタ
手段を経過した信号のいずれかを選択してデジタル・フ
ェイズ・ロックド・ループに供給する選択手段 とを具備することを特徴とするデジタル・フェイズ・ロ
ックド・ループ用入力回路。 - 【請求項２】前記Ａ／Ｄ変換器は、入力アナログ信号の
周波数に応じてサンプリング周期を変化させるサンプリ
ング周期切換手段を具備することを特徴とする特許請求
の範囲第１項記載のデジタル・フェイズ・ロックド・ル
ープ用入力回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007904A JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
| CH101/88A CH675655A5 (ja) | 1987-01-16 | 1988-01-13 | |
| US07/143,964 US4879674A (en) | 1987-01-16 | 1988-01-14 | Input circuit for a digital phase locked loop |
| KR1019880000219A KR930000976B1 (ko) | 1987-01-16 | 1988-01-14 | 디지탈 페이즈 룩크트 루프용 입력회로 |
| GB8800803A GB2201056B (en) | 1987-01-16 | 1988-01-14 | An improved input circuit for a digital phase locked loop |
| DE3801069A DE3801069A1 (de) | 1987-01-16 | 1988-01-15 | Eingangsschaltung fuer einen digitalen pll |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007904A JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176018A JPS63176018A (ja) | 1988-07-20 |
| JPH0630443B2 true JPH0630443B2 (ja) | 1994-04-20 |
Family
ID=11678550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007904A Expired - Lifetime JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4879674A (ja) |
| JP (1) | JPH0630443B2 (ja) |
| KR (1) | KR930000976B1 (ja) |
| CH (1) | CH675655A5 (ja) |
| DE (1) | DE3801069A1 (ja) |
| GB (1) | GB2201056B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278976A (en) * | 1990-04-16 | 1994-01-11 | Rolm Company | Method for detecting infinite loops by setting a flag indicating execution of an idle task having lower priority than executing application tasks |
| US5060180A (en) * | 1990-07-26 | 1991-10-22 | Unisys Corporation | Programmable digital loop filter |
| US5341497A (en) * | 1991-10-16 | 1994-08-23 | Ohmeda Inc. | Method and apparatus for a computer system to detect program faults and permit recovery from such faults |
| US5737372A (en) * | 1995-07-19 | 1998-04-07 | Unisys Corporation | Apparatus for synchronizing multipoint-to-point communications systems |
| GB0015148D0 (en) | 2000-06-21 | 2000-08-09 | Secr Defence | Method and apparatus for producing a digital depiction of a signal |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3071324A (en) * | 1961-02-10 | 1963-01-01 | Gen Precision Inc | Synchro to digital converter |
| US3878535A (en) * | 1972-06-08 | 1975-04-15 | Sundstrand Data Control | Phase locked loop method of synchro-to-digital conversion |
| US3877024A (en) * | 1973-08-27 | 1975-04-08 | King Radio Corp | Synchro to pulse width converter for an avionics system |
| US4010463A (en) * | 1975-04-21 | 1977-03-01 | The United States Of America As Represented By The Secretary Of The Air Force | Phase locked loop resolver to digital converter |
| US3979701A (en) * | 1975-06-17 | 1976-09-07 | Communications Satellite Corporation (Comsat) | Non-recursive digital filter employing simple coefficients |
| US4134106A (en) * | 1976-12-16 | 1979-01-09 | The Bendix Corporation | Absolute resolver angle to digital converter circuit |
| US4356558A (en) * | 1979-12-20 | 1982-10-26 | Martin Marietta Corporation | Optimum second order digital filter |
| JPS5733355A (en) * | 1980-08-06 | 1982-02-23 | Toshiba Corp | Digital speed detector |
| JPS58115379A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 双曲線航法用位相同期形受信装置 |
| US4626827A (en) * | 1982-03-16 | 1986-12-02 | Victor Company Of Japan, Limited | Method and system for data compression by variable frequency sampling |
| NL8201533A (nl) * | 1982-04-13 | 1983-11-01 | Philips Nv | Een zender ingericht voor het zenden van fm gemoduleerde signalen. |
| US4933674A (en) * | 1984-06-11 | 1990-06-12 | Allen-Bradley Company, Inc. | Method and apparatus for correcting resolver errors |
| JPS60263217A (ja) * | 1984-06-12 | 1985-12-26 | Toshiba Mach Co Ltd | パルス列発生回路 |
| JPS6110329A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 無線機のバッテリセ−ビング装置 |
| US4654811A (en) * | 1985-02-12 | 1987-03-31 | Allied Corporation | Adaptive filter for aircraft navigation receiver |
| EP0202015B1 (en) * | 1985-04-12 | 1992-08-19 | Tektronix, Inc. | Digital phase-locked loops |
| US4715000A (en) * | 1985-08-06 | 1987-12-22 | General Electric Company | Digital phase-locked loop and frequency measuring device |
| JPS62211505A (ja) * | 1986-03-12 | 1987-09-17 | Nippon Gakki Seizo Kk | エンコ−ダ用変位検出回路 |
| JPS636909A (ja) * | 1986-06-26 | 1988-01-12 | Pioneer Electronic Corp | デイジタルフイルタ装置 |
-
1987
- 1987-01-16 JP JP62007904A patent/JPH0630443B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 CH CH101/88A patent/CH675655A5/fr not_active IP Right Cessation
- 1988-01-14 KR KR1019880000219A patent/KR930000976B1/ko not_active Expired - Fee Related
- 1988-01-14 GB GB8800803A patent/GB2201056B/en not_active Expired - Lifetime
- 1988-01-14 US US07/143,964 patent/US4879674A/en not_active Expired - Lifetime
- 1988-01-15 DE DE3801069A patent/DE3801069A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3801069A1 (de) | 1988-07-28 |
| GB2201056A (en) | 1988-08-17 |
| GB8800803D0 (en) | 1988-02-17 |
| DE3801069C2 (ja) | 1992-07-16 |
| CH675655A5 (ja) | 1990-10-15 |
| KR930000976B1 (ko) | 1993-02-11 |
| US4879674A (en) | 1989-11-07 |
| GB2201056B (en) | 1990-08-29 |
| JPS63176018A (ja) | 1988-07-20 |
| KR880009483A (ko) | 1988-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954824A (en) | Sample rate conversion system having interpolation function with phase locked clock | |
| US20050077969A1 (en) | Digital phase-locked loop | |
| JP4620931B2 (ja) | ノイズシェーピング・デジタル周波数合成 | |
| JPH04356804A (ja) | デジタル信号合成方法及び装置 | |
| US4963839A (en) | Wide bandwidth phase locked loop circuit with sliding window averager | |
| JPS6247379B2 (ja) | ||
| JPH0630443B2 (ja) | デジタル・フエイズ・ロツクド・ル−プ用入力回路 | |
| JPH06177651A (ja) | 周波数シンセサイザ | |
| KR920020855A (ko) | 초고주파 위상동기루프용 디지탈 부호 위상 주파수 변환기 | |
| US4573024A (en) | PLL having two-frequency VCO | |
| JP3665512B2 (ja) | 二値信号の比較装置及びこれを用いたｐｌｌ回路 | |
| JP3125225B2 (ja) | デジタル／アナログ変換器 | |
| JPH0664097B2 (ja) | デイジタル位相検出器 | |
| JP3019434B2 (ja) | 周波数シンセサイザ | |
| JPH08114632A (ja) | ノイズ除去装置 | |
| JPS609374B2 (ja) | 位相同期発振器 | |
| SU1056208A1 (ru) | Широтно-импульсный функциональный преобразователь | |
| JP2760123B2 (ja) | ディジタル位相同期回路 | |
| SU1483633A1 (ru) | Синтезатор частот | |
| JPH0563563A (ja) | Ｐｌｌ回路 | |
| JP2581098Y2 (ja) | クロックパルス再生回路 | |
| JPH0237818A (ja) | 信号発生回路 | |
| JPH04150111A (ja) | Ｄ／ａ変換方法 | |
| JPS6013333B2 (ja) | 位相同期方式 | |
| JP2004096436A (ja) | Δς変調器及びδς変調方式ｐｌｌ回路 |