JPS63176018A - デジタル・フエイズ・ロツクド・ル−プ用入力回路 - Google Patents
デジタル・フエイズ・ロツクド・ル−プ用入力回路Info
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- JPS63176018A JPS63176018A JP62007904A JP790487A JPS63176018A JP S63176018 A JPS63176018 A JP S63176018A JP 62007904 A JP62007904 A JP 62007904A JP 790487 A JP790487 A JP 790487A JP S63176018 A JPS63176018 A JP S63176018A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、入力ノイズの影響を受けない安定したデジ
タル信号を供給することができるデジタル・フェイズ・
ロックド・ループ用入力回路に関する。
タル信号を供給することができるデジタル・フェイズ・
ロックド・ループ用入力回路に関する。
「従来の技術」
変位検出用のエンコーダの出力信号を復調して、変位を
検出する回路が種々開発されている。
検出する回路が種々開発されている。
ここで、この種の回路の一例を第２図に示す。
第２図に示す回路は、検出対象の変位に対応するアナロ
グｓｉｎθ信号およびアナログｃｏｓθ信号を出力する
エンコーダの出力信号から、前記検出対象の位相をデジ
タル値によって検出する回路であＤｔデジタル・フェイ
ズ・ロックド・ループを構成している。
グｓｉｎθ信号およびアナログｃｏｓθ信号を出力する
エンコーダの出力信号から、前記検出対象の位相をデジ
タル値によって検出する回路であＤｔデジタル・フェイ
ズ・ロックド・ループを構成している。
第２図において、１．２はＡ／Ｄ変換器であＤｔ各々ア
ナログ５ｉｎＯ信号およびアナログ５ｉｎＯ信号をデジ
タル信号に変換する。５は関数発生ＲＯＭであＤｔｎビ
ットのカウンタ６のカウント出力をアドレスデータとし
て、このアドレスデータに対応するｓｉｎΦ、ｃｏｓΦ
の各データを出力する。３はＡ／Ｄ変換器１の出力信号
とデータｃｏｓΦとを乗算する乗算器、４はＡ／Ｄ変換
器２の出力信号とデータｓｉｎΦとを乗算する乗算器で
ある。８は乗算器３，４の乗算結果を比較し、５ｉｎ（
θ−φ）の値が正の場合は信号０／Ｄを“０”、５ｉｎ
（θ−φ）の値が負の場合は、信号０／Ｄを１”とする
比較器である。６は所定のクロックＣＬＫをカウントす
るカウンタであＤｔ信号ＬＪ／Ｄが“０″のときアップ
カウント、“１”のときダウンカウントを行う。このカ
ウンタ６の出力信号は、ラッチＩＯに供給されるととも
に、前述したように関数発生ｒＬＯＭ５にアドレス信号
として供給される。
ナログ５ｉｎＯ信号およびアナログ５ｉｎＯ信号をデジ
タル信号に変換する。５は関数発生ＲＯＭであＤｔｎビ
ットのカウンタ６のカウント出力をアドレスデータとし
て、このアドレスデータに対応するｓｉｎΦ、ｃｏｓΦ
の各データを出力する。３はＡ／Ｄ変換器１の出力信号
とデータｃｏｓΦとを乗算する乗算器、４はＡ／Ｄ変換
器２の出力信号とデータｓｉｎΦとを乗算する乗算器で
ある。８は乗算器３，４の乗算結果を比較し、５ｉｎ（
θ−φ）の値が正の場合は信号０／Ｄを“０”、５ｉｎ
（θ−φ）の値が負の場合は、信号０／Ｄを１”とする
比較器である。６は所定のクロックＣＬＫをカウントす
るカウンタであＤｔ信号ＬＪ／Ｄが“０″のときアップ
カウント、“１”のときダウンカウントを行う。このカ
ウンタ６の出力信号は、ラッチＩＯに供給されるととも
に、前述したように関数発生ｒＬＯＭ５にアドレス信号
として供給される。
この場合、ラッチ１０は信号Ｌｌ／Ｄの立ち上がり時に
カウンタ６の出力信号をラッチするように構成されてい
る。
カウンタ６の出力信号をラッチするように構成されてい
る。
上記構成によれば、デジタル・フェイズ・ロックド・ル
ープを構成する回路が、比較器８における演算、すなわ
ちｓｉｎ （θ−Φ）をｒＯＪとするように動作するか
ら、θ＝ΦとなＤｔカウンタ６の出力信号はθに対応す
る値となる。また、５ｉｎ（θ−φ）＝０となる付近で
信号ＣＩ／Ｄが“０”／“！“を繰り返しても、ラッチ
ＩＯが設けられているため、出力値の変動を避けること
ができる。
ープを構成する回路が、比較器８における演算、すなわ
ちｓｉｎ （θ−Φ）をｒＯＪとするように動作するか
ら、θ＝ΦとなＤｔカウンタ６の出力信号はθに対応す
る値となる。また、５ｉｎ（θ−φ）＝０となる付近で
信号ＣＩ／Ｄが“０”／“！“を繰り返しても、ラッチ
ＩＯが設けられているため、出力値の変動を避けること
ができる。
なお、上記回路は、本出願人による特願昭６１−５４２
８８に記載されている回路である。
８８に記載されている回路である。
「発明が解決しようとする問題点」
ところで、アナログｓｉｎθ信号およびアナログＣｏｓ
θ信号には、第３図に示すように外乱等に起因するノイ
ズＮが含まれることがあるが、Ａ／Ｄ変換器１，２にお
いては、このようなノイズも変換して出力してしまうた
め、出力データの安定性が悪いという欠点があった。特
に、検出対象である移動体（機械等）が低速の場合であ
っても、Ａ／Ｄ変換器の周波数帯域が広いために、高域
ノイズの影響を受けて安定性が損なわれるという問題が
あった。
θ信号には、第３図に示すように外乱等に起因するノイ
ズＮが含まれることがあるが、Ａ／Ｄ変換器１，２にお
いては、このようなノイズも変換して出力してしまうた
め、出力データの安定性が悪いという欠点があった。特
に、検出対象である移動体（機械等）が低速の場合であ
っても、Ａ／Ｄ変換器の周波数帯域が広いために、高域
ノイズの影響を受けて安定性が損なわれるという問題が
あった。
この発明は、上述した事情に鑑みてなされたもので、Ａ
／Ｄ変換器の出力にノイズが含まれる場合などにおいて
、Ａ／Ｄ変換後のノイズを除去することができるデジタ
ル・フェイズ・ロックド・ループ用入力回路を提供する
ことを目的としている。
／Ｄ変換器の出力にノイズが含まれる場合などにおいて
、Ａ／Ｄ変換後のノイズを除去することができるデジタ
ル・フェイズ・ロックド・ループ用入力回路を提供する
ことを目的としている。
「問題点を解決するための手段」
この発明は、上述した問題点を解決するために、Ａ／Ｄ
変換器と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回
変換値をＤい、とじた場合に、Ｄｋ〉Ｄ ｋ−１のとき
Ｄｋ−＋＋１をＤｋとして出力し、Ｄｋ＜Ｄ２．、のと
きＤｋ−３１をＤｋとして出力し、Ｄｋ＝Ｄ ｈ−＋の
ときＤｋ−＋をＤｋとして出力する第１のフィルタ手段
と、前記Ａ／Ｄ変換器の今回変換値をり５、前回変換値
をＤｔ−１、前々回変換値をＤｔ−１とした場合に（２
Ｄ ｔ＋ Ｄ ｔ、＋＋ Ｄ ＋−＊） ／ ４を出力
する第２のフィルタ手段と、前記第１のフィルタ手段を
経過した後の信号、前記第２のフィルタ手段を経過した
後の信号あるいは前記第１のフィルタ手段を経過した後
さらに前記第２のフィルタ手段を経過した信号のいずれ
かを選択してデジタル・フェイズ・ロックド・ループに
供給する選択手段とを具備している。
変換器と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回
変換値をＤい、とじた場合に、Ｄｋ〉Ｄ ｋ−１のとき
Ｄｋ−＋＋１をＤｋとして出力し、Ｄｋ＜Ｄ２．、のと
きＤｋ−３１をＤｋとして出力し、Ｄｋ＝Ｄ ｈ−＋の
ときＤｋ−＋をＤｋとして出力する第１のフィルタ手段
と、前記Ａ／Ｄ変換器の今回変換値をり５、前回変換値
をＤｔ−１、前々回変換値をＤｔ−１とした場合に（２
Ｄ ｔ＋ Ｄ ｔ、＋＋ Ｄ ＋−＊） ／ ４を出力
する第２のフィルタ手段と、前記第１のフィルタ手段を
経過した後の信号、前記第２のフィルタ手段を経過した
後の信号あるいは前記第１のフィルタ手段を経過した後
さらに前記第２のフィルタ手段を経過した信号のいずれ
かを選択してデジタル・フェイズ・ロックド・ループに
供給する選択手段とを具備している。
「作用」
第１のフィルタ手段においては、出力信号が１ビット単
位でしか増減せず、これによＤｔ入力アナログ信号に含
まれるノイズは出力されない。第２のフィルタ手段にお
いては、入力信号を所定周期に渡ってほぼ平均化した信
号が出力され、これによＤｔ入力アナログ°信号中のノ
イズが著しく低減される。また、第１、第２のフィルタ
手段を縦続して用いると、これらのフィルタ手段のノイ
ズ低減効果が重畳される。
位でしか増減せず、これによＤｔ入力アナログ信号に含
まれるノイズは出力されない。第２のフィルタ手段にお
いては、入力信号を所定周期に渡ってほぼ平均化した信
号が出力され、これによＤｔ入力アナログ°信号中のノ
イズが著しく低減される。また、第１、第２のフィルタ
手段を縦続して用いると、これらのフィルタ手段のノイ
ズ低減効果が重畳される。
「実施例」
以下図面を参照してこの発明の実施例について説明する
。
。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。なお、この実施例は、第２図に示す回路のＡ／Ｄ
変換器１．２の部分に適用される回路であＤｔデジタル
・フェイズ・ロックド・ループの入力回路である。
ある。なお、この実施例は、第２図に示す回路のＡ／Ｄ
変換器１．２の部分に適用される回路であＤｔデジタル
・フェイズ・ロックド・ループの入力回路である。
第１図において、１１は入力信号であるアナログｓｉｎ
θ信号あるいはアナログＣｏｓθ信号を“０“し°ベル
でコンパレートすることによＤｔ矩形波に変換するコン
パレータである。１２は、コンパレータｌ■の出力信号
の“工”または０”レベル期間をクロックｃｋで計時す
ることによＤｔ検出対象である移動体の速度を検出する
速度検出器であ４る。この速度検出器１２が出力する速
度データは、デコーダ１３に供給される。デコーダ１３
は速度データをデコードすることによＤｔ速度が大とな
るにしたがってその値が小さくなるプリセットデータを
作成し、カウンタ１３へ供給する。カウンタ１３は、デ
コーダ１３から供給されたプリセットデータ値をクロッ
クｃｋによってダウンカウントするものであＤｔカウン
ト値がｒＯＪとなるとＡ／Ｄ変換器！６に対し変換開始
信号ＳＣを供給する。この場合、上述した構成要素１１
〜１４によりサンプリング周期切換回路１５が構成され
ておＤｔ検出対象の速度が速くなる毎に、Ａ／Ｄ変換器
１６のサンプリグ周期が短くなるようになっている。
θ信号あるいはアナログＣｏｓθ信号を“０“し°ベル
でコンパレートすることによＤｔ矩形波に変換するコン
パレータである。１２は、コンパレータｌ■の出力信号
の“工”または０”レベル期間をクロックｃｋで計時す
ることによＤｔ検出対象である移動体の速度を検出する
速度検出器であ４る。この速度検出器１２が出力する速
度データは、デコーダ１３に供給される。デコーダ１３
は速度データをデコードすることによＤｔ速度が大とな
るにしたがってその値が小さくなるプリセットデータを
作成し、カウンタ１３へ供給する。カウンタ１３は、デ
コーダ１３から供給されたプリセットデータ値をクロッ
クｃｋによってダウンカウントするものであＤｔカウン
ト値がｒＯＪとなるとＡ／Ｄ変換器！６に対し変換開始
信号ＳＣを供給する。この場合、上述した構成要素１１
〜１４によりサンプリング周期切換回路１５が構成され
ておＤｔ検出対象の速度が速くなる毎に、Ａ／Ｄ変換器
１６のサンプリグ周期が短くなるようになっている。
Ａ／Ｄ変換器Ｉ６の出力信号は、多ビット（例えば８ビ
ツト）のディレイフリップフロヅプＤＦＦ２０に供給さ
れ、＠御信号Ｓ１の立ち上がり時に同ディレィフリップ
フロップＤＦＦ ２０に取り込まれるようになっている
。ディレィタイプフリップフロップＤＦＦ２０の出力信
号Ｄａは、比較器２１、ディレィタイプフリップフロッ
プＤＦＦ２２およびバス・コントロール回路２４に供給
されるようになっている。比較器２１はディレィタイプ
フリップフロップＤＦ’Ｆ２０とＤＦ’Ｆ’２２の各出
力信号Ｄａ、Ｄｂを比較し、Ｄ ａ ＞Ｄ ｂのときは
加減算器２３に対しくＤｂ＋１）なる演算を指示し、Ｄ
ａ＜Ｄｂのときは加減算器２３に対しくＤｂ−１）なる
演算を指示し、また、Ｄ ａ ＝Ｄ ｂのときはＤｂを
そのまま出力するように指示する。
ツト）のディレイフリップフロヅプＤＦＦ２０に供給さ
れ、＠御信号Ｓ１の立ち上がり時に同ディレィフリップ
フロップＤＦＦ ２０に取り込まれるようになっている
。ディレィタイプフリップフロップＤＦＦ２０の出力信
号Ｄａは、比較器２１、ディレィタイプフリップフロッ
プＤＦＦ２２およびバス・コントロール回路２４に供給
されるようになっている。比較器２１はディレィタイプ
フリップフロップＤＦ’Ｆ２０とＤＦ’Ｆ’２２の各出
力信号Ｄａ、Ｄｂを比較し、Ｄ ａ ＞Ｄ ｂのときは
加減算器２３に対しくＤｂ＋１）なる演算を指示し、Ｄ
ａ＜Ｄｂのときは加減算器２３に対しくＤｂ−１）なる
演算を指示し、また、Ｄ ａ ＝Ｄ ｂのときはＤｂを
そのまま出力するように指示する。
ディレィタイプフリップフロップＤＦＦ２２は、初期時
においては、信号Ｓ２の立ち上がり時にデータＤａを取
り込み、それ以後は、信号Ｓ２が立ち上がる毎に加減算
器２３の出力信号を取り込むように構成されている。ま
た、比較器２１％よ、ディレィタイプフリップフロップ
ＤＦＦ２０に初回のデータＤａがセットされた後に比較
動作を行うようになっている。
においては、信号Ｓ２の立ち上がり時にデータＤａを取
り込み、それ以後は、信号Ｓ２が立ち上がる毎に加減算
器２３の出力信号を取り込むように構成されている。ま
た、比較器２１％よ、ディレィタイプフリップフロップ
ＤＦＦ２０に初回のデータＤａがセットされた後に比較
動作を行うようになっている。
上記構成によＤｔフィルタＦ１が構成されている。この
場合、データＤａは現時点のデータＤｋとして、データ
Ｄｂは１回前のデータＤｋ−４として出力されろように
なっておＤｔこの結果、フィルタＦ１は、ディレィタイ
プフリップフロップＩ〕Ｆ Ｐ ２ ｔの出力信号Ｄａ
が増加した際は前回値１）１．１にｌを加えてＩ） ｈ
として出力し、減少した際は前回値Ｄｋ−１から■を減
じてＤｋとして出力し、また、変化しなければ１ｆｉｆ
回値Ｄ１−１をＤｌとしてそのまま出力する動作となる
。
場合、データＤａは現時点のデータＤｋとして、データ
Ｄｂは１回前のデータＤｋ−４として出力されろように
なっておＤｔこの結果、フィルタＦ１は、ディレィタイ
プフリップフロップＩ〕Ｆ Ｐ ２ ｔの出力信号Ｄａ
が増加した際は前回値１）１．１にｌを加えてＩ） ｈ
として出力し、減少した際は前回値Ｄｋ−１から■を減
じてＤｋとして出力し、また、変化しなければ１ｆｉｆ
回値Ｄ１−１をＤｌとしてそのまま出力する動作となる
。
このフィルタＩ” Ｉの出力信号は、バス・コントロー
ル回路２５の入力端に供給される。バス・コント「ｌ−
半回路２４．２５は、信号へが“１”のときに開状態、
“０”のときに閉状態となるように構成されている。こ
のバス・コントロール回路２５および前述したバス・コ
ンｌ−ｏ−半回路２４の各出力信号は各々ディレィタイ
プフリップフロップＤ Ｉ” Ｆ’ ２ Ｇに供給され
、さらに、ＯＦ Ｆ’ ２６を介してＤ Ｆ Ｆ ２７
およびｒ） ｔ？’ Ｉ” ２８に順次供給されるよう
になっている。ここで、ディレィタイプフリップフロッ
プＤＦＦ２Ｇの内容を現時点のＡ／Ｄ変換変換データ色
すれば、ディレィタイプフリップフロップＤ Ｆ Ｉ；
’ ２７、Ｉ） Ｉ；” Ｆ２８の各内容は、各々１回
前および２回前のΔ／Ｄ変換データＤ ｔ−ｆｆ１ Ｄ
Ｉ−！となるように構成されている。この場合、ディレ
イクイブフリップフロップＤＦＦ２６、Ｄｒ；’Ｆ２７
、ＤＦＦ’２Ｂは、各々信号Ｓ３゜Ｓ４．Ｓ５によって
、上記のようなデータ取り込みを行うように制御される
。
ル回路２５の入力端に供給される。バス・コント「ｌ−
半回路２４．２５は、信号へが“１”のときに開状態、
“０”のときに閉状態となるように構成されている。こ
のバス・コントロール回路２５および前述したバス・コ
ンｌ−ｏ−半回路２４の各出力信号は各々ディレィタイ
プフリップフロップＤ Ｉ” Ｆ’ ２ Ｇに供給され
、さらに、ＯＦ Ｆ’ ２６を介してＤ Ｆ Ｆ ２７
およびｒ） ｔ？’ Ｉ” ２８に順次供給されるよう
になっている。ここで、ディレィタイプフリップフロッ
プＤＦＦ２Ｇの内容を現時点のＡ／Ｄ変換変換データ色
すれば、ディレィタイプフリップフロップＤ Ｆ Ｉ；
’ ２７、Ｉ） Ｉ；” Ｆ２８の各内容は、各々１回
前および２回前のΔ／Ｄ変換データＤ ｔ−ｆｆ１ Ｄ
Ｉ−！となるように構成されている。この場合、ディレ
イクイブフリップフロップＤＦＦ２６、Ｄｒ；’Ｆ２７
、ＤＦＦ’２Ｂは、各々信号Ｓ３゜Ｓ４．Ｓ５によって
、上記のようなデータ取り込みを行うように制御される
。
ディレィタイプフリップフロップＤＦＦ２６の出力信号
Ｄｔは、乗算器３２に供給されて２倍されるようになっ
ておＤｔまた、ディレイタイブフリップフＣ１ツブ１〕
！ごＩ”２７．１）ｌ；”Ｆ’２８の各出力信号Ｄｔ−
＋、 １）ｔ−ｔは各々加算器２９に供給されて加算さ
れるようになっている。加算器２９の出力信号および乗
算器３２の出力信号は、加算器３０によって加算される
ようになっておＤｔ加算器３０の出力信号は除算器３３
によって「４」で除算されるようになっている。また、
除算器３３の出力信号およびディレイクイブフリップフ
ロップＯＦ Ｆ ２ Ｇの出力信号は、各々ディレィタ
イプフリップフロップＤＦＦ３４．ＤＦＦ３１を介して
外部に出力されるようになっている。この場合、ディレ
ィタイプフリップフロップＤＦＦ３４、ＤＦＦ３１は、
信号りおよび信号Ｃが立ち上がったときにデータ取り込
みを行うようになっている。
Ｄｔは、乗算器３２に供給されて２倍されるようになっ
ておＤｔまた、ディレイタイブフリップフＣ１ツブ１〕
！ごＩ”２７．１）ｌ；”Ｆ’２８の各出力信号Ｄｔ−
＋、 １）ｔ−ｔは各々加算器２９に供給されて加算さ
れるようになっている。加算器２９の出力信号および乗
算器３２の出力信号は、加算器３０によって加算される
ようになっておＤｔ加算器３０の出力信号は除算器３３
によって「４」で除算されるようになっている。また、
除算器３３の出力信号およびディレイクイブフリップフ
ロップＯＦ Ｆ ２ Ｇの出力信号は、各々ディレィタ
イプフリップフロップＤＦＦ３４．ＤＦＦ３１を介して
外部に出力されるようになっている。この場合、ディレ
ィタイプフリップフロップＤＦＦ３４、ＤＦＦ３１は、
信号りおよび信号Ｃが立ち上がったときにデータ取り込
みを行うようになっている。
上記構成おいてディレィタイプフリップフロップＤＦＦ
２６〜２８、加算ｉ２９，３０、乗算器３２および除算
器３３で、フィルタＦ２が構成されている。この場合、
フィルタＦ２においては、（２・Ｄ ｔ＋ Ｄ ｔ−１
＋ Ｄ ｔ−ｔ） ／ ４なる処理が行われる。
２６〜２８、加算ｉ２９，３０、乗算器３２および除算
器３３で、フィルタＦ２が構成されている。この場合、
フィルタＦ２においては、（２・Ｄ ｔ＋ Ｄ ｔ−１
＋ Ｄ ｔ−ｔ） ／ ４なる処理が行われる。
また、上述した信号Ａ、Ｂ、Ｃ，Ｄは、各々制御部４０
から出力されるようになっておＤｔ制御部４０はスイッ
チＳＷＩ、ＳＷ２のオン／オフ状態により次の３種の動
作を行うようになっている。
から出力されるようになっておＤｔ制御部４０はスイッ
チＳＷＩ、ＳＷ２のオン／オフ状態により次の３種の動
作を行うようになっている。
■信号Ａを“ｌ”、信号Ｂを“０”とし、信号Ｃを所定
タイミングにおいて立ち上げ、フィルタＦｌの処理によ
って得られた信号を外部に送出させる動作。
タイミングにおいて立ち上げ、フィルタＦｌの処理によ
って得られた信号を外部に送出させる動作。
■信号Ｂを“！”、信号Ａを“０”とし、信号りを所定
タイミングにおいて立ち上げ、フィルタＦ２の処理によ
って得られた信号を外部に送出さ仕る動作。
タイミングにおいて立ち上げ、フィルタＦ２の処理によ
って得られた信号を外部に送出さ仕る動作。
■信号Ａを“ｌ”信号、信号Ｂを“０“とし、信号りを
所定のタイミングにおいて立ち上げてフィルタＦｌによ
る処理の後にフィルタＦ２による処理を行わせ、この結
果得られる信号を外部に送出させる動作。
所定のタイミングにおいて立ち上げてフィルタＦｌによ
る処理の後にフィルタＦ２による処理を行わせ、この結
果得られる信号を外部に送出させる動作。
次に、上記構成によるこの実施例の動作について説明す
る。
る。
まず、制御部４０が上記■の動作を行えば、フィルタＦ
１による処理のみが行われるから、出力信号は入力アナ
ログ信号に応じて！ビットの増減となるか、あるいは、
前回値のままのいずれかの値をとる。したがって、入力
信号に第３図に示すようなノイズが含まれていた場合で
あっても、出力信号が１度に２ビット以上変化すること
がなく、前記ノイズは除去される。そして、このフィル
タＦｌによる処理は、ｄｖ／ｄｔが小さい正弦波のよう
な入力信号に、パルス状のノイズが間欠的に重畳されて
いる場合などにおいて、特に有効どなる。
１による処理のみが行われるから、出力信号は入力アナ
ログ信号に応じて！ビットの増減となるか、あるいは、
前回値のままのいずれかの値をとる。したがって、入力
信号に第３図に示すようなノイズが含まれていた場合で
あっても、出力信号が１度に２ビット以上変化すること
がなく、前記ノイズは除去される。そして、このフィル
タＦｌによる処理は、ｄｖ／ｄｔが小さい正弦波のよう
な入力信号に、パルス状のノイズが間欠的に重畳されて
いる場合などにおいて、特に有効どなる。
また、制御部４０が上記■の動作を行えば、フィルタＦ
２による動作が行われ、出力信号は人力信号を現在値か
ら２回前の変換値までに渡ってほぼ平均化した信号とな
Ｄｔ入力信号に重畳されたノイズは、この平均化処理に
よって著しく低減される。
２による動作が行われ、出力信号は人力信号を現在値か
ら２回前の変換値までに渡ってほぼ平均化した信号とな
Ｄｔ入力信号に重畳されたノイズは、この平均化処理に
よって著しく低減される。
さらに、制御部４０が上記■の動作を行えば、フィルタ
Ｆ１による処理が行われた後にフィルタＦ２による処理
が行われる。この結果、出力信号は、入力信号を１ビッ
ト単位で増減させる信号を、さらに２回前の値までに渡
ってほぼ平均化した信号となる。したがって、この場合
においては、上記■と■の双方のノイズ低減効果が重畳
されることとなる。
Ｆ１による処理が行われた後にフィルタＦ２による処理
が行われる。この結果、出力信号は、入力信号を１ビッ
ト単位で増減させる信号を、さらに２回前の値までに渡
ってほぼ平均化した信号となる。したがって、この場合
においては、上記■と■の双方のノイズ低減効果が重畳
されることとなる。
なお、上記実施例において、■〜■のうちいずれを選択
するかは、入力信号の種類、出力信号の処理方法に等に
よって最も適切なものを選べばよい。
するかは、入力信号の種類、出力信号の処理方法に等に
よって最も適切なものを選べばよい。
また、上記実施例においては、サンプリング周期切換回
路１５によＤｔ入力信号周波数が低いときはサンプリン
グ周期も長くなるため、Ａ／Ｄ変換器の周波数帯域が不
要に広くなることがなく、これによる、ノイズ除去効果
も得られる利点がある。
路１５によＤｔ入力信号周波数が低いときはサンプリン
グ周期も長くなるため、Ａ／Ｄ変換器の周波数帯域が不
要に広くなることがなく、これによる、ノイズ除去効果
も得られる利点がある。
「発明の効果」
以上説明したように、この発明によれば、Ａ／Ｄ変換器
と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回変換値
をＤｋ−＋とした場合に、Ｄｋ〉Ｄｋ−＋のときｏｈ−
＋＋１をＤｋとして出力し、Ｄｋ＜Ｄｋ−ＩのときＤｍ
−＋ ｌをＤｋとして出力し、Ｄｋ＝Ｄｋ−＋のとき
Ｄｋ−ＩをＤｋとして出力する第１のフィルタ手段と、
前記Ａ／Ｄ変換器の今回変換値をり４、前回変換値をＤ
ｔ−８、前々回変換値をり７．、とした場合に（２Ｄ
ｔ ＋ Ｄ Ｌ□＋ｐ、−ｔ）／４を出力する第２のフ
ィルタ手段と、前記第１のフィルタ手段を経過した後の
信号、前記第２のフィルタ手段を経過した後の信号ある
いは前記第１のフィルタ手段を経過した後さらに前記第
２のフィルタ手段を経過した信号のいずれかを選択して
デジタル・フェイズ・ロックド・ループに供給する選択
手段とを具備したので、人力アナログ信号にノイズが含
まれていた場合においても、安定した出力デジタル信号
を得ることができ、これによＤｔデジタル・フェイズ・
ロックド・ループを良好に動作させることができる利点
が得られる。
と、このＡ／Ｄ変換器の今回変換値をＤｋ、前回変換値
をＤｋ−＋とした場合に、Ｄｋ〉Ｄｋ−＋のときｏｈ−
＋＋１をＤｋとして出力し、Ｄｋ＜Ｄｋ−ＩのときＤｍ
−＋ ｌをＤｋとして出力し、Ｄｋ＝Ｄｋ−＋のとき
Ｄｋ−ＩをＤｋとして出力する第１のフィルタ手段と、
前記Ａ／Ｄ変換器の今回変換値をり４、前回変換値をＤ
ｔ−８、前々回変換値をり７．、とした場合に（２Ｄ
ｔ ＋ Ｄ Ｌ□＋ｐ、−ｔ）／４を出力する第２のフ
ィルタ手段と、前記第１のフィルタ手段を経過した後の
信号、前記第２のフィルタ手段を経過した後の信号ある
いは前記第１のフィルタ手段を経過した後さらに前記第
２のフィルタ手段を経過した信号のいずれかを選択して
デジタル・フェイズ・ロックド・ループに供給する選択
手段とを具備したので、人力アナログ信号にノイズが含
まれていた場合においても、安定した出力デジタル信号
を得ることができ、これによＤｔデジタル・フェイズ・
ロックド・ループを良好に動作させることができる利点
が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はデジタル・フェイズ・ロックド・ループの構成
例を示すブロック図、第３図は入力信号にノイズが重畳
された場合の例を示す波形図である。 １６・・・・・・Ａ／Ｄ変換器、Ｆｌ・・・・・・フィ
ルタ（第１のフィルタ手段）、Ｆ２・・・・・・フィル
タ（第２のフィルタ手段）、４０・・・・・・制御部（
選択手段）、ＳＷＩ、ＳＷ２・・・・・・スイッチ（選
択手段）。
第２図はデジタル・フェイズ・ロックド・ループの構成
例を示すブロック図、第３図は入力信号にノイズが重畳
された場合の例を示す波形図である。 １６・・・・・・Ａ／Ｄ変換器、Ｆｌ・・・・・・フィ
ルタ（第１のフィルタ手段）、Ｆ２・・・・・・フィル
タ（第２のフィルタ手段）、４０・・・・・・制御部（
選択手段）、ＳＷＩ、ＳＷ２・・・・・・スイッチ（選
択手段）。
Claims (2)
- （１）Ａ／Ｄ変換器と、 このＡ／Ｄ変換器の今回変換値をＤ＿ｋ、前回変換値を
Ｄ＿ｋ＿−＿１とした場合に、Ｄ＿ｋ＞Ｄ＿ｋ＿−＿ｉ
のときＤ＿ｋ＿−＿１＋１をＤ＿ｋとして出力し、Ｄ＿
ｋ＜Ｄ＿ｋ＿−＿１のときＤ＿ｋ＿−＿１−１をＤ＿ｋ
として出力し、Ｄ＿ｋ＝Ｄ＿ｋ＿−＿１のときＤ＿ｋ＿
−＿１をＤ＿ｋとして出力する第１のフィルタ手段と、
前記Ａ／Ｄ変換器の今回変換値をＤ＿ｔ、前回変換値を
Ｄ＿ｔ＿−＿１、前々回変換値をＤ＿ｔ＿−＿２とした
場合に（２Ｄ＿ｔ＋Ｄ＿ｔ＿−＿１＋Ｄ＿ｔ＿−＿２）
／４を出力する第２のフィルタ手段と、 前記第１のフィルタ手段を経過した後の信号、前記第２
のフィルタ手段を経過した後の信号、あるいは前記第１
のフィルタ手段を経過した後さらに前記第２のフィルタ
手段を経過した信号のいずれかを選択してデジタル・フ
ェイズ・ロックド・ループに供給する選択手段 とを具備することを特徴とするデジタル・フェイズ・ロ
ックド・ループ用入力回路。 - （２）前記Ａ／Ｄ変換器は、入力アナログ信号の周波数
に応じてサンプリング周期を変化させるサンプリング周
期切換手段を具備することを特徴とする特許請求の範囲
第１項記載のデジタル・フェイズ・ロックド・ループ用
入力回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007904A JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
| CH101/88A CH675655A5 (ja) | 1987-01-16 | 1988-01-13 | |
| GB8800803A GB2201056B (en) | 1987-01-16 | 1988-01-14 | An improved input circuit for a digital phase locked loop |
| KR1019880000219A KR930000976B1 (ko) | 1987-01-16 | 1988-01-14 | 디지탈 페이즈 룩크트 루프용 입력회로 |
| US07/143,964 US4879674A (en) | 1987-01-16 | 1988-01-14 | Input circuit for a digital phase locked loop |
| DE3801069A DE3801069A1 (de) | 1987-01-16 | 1988-01-15 | Eingangsschaltung fuer einen digitalen pll |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007904A JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176018A true JPS63176018A (ja) | 1988-07-20 |
| JPH0630443B2 JPH0630443B2 (ja) | 1994-04-20 |
Family
ID=11678550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007904A Expired - Lifetime JPH0630443B2 (ja) | 1987-01-16 | 1987-01-16 | デジタル・フエイズ・ロツクド・ル−プ用入力回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4879674A (ja) |
| JP (1) | JPH0630443B2 (ja) |
| KR (1) | KR930000976B1 (ja) |
| CH (1) | CH675655A5 (ja) |
| DE (1) | DE3801069A1 (ja) |
| GB (1) | GB2201056B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278976A (en) * | 1990-04-16 | 1994-01-11 | Rolm Company | Method for detecting infinite loops by setting a flag indicating execution of an idle task having lower priority than executing application tasks |
| US5060180A (en) * | 1990-07-26 | 1991-10-22 | Unisys Corporation | Programmable digital loop filter |
| US5341497A (en) * | 1991-10-16 | 1994-08-23 | Ohmeda Inc. | Method and apparatus for a computer system to detect program faults and permit recovery from such faults |
| US5737372A (en) * | 1995-07-19 | 1998-04-07 | Unisys Corporation | Apparatus for synchronizing multipoint-to-point communications systems |
| GB0015148D0 (en) | 2000-06-21 | 2000-08-09 | Secr Defence | Method and apparatus for producing a digital depiction of a signal |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3071324A (en) * | 1961-02-10 | 1963-01-01 | Gen Precision Inc | Synchro to digital converter |
| US3878535A (en) * | 1972-06-08 | 1975-04-15 | Sundstrand Data Control | Phase locked loop method of synchro-to-digital conversion |
| US3877024A (en) * | 1973-08-27 | 1975-04-08 | King Radio Corp | Synchro to pulse width converter for an avionics system |
| US4010463A (en) * | 1975-04-21 | 1977-03-01 | The United States Of America As Represented By The Secretary Of The Air Force | Phase locked loop resolver to digital converter |
| US3979701A (en) * | 1975-06-17 | 1976-09-07 | Communications Satellite Corporation (Comsat) | Non-recursive digital filter employing simple coefficients |
| US4134106A (en) * | 1976-12-16 | 1979-01-09 | The Bendix Corporation | Absolute resolver angle to digital converter circuit |
| US4356558A (en) * | 1979-12-20 | 1982-10-26 | Martin Marietta Corporation | Optimum second order digital filter |
| JPS5733355A (en) * | 1980-08-06 | 1982-02-23 | Toshiba Corp | Digital speed detector |
| JPS58115379A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 双曲線航法用位相同期形受信装置 |
| FR2530897B1 (fr) * | 1982-03-16 | 1991-10-31 | Victor Company Of Japan | Procede et systeme pour une compression de donnees par un echantillonnage a frequence variable |
| NL8201533A (nl) * | 1982-04-13 | 1983-11-01 | Philips Nv | Een zender ingericht voor het zenden van fm gemoduleerde signalen. |
| US4933674A (en) * | 1984-06-11 | 1990-06-12 | Allen-Bradley Company, Inc. | Method and apparatus for correcting resolver errors |
| JPS60263217A (ja) * | 1984-06-12 | 1985-12-26 | Toshiba Mach Co Ltd | パルス列発生回路 |
| JPS6110329A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 無線機のバッテリセ−ビング装置 |
| US4654811A (en) * | 1985-02-12 | 1987-03-31 | Allied Corporation | Adaptive filter for aircraft navigation receiver |
| EP0202015B1 (en) * | 1985-04-12 | 1992-08-19 | Tektronix, Inc. | Digital phase-locked loops |
| US4715000A (en) * | 1985-08-06 | 1987-12-22 | General Electric Company | Digital phase-locked loop and frequency measuring device |
| JPS62211505A (ja) * | 1986-03-12 | 1987-09-17 | Nippon Gakki Seizo Kk | エンコ−ダ用変位検出回路 |
| JPS636909A (ja) * | 1986-06-26 | 1988-01-12 | Pioneer Electronic Corp | デイジタルフイルタ装置 |
-
1987
- 1987-01-16 JP JP62007904A patent/JPH0630443B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 CH CH101/88A patent/CH675655A5/fr not_active IP Right Cessation
- 1988-01-14 GB GB8800803A patent/GB2201056B/en not_active Expired - Lifetime
- 1988-01-14 US US07/143,964 patent/US4879674A/en not_active Expired - Lifetime
- 1988-01-14 KR KR1019880000219A patent/KR930000976B1/ko not_active Expired - Fee Related
- 1988-01-15 DE DE3801069A patent/DE3801069A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3801069A1 (de) | 1988-07-28 |
| JPH0630443B2 (ja) | 1994-04-20 |
| CH675655A5 (ja) | 1990-10-15 |
| KR930000976B1 (ko) | 1993-02-11 |
| DE3801069C2 (ja) | 1992-07-16 |
| GB8800803D0 (en) | 1988-02-17 |
| US4879674A (en) | 1989-11-07 |
| KR880009483A (ko) | 1988-09-15 |
| GB2201056B (en) | 1990-08-29 |
| GB2201056A (en) | 1988-08-17 |
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