JPH04286233A - スタッフ同期回路 - Google Patents

スタッフ同期回路

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JPH04286233A
JPH04286233A JP3075648A JP7564891A JPH04286233A JP H04286233 A JPH04286233 A JP H04286233A JP 3075648 A JP3075648 A JP 3075648A JP 7564891 A JP7564891 A JP 7564891A JP H04286233 A JPH04286233 A JP H04286233A
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JP
Japan
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signal
clock signal
circuit
order group
stuff
Prior art date
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Pending
Application number
JP3075648A
Other languages
English (en)
Inventor
Yoshiki Kamata
鎌田　吉喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP92104381A priority patent/EP0503657B1/en
Priority to DE69220267T priority patent/DE69220267T2/de
Priority to US07/851,836 priority patent/US5202904A/en
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル通信方式に
利用する。特に、スタッフ技法を用いたスタッフ同期多
重方式に関する。
【０００２】
【従来の技術】一般にこの種のスタッフ同期多重方式は
書き込みクロックと読み出しクロックとの位置関係をｍ
ビットの間隔で監視し、ｋビット以内になったときにス
タッフビットを挿入していた。図２は従来のスタッフ同
期多重回路の一実施例を示す。ここで、説明を簡単にす
るために一つの低次群信号を高次群周波数に同期させる
ことにする。低次群データ信号１はｍビットメモリ回路
５に入力し、低次群クロック信号２をｍ分周回路６で作
った書き込みクロック信号を用いてｍビットメモリ回路
５に記憶させる。高次群データ信号４は高次群クロック
信号３からスタッフビット挿入信号１０によりスタッフ
ビットを挿入するときは、クロックをスタッフ挿入回路
９でぬいた後にｍ分周回路７で読み出しクロック信号を
作り、これを用いて高次群データ信号として読み出され
る。低次群信号と高次群信号との周波数ずれはｍ分周回
路６および７のＳ番目の位相差を位相比較回路８で監視
し、位相差がｋビット以内になったときにスタッフ挿入
信号１０をスタッフ挿入回路９に挿入する。このように
して、スタッフビットを用いて低次群信号を高次群信号
に同期化することができる。
【０００３】
【発明が解決しようとする課題】このような従来例では
、低次群周波数と高次群周波数との差が大きくなるとメ
モリ回路のメモリ量が増え、書き込みクロック信号と読
み出しクロック信号との位相差を全ビットで監視すると
回路規模が大きくて複雑になり、消費電力を増加する。 また、メモリビット周期でサンプリング監視をすると１
フレーム中にサンプリング周期が整数倍とならず、書き
込みクロック信号と読み出しクロック信号の最小位相差
を検出することができず読み出しクロック信号が書き込
みクロック信号を追い越してしまう欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、スタッフ同期時にジッタ量が少なくかつすみやかに
定常状態になるスタッフ同期回路を提供することにある
。
【０００５】
【課題を解決するための手段】本発明は、低次群信号（
ｆＬ　）のＮ個（Ｎ≧１）が与えられる入力端子と、高
次群信号（ｆＨ　：ｆＨ　≧ｆＬ　×Ｎ）が与えられる
出力端子と、上記入力端子を経由する低次群クロック信
号（ｆＬ　）をｍ分周して書き込みクロック信号を生成
する第一分周回路と、高次群クロック信号（ｆＨ　／Ｎ
）をｍ分周して読み出しクロック信号を生成する第二分
周回路と、上記第一分周回路で生成された書き込みクロ
ック信号で低次群信号が書き込まれ、上記第二分周回路
で生成された読み出しクロック信号で高次群信号が読み
出されて上記出力端子に与えられるｍビット構成のメモ
リ回路と、上記高次群クロック信号にスタッフビットを
挿入して上記第二分周回路に与えるスタッフ挿入回路と
を備えたスタッフ同期回路において、上記メモリ回路か
ら信号を読み出す際に、上記書き込みクロック信号の位
置と上記読み出しクロック信号の位置との比較をｍビッ
ト間隔で行い、ｋビット（ｋ≧ｍ）以内になったときに
次のフレームの先頭で上記第一および第二分周回路にリ
セットをかけて上記書き込みクロック信号と上記読み出
しクロック信号を所定の位置関係にし、各フレームの最
後のビットで上記書き込みクロック信号と上記読み出し
クロック信号の位置を比較してスタッフ挿入回路を制御
する制御手段を備えたことを特徴とする。上記制御手段
はソフトウェア構成であることが望ましい。
【０００６】
【作用】フレームの先頭で書き込みクロック信号と読み
出しクロック信号との位相関係を一定にし、フレームの
最尾で書き込みクロック信号と読み出しクロック信号と
の位相比較を行い、所定ビット以内に近づくと次フレー
ムにスタッフビットを挿入する。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は本発明のスタッフ同期多重回路の一実施例
を示す。
【０００８】この実施例は、図１に示すように、低次群
信号（ｆＬ　）のＮ個（Ｎ≧１）が与えられる入力端子
と、高次群信号（ｆＨ　：ｆＨ　≧ｆＬ　×Ｎ）が与え
られる出力端子と、上記入力端子を経由する低次群クロ
ック信号（ｆＬ　）をｍ分周して書き込みクロック信号
を生成するｍ分周回路６と、高次群クロック信号（ｆＨ
　／Ｎ）をｍ分周して読み出しクロック信号を生成する
ｍ分周回路７と、ｍ分周回路６で生成された書き込みク
ロック信号で低次群信号が書き込まれ、ｍ分周回路７で
生成された読み出しクロック信号で高次群信号が読み出
されて上記出力端子に与えられるｍビットメモリ回路５
と、上記高次群クロック信号にスタッフビットを挿入し
てｍ分周回路７に与えるスタッフ挿入回路９とを備え、
ｍビットメモリ回路５から信号を読み出す際に、上記書
き込みクロック信号の位置と上記読み出しクロック信号
の位置との比較をｍビット間隔で行い、ｋビット（ｋ≧
ｍ）以内になったときに次のフレームの先頭でｍ分周回
路６および７にリセットをかけて上記書き込みクロック
信号と上記読み出しクロック信号を所定の位置関係にし
、各フレームの最後のビットで上記書き込みクロック信
号と上記読み出しクロック信号の位置を比較してスタッ
フ挿入回路９を制御する制御手段である位相比較回路８
、リセット信号発生回路１２、カウンタ回路１３、カウ
ンタ回路１４および計数比較回路１５を備える。
【０００９】次に、この実施例の動作を説明する。ここ
で、従来技術と同様に説明を簡単にするために一つの低
次群信号を高次群周波数に同期させることにする。低次
群データ信号１はｍビットメモリ回路５に入力し、低次
群クロック信号２をｍ分周回路６で作った書き込みクロ
ック信号を用いてｍビットメモリ回路５に記憶させる。 高次群信号４は高次群クロック信号３からスタッフ挿入
信号１０によりスタッフビットを挿入するときは、クロ
ックをスタッフ挿入回路９でぬいた後にｍ分周回路７で
読み出しクロック信号を作り、これを用いて高次群信号
として読み出される。低次群信号と高次群信号との位相
差はｍ分周回路６および７のＳ番目の位相差を位相比較
回路８で監視し、位相差がｋビット以内になったときに
リセット信号発生回路１２に送られ、ここではフレーム
信号１１によりフレームの最尾の位置でｍ分周回路６、
７にリセットが掛けられ、書き込みクロックが読み出し
クロックに追い越されない位置になるように初期設定さ
れる。 また、スタッフビットの挿入の判定は低次群クロック信
号とスタッフ挿入回路９の出力信号をそれぞれカウンタ
回路１３、１４で計数し、フレームの最尾位置で計数内
容を計数比較回路１５で比較し、基準値以内になるとス
タッフビットを挿入するようにスタッフビット挿入信号
をスタッフビット挿入回路９に送出する。
【００１０】このように回路構成を行うことにより、書
き込みの位置と読み出しの位置を常に最小位相間隔で監
視することができ、読み出しが書き込みを追い越すこと
がなく書き込みと読み出しクロックを１ビット毎の位相
比較をしていることと同じでありスタッフジッタ量が小
さくなるばかりでなく定常状態になるまでの時間を短く
する利点もある。
【００１１】
【発明の効果】本発明は、以上説明したように、フレー
ムの最尾点で書き込み位置と読み出し位置を比較するこ
とにより書き込みと読み出しのクロック追い越しを未然
に防ぎ、かつスタッフジッタ量を小さくし、さらに低速
素子で回路を構成できる効果がある。
【図面の簡単な説明】
【図１】　　本発明実施例の構成を示すブロック構成図
。
【図２】　　従来例の構成を示すブロック構成図。
【符号の説明】
１　　　　低次群データ信号 ２　　　　低次群クロック信号 ３　　　　高次群クロック信号 ４　　　　高次群データ信号 ５　　　　ｍビットメモリ回路 ６、７　　　　ｍ分周回路 ８　　　　位相比較回路 ９　　　　スタッフ挿入回路 １０　　　　スタッフ挿入信号 １１　　　　フレーム信号 １２　　　　リセット信号発生回路 １３、１４　　　　カウンタ回路 １５　　　　計数比較回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　低次群信号（ｆＬ　）のＮ個（Ｎ≧１
    ）が与えられる入力端子と、高次群信号（ｆＨ　：ｆＨ
    　≧ｆＬ　×Ｎ）が与えられる出力端子と、上記入力端
    子を経由する低次群クロック信号（ｆＬ　）をｍ分周し
    て書き込みクロック信号を生成する第一分周回路と、高
    次群クロック信号（ｆＨ　／Ｎ）をｍ分周して読み出し
    クロック信号を生成する第二分周回路と、上記第一分周
    回路で生成された書き込みクロック信号で低次群信号が
    書き込まれ、上記第二分周回路で生成された読み出しク
    ロック信号で高次群信号が読み出されて上記出力端子に
    与えられるｍビット構成のメモリ回路と、上記高次群ク
    ロック信号にスタッフビットを挿入して上記第二分周回
    路に与えるスタッフ挿入回路とを備えたスタッフ同期回
    路において、上記メモリ回路から信号を読み出す際に、
    上記書き込みクロック信号の位置と上記読み出しクロッ
    ク信号の位置との比較をｍビット間隔で行い、ｋビット
    （ｋ≧ｍ）以内になったときに次のフレームの先頭で上
    記第一および第二分周回路にリセットをかけて上記書き
    込みクロック信号と上記読み出しクロック信号を所定の
    位置関係にし、各フレームの最後のビットで上記書き込
    みクロック信号と上記読み出しクロック信号の位置を比
    較してスタッフ挿入回路を制御する制御手段を備えたこ
    とを特徴とするスタッフ同期回路。
  2. 【請求項２】　　上記制御手段はソフトウェア構成であ
    る請求項１記載のスタッフ同期回路。
JP3075648A 1991-03-14 1991-03-14 スタッフ同期回路 Pending JPH04286233A (ja)

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EP92104381A EP0503657B1 (en) 1991-03-14 1992-03-13 Pulse stuffing apparatus and method
DE69220267T DE69220267T2 (de) 1991-03-14 1992-03-13 Pulsstopfanlage
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05199199A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd スタッフ同期制御方式
US5285206A (en) * 1992-08-25 1994-02-08 Alcatel Network Systems, Inc. Phase detector for elastic store
EP0630127B1 (en) * 1993-06-18 1999-01-13 Alcatel Digital phase locked loop arrangement
EP0702465A1 (fr) * 1994-09-13 1996-03-20 T.R.T. Telecommunications Radioelectriques Et Telephoniques Système de transmission et équipement de multiplexage-démultiplexage impliquant un flux d'éléments binaires pouvant être justifié
JP2964916B2 (ja) * 1995-05-31 1999-10-18 日本電気株式会社 ディジタル位相同期回路及びこれを用いたデータ受信回路
US6061411A (en) * 1995-12-22 2000-05-09 Compaq Computer Corporation Method and apparatus for synchronizing a serial bus clock to a serial bus function clock
JP2861901B2 (ja) * 1995-12-25 1999-02-24 日本電気株式会社 クロック位相同期回路
KR100188228B1 (ko) * 1996-11-21 1999-06-01 서평원 이중화된 타이밍 동기시스템의 타이밍 공급회로
US6088413A (en) * 1997-05-09 2000-07-11 Alcatel Apparatus for reducing jitter in a desynchronizer
US6307867B1 (en) * 1998-05-14 2001-10-23 Telefonaktiebolaget Lm Ericsson (Publ) Data transmission over a communications link with variable transmission rates
US6816934B2 (en) * 2000-12-22 2004-11-09 Hewlett-Packard Development Company, L.P. Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol
EP1089473A1 (en) * 1999-09-28 2001-04-04 TELEFONAKTIEBOLAGET L M ERICSSON (publ) Apparatus and method for time-aligning data frames of a plurality of channels in a telecommunication system
JP3417392B2 (ja) * 2000-09-08 2003-06-16 ヤマハ株式会社 同期制御装置
JP3973502B2 (ja) * 2002-07-09 2007-09-12 Ｎｅｃエレクトロニクス株式会社 クロックデータリカバリー回路
DE10240134B4 (de) * 2002-08-30 2004-07-08 Infineon Technologies Ag Verfahren und Vorrichtung zum Auftakten zeitdiskreter Signale
US7795482B2 (en) * 2007-07-03 2010-09-14 E. I. Du Pont De Nemours And Company Method of hydrodechlorination to produce dihydrofluorinated olefins

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6214546A (ja) * 1985-07-12 1987-01-23 Nec Corp 準同期バツフア制御方式
US4965794A (en) * 1987-10-05 1990-10-23 Dallas Semiconductor Corporation Telecommunications FIFO
JP2566459B2 (ja) * 1989-05-08 1996-12-25 日本電気エンジニアリング株式会社 エラスティックバッファ回路
US4928275A (en) * 1989-05-26 1990-05-22 Northern Telecom Limited Synchronization of asynchronous data signals
DE3920391A1 (de) * 1989-06-22 1991-01-10 Philips Patentverwaltung Schaltungsanordnung zur anpassung der bitraten zweier signale

Also Published As

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DE69220267T2 (de) 1997-10-02
EP0503657A2 (en) 1992-09-16
DE69220267D1 (de) 1997-07-17
EP0503657B1 (en) 1997-06-11
EP0503657A3 (en) 1993-03-03
US5202904A (en) 1993-04-13

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