JPS6340508B2 - - Google Patents
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- Publication number
- JPS6340508B2 JPS6340508B2 JP55149303A JP14930380A JPS6340508B2 JP S6340508 B2 JPS6340508 B2 JP S6340508B2 JP 55149303 A JP55149303 A JP 55149303A JP 14930380 A JP14930380 A JP 14930380A JP S6340508 B2 JPS6340508 B2 JP S6340508B2
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- bits
- circuit
- synchronization signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 125000004122 cyclic group Chemical group 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000000605 extraction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、サイクリツク伝送において、非同期
デイジタルデータをデイジタル同期網に取り込む
に際し、効率良く多重化するための非同期デイジ
タルデータのフレーム同期方式に関するものであ
る。
デイジタルデータをデイジタル同期網に取り込む
に際し、効率良く多重化するための非同期デイジ
タルデータのフレーム同期方式に関するものであ
る。
サイクリツク伝送（サイクリツク方式のデータ
伝送）とは、従来から、よく知られているよう
に、複数のデータの各々とその誤り制御信号（例
えば、パリテイ信号）との組合せにおいて、正常
な場合発生しないパターン（ユニークパターン）
をフレーム同期信号とし、｛フレーム同期信号＋
（データ＋誤り制御信号）×データ数｝を１フレー
ムとし、これを一定周期で繰返して何回も伝送す
ることである。
伝送）とは、従来から、よく知られているよう
に、複数のデータの各々とその誤り制御信号（例
えば、パリテイ信号）との組合せにおいて、正常
な場合発生しないパターン（ユニークパターン）
をフレーム同期信号とし、｛フレーム同期信号＋
（データ＋誤り制御信号）×データ数｝を１フレー
ムとし、これを一定周期で繰返して何回も伝送す
ることである。
従来、このようなサイクリツク伝送において、
非同期デイジタルデータを最も効率良く多重化す
る方法は、パルススタツフ多重化方式であり、こ
の方式は多重化すべき低速データを何ら加工せ
ず、多重変換装置相互間だけ処理できることが特
徴であつた。
非同期デイジタルデータを最も効率良く多重化す
る方法は、パルススタツフ多重化方式であり、こ
の方式は多重化すべき低速データを何ら加工せ
ず、多重変換装置相互間だけ処理できることが特
徴であつた。
すなわち多重化に際しては、低速側の入力パル
ス列に時折クロツク周波数微調整用パルス（スタ
ツフパルス）を挿入（スタツフ）し、見掛上入力
信号のクロツクと多重化装置のクロツクを同期化
させ、分離に際しては、受信パルス列から先に挿
入したスタツフパルスを正確に取除き（デスタツ
フ）、元の速度に平滑化するものである。以下に
詳しく説明する。
ス列に時折クロツク周波数微調整用パルス（スタ
ツフパルス）を挿入（スタツフ）し、見掛上入力
信号のクロツクと多重化装置のクロツクを同期化
させ、分離に際しては、受信パルス列から先に挿
入したスタツフパルスを正確に取除き（デスタツ
フ）、元の速度に平滑化するものである。以下に
詳しく説明する。
パルススタツフ多重変換装置は第１図のように
なつている。入力パルス列（この公称周波数を1
とする。）はスタツフ回路１に入力され、タイミ
ング抽出回路２にてタイミング周波数1が抽出さ
れる。この1のパルスでメモリ回路３に入力パル
ス列を数ビツトづつ順次記憶させておき、それを
同期多重回路６のクロツクから制御回路５が分周
して作つたクロツク（この公称周波数を2とす
る。なお、2＞1である。）で読出し、同期多重
回路６に転送、多重するものである。この時位相
比較回路４にて書込みクロツク1と読み出しクロ
ツク2の位相差を監視し、この差がある上限値を
越えると、制御回路５は読み出しを中止し、その
代りダミーパルスを挿入する。
なつている。入力パルス列（この公称周波数を1
とする。）はスタツフ回路１に入力され、タイミ
ング抽出回路２にてタイミング周波数1が抽出さ
れる。この1のパルスでメモリ回路３に入力パル
ス列を数ビツトづつ順次記憶させておき、それを
同期多重回路６のクロツクから制御回路５が分周
して作つたクロツク（この公称周波数を2とす
る。なお、2＞1である。）で読出し、同期多重
回路６に転送、多重するものである。この時位相
比較回路４にて書込みクロツク1と読み出しクロ
ツク2の位相差を監視し、この差がある上限値を
越えると、制御回路５は読み出しを中止し、その
代りダミーパルスを挿入する。
受信側では同期多重分離回路７にて各チヤンネ
ルに分離し、デスタツフ回路８に受信パルス列を
分配する。受信パルス列は制御回路１０の出力す
る書込みタイミング信号にてメモリ回路９に順次
記憶される。書込みタイミング信号にはデスタツ
フのため位相変動があるので、低域波器１１と
電圧制御発振回路１２にて、位相変動を減少させ
た読み出しタイミング信号（周波数1である。）
で、メモリ回路９の内容を読み出し、出力する。
ルに分離し、デスタツフ回路８に受信パルス列を
分配する。受信パルス列は制御回路１０の出力す
る書込みタイミング信号にてメモリ回路９に順次
記憶される。書込みタイミング信号にはデスタツ
フのため位相変動があるので、低域波器１１と
電圧制御発振回路１２にて、位相変動を減少させ
た読み出しタイミング信号（周波数1である。）
で、メモリ回路９の内容を読み出し、出力する。
パルススタツフ多重変換方式は、このように非
同期デイジタル信号をそのまま多重化できるとい
う柔軟性を持つている反面、低域波器１１の設
計やスタツフパルスの挿入位置間隔の選定によつ
て、電圧制御発振回路１２の出力タイミング信号
の位相変動が大きく変わつてしまうので、設計は
かなり複雑であり、また単一解を求めにくい欠点
があつた。
同期デイジタル信号をそのまま多重化できるとい
う柔軟性を持つている反面、低域波器１１の設
計やスタツフパルスの挿入位置間隔の選定によつ
て、電圧制御発振回路１２の出力タイミング信号
の位相変動が大きく変わつてしまうので、設計は
かなり複雑であり、また単一解を求めにくい欠点
があつた。
本発明は低次群のパルス列がサイクリツクでし
かもそのフレーム同期信号がユニークである場
合、多重化に際し、低速側の同期信号のフオーマ
ツトを若干変更することにより、上記の欠点を解
決するとともに、ハード量の減少ならびにスタツ
フ多重を行なわないことによる低次群パルス列の
同期復帰時間の短縮化と多重度の向上をはかるも
のである。
かもそのフレーム同期信号がユニークである場
合、多重化に際し、低速側の同期信号のフオーマ
ツトを若干変更することにより、上記の欠点を解
決するとともに、ハード量の減少ならびにスタツ
フ多重を行なわないことによる低次群パルス列の
同期復帰時間の短縮化と多重度の向上をはかるも
のである。
本発明は、サイクリツク方式のデータ伝送にお
いて、最小限のビツト数で構成できるユニークパ
ターン、最小限のビツト数＋１ビツトで構成でき
るユニークパターン、ならびに最小限のビツト数
＋２ビツトで構成できるユニークパターンの３種
をフレーム同期信号とみなすことを特徴とするフ
レーム同期方式である。
いて、最小限のビツト数で構成できるユニークパ
ターン、最小限のビツト数＋１ビツトで構成でき
るユニークパターン、ならびに最小限のビツト数
＋２ビツトで構成できるユニークパターンの３種
をフレーム同期信号とみなすことを特徴とするフ
レーム同期方式である。
つぎに本発明の実施例を第２図に基いて説明す
る。
る。
フレーム同期信号ビツト数を（ユニークパター
ンとなる最小限のビツト数＋１ビツト）にした入
力パルス列（この公称クロツク周波数を1とす
る。）は入力変換回路２１に入る。ここでタイミ
ング抽出回路２２にて1が抽出され、この1のパ
ルスでメモリ回路２３に入力パルス列を数ビツト
づつ順次記憶させておき、これを同期多重回路２
７のクロツクから制御回路２６が分周して作つた
クロツク（この公称周波数を2とする。）で読出
し、同期多重回路２７に転送多重化するものであ
る。この時、位相比較回路２５にて書込みクロツ
ク1と読み出しクロツク2の位相差を監視し、こ
の差がある上限値を越えると、制御回路２６は読
み出しを中止し、つぎの操作を行う。
ンとなる最小限のビツト数＋１ビツト）にした入
力パルス列（この公称クロツク周波数を1とす
る。）は入力変換回路２１に入る。ここでタイミ
ング抽出回路２２にて1が抽出され、この1のパ
ルスでメモリ回路２３に入力パルス列を数ビツト
づつ順次記憶させておき、これを同期多重回路２
７のクロツクから制御回路２６が分周して作つた
クロツク（この公称周波数を2とする。）で読出
し、同期多重回路２７に転送多重化するものであ
る。この時、位相比較回路２５にて書込みクロツ
ク1と読み出しクロツク2の位相差を監視し、こ
の差がある上限値を越えると、制御回路２６は読
み出しを中止し、つぎの操作を行う。
読み出しクロツクの位相が書込みクロツクの位
相より進んだ場合（2＞1）、フレーム同期信号
検出回路２４にてフレーム同期信号を検出したと
き、フレーム同期信号のビツト数を１ビツト増や
し、遅れた場合、フレーム同期信号検出回路２４
にてフレーム同期信号を検出したとき、フレーム
同期信号のビツト数を１ビツト削除する。このよ
うにして入力パルス列の周波数と多重化装置内の
クロツク周波数の微調整を行う訳だが、パルスの
挿入、削除ができる位置はフレーム同期信号のあ
る位置に限定されるので、１フレームのビツト数
をｎビツトとすると、1と2の間にはつぎの関係
が成立しなければならない。
相より進んだ場合（2＞1）、フレーム同期信号
検出回路２４にてフレーム同期信号を検出したと
き、フレーム同期信号のビツト数を１ビツト増や
し、遅れた場合、フレーム同期信号検出回路２４
にてフレーム同期信号を検出したとき、フレーム
同期信号のビツト数を１ビツト削除する。このよ
うにして入力パルス列の周波数と多重化装置内の
クロツク周波数の微調整を行う訳だが、パルスの
挿入、削除ができる位置はフレーム同期信号のあ
る位置に限定されるので、１フレームのビツト数
をｎビツトとすると、1と2の間にはつぎの関係
が成立しなければならない。
1（１―１／ｎ）2 1（１＋１／ｎ）……(1)
たとえば、１フレームが1000ビツトの場合、1
と2の差は0.1％以内であることが必要である。
以上の動作にてｍ個の入力変換回路２１から2で
同期多重回路２７に読み出されたパルス列は、こ
こで2のｍ倍の速さで時分割多重され、さらに２
１のフレーム同期信号とは別の同期信号を付加さ
れ、ラインに送出される。
と2の差は0.1％以内であることが必要である。
以上の動作にてｍ個の入力変換回路２１から2で
同期多重回路２７に読み出されたパルス列は、こ
こで2のｍ倍の速さで時分割多重され、さらに２
１のフレーム同期信号とは別の同期信号を付加さ
れ、ラインに送出される。
受信側では同期多重分離回路２８にて、先ず前
記別の同期信号を検出し、その後ｍ個に時分割多
重の逆の方法でパルス列を分離し、メモリ回路を
有する出力変換回路２９に転送、そのまま外部に
出力する。第１図の制御回路１０、低域波器１
１、および電圧制御発振回路１２は不要である。
記別の同期信号を検出し、その後ｍ個に時分割多
重の逆の方法でパルス列を分離し、メモリ回路を
有する出力変換回路２９に転送、そのまま外部に
出力する。第１図の制御回路１０、低域波器１
１、および電圧制御発振回路１２は不要である。
以上の動作にて出力パルス列は第３図のごとく
フレーム同期パターンFSPが変わることになる。
すなわち第２図の入力変換回路２１の入力パルス
列は1と2の差によつて決まる周期で、定めら
れた位相差を越えるので、この後に送出されるフ
レーム同期パターンにて、読出しクロツクの位相
の遅れまたは進みに応じて１ビツト削除′また
は１ビツト挿入が行なわれた後送信される。受
信側では単に受信パルス列を各チヤンネルに分離
し出力変換回路２９にまたは′のパルス列を
出力するだけである。
フレーム同期パターンFSPが変わることになる。
すなわち第２図の入力変換回路２１の入力パルス
列は1と2の差によつて決まる周期で、定めら
れた位相差を越えるので、この後に送出されるフ
レーム同期パターンにて、読出しクロツクの位相
の遅れまたは進みに応じて１ビツト削除′また
は１ビツト挿入が行なわれた後送信される。受
信側では単に受信パルス列を各チヤンネルに分離
し出力変換回路２９にまたは′のパルス列を
出力するだけである。
本発明によれば以上説明したごとく、低次群デ
ータのフレーム同期信号を操作することにより多
重変換装置のハードを簡単にし、スタツフ指定パ
ルスが不用であることによる多重度の向上、低次
群データの同期引込み時間の短縮化がはかれる。
ータのフレーム同期信号を操作することにより多
重変換装置のハードを簡単にし、スタツフ指定パ
ルスが不用であることによる多重度の向上、低次
群データの同期引込み時間の短縮化がはかれる。
第１図は従来のスタツフ多重化方式を用いた多
重変換装置の構成図、第２図は本発明の方式を用
いた多重変換装置の構成図、第３図は本発明の方
式を用いた多重変換装置の低次群入力パルス列と
出力パルス列のタイムチヤートである。 第１図にて、１はスタツフ回路、２はタイミン
グ抽出回路、３はメモリ回路、４は位相比較回
路、５は制御回路、６は同期多重回路、７は同期
多重分離回路、８はデスタツフ回路、９はメモリ
回路、１０は制御回路、１１は低域波器、１２
は電圧制御発振回路である。 第２図にて、２１は入力変換回路、２２はタイ
ミング抽出回路、２３はメモリ回路、２４はフレ
ーム同期信号検出回路、２５は位相比較回路、２
６は制御回路、２７は同期多重回路、２８は同期
多重分離回路、２９は出力変換回路である。
重変換装置の構成図、第２図は本発明の方式を用
いた多重変換装置の構成図、第３図は本発明の方
式を用いた多重変換装置の低次群入力パルス列と
出力パルス列のタイムチヤートである。 第１図にて、１はスタツフ回路、２はタイミン
グ抽出回路、３はメモリ回路、４は位相比較回
路、５は制御回路、６は同期多重回路、７は同期
多重分離回路、８はデスタツフ回路、９はメモリ
回路、１０は制御回路、１１は低域波器、１２
は電圧制御発振回路である。 第２図にて、２１は入力変換回路、２２はタイ
ミング抽出回路、２３はメモリ回路、２４はフレ
ーム同期信号検出回路、２５は位相比較回路、２
６は制御回路、２７は同期多重回路、２８は同期
多重分離回路、２９は出力変換回路である。
Claims (1)
- １ フレーム同期信号で決定されるフレーム構成
のデータをサイクリツクに繰返し送出することに
よつて伝送されてきた複数の入力データパルス列
を、複数の入力変換回路をそれぞれ通して、同期
多重回路に与えるようにし、前記入力変換回路の
各々は、入力されてくる前記入力データパルス列
を順次記憶するメモリ回路と、該メモリ回路に対
する書込みクロツクと読出しクロツクとの位相差
がある上限値を越えたとき、読出しクロツクの位
相が書込みクロツクの位相より進んだ場合は直後
のフレーム同期信号のビツト数を１ビツト増加
し、逆に遅れた場合は直後のフレーム同期信号の
ビツト数を１ビツト削除する手段を備え、最小限
のビツト数で構成できるユニークパターン、最小
限のビツト数＋１ビツトで構成できるユニークパ
ターン、ならびに最小限のビツト数＋２ビツトで
構成できるユニークパターンの３種をフレーム同
期信号とみなすことを特徴とするサイクリツク伝
送におけるフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149303A JPS5773542A (en) | 1980-10-27 | 1980-10-27 | Frame synchronizing system in cyclic transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149303A JPS5773542A (en) | 1980-10-27 | 1980-10-27 | Frame synchronizing system in cyclic transmission |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773542A JPS5773542A (en) | 1982-05-08 |
| JPS6340508B2 true JPS6340508B2 (ja) | 1988-08-11 |
Family
ID=15472194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55149303A Granted JPS5773542A (en) | 1980-10-27 | 1980-10-27 | Frame synchronizing system in cyclic transmission |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773542A (ja) |
-
1980
- 1980-10-27 JP JP55149303A patent/JPS5773542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773542A (en) | 1982-05-08 |
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