JPH06310661A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 占有面積を増加させずに、精度が高く変動が
少なく、かつ雑音に影響されにくく、しかも高抵抗値の
抵抗器を半導体集積回路装置に形成する。 【構成】 半導体基板の主面上に、凹部或いは凸部を設
け、基板に対して垂直方向に凹凸を形成する。この凹凸
に沿って、導電層を形成することによって、導電層は、
凹部或いは凸部による凹凸によって、垂直方向の変位を
もつ。 【効果】 導電層の垂直方向の層長が増加することと、
また、凹部或いは凸部の角部に対応する部分に堆積した
導電層の段差被覆性が低下し、他の部分に比べて薄く形
成されることによって、抵抗器の抵抗が高くなる。垂直
方向の変位を利用するので、占有面積が増加しない。凹
部，凸部或いは導電層の形成は、他の工程を利用して行
うので、新たな工程を必要としない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、特性の良好な抵抗器を必要とする半導体集
積回路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来より、半導体集積回路において、様
々な用途に用いる受動素子として、抵抗器が使用されて
いる。このような半導体集積回路内の抵抗器としては、
ＭＯＳトランジスタ等の能動素子、拡散層等の素子形成
領域、配線層もしくは電極形成層等の導電層が用いられ
ている。

【０００３】

【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタ等の能動素子を用いた場合には、少ない占有面積
で高い抵抗値の抵抗器を得ることができる反面、製造工
程における寸法精度や加工精度、或いは不純物濃度の変
動等が原因となり、抵抗値の制御が難しいという欠点が
ある。加えて動作時には、温度変化によって抵抗値も大
きく変化するので、抵抗値の制御は、さらに難しくなっ
ている。このため、高精度の抵抗が必要な個所には、Ｍ
ＯＳトランジスタ等の能動素子を用いることはできな
い。

【０００４】また、素子形成領域である拡散層を抵抗器
として用いた場合には、ＭＯＳトランジスタ等の能動素
子を用いた場合と比較すれば、抵抗値の精度はよいが、
温度変化による影響の点では未だ問題が残っている。加
えて、占有面積が大きくなり、半導体基板の雑音によっ
て影響を受けやすいという欠点がある。従って、半導体
集積回路に内蔵された電源降圧回路或いは電源安定化回
路の基準電圧発生部等、温度による抵抗値の変動が少な
く、かつ雑音に影響されにくい抵抗器が必要な個所に
は、拡散層等の素子形成領域を抵抗器として用いること
はできない。

【０００５】これらの事情から、電源降圧回路或いは電
源安定化回路の基準電圧発生部等に用いる抵抗器として
は、配線層あるいは電極形成層等の導電層が利用されて
いる。ＭＯＳ型集積回路の場合、一般的に配線層或いは
電極形成層として、多結晶シリコンあるいはシリサイド
が用いられている。

【０００６】また、導電層を抵抗器として利用する場
合、製造工程の複雑化防止のため、配線層あるいはＭＯ
Ｓゲート等の電極形成層の工程等、他の目的のための工
程を導電層形成の工程として利用している。

【０００７】導電層は、抵抗値の精度も高く温度変化も
少なく、雑音の影響も受けにくい等抵抗器として優れた
特性をもっている。しかし、導電層特にＭＯＳゲートの
ようなゲート電極形成層においては、回路性能を向上さ
せるため、低抵抗の素材を使用しており、高抵抗値を必
要とする抵抗器としてこのような導電層を用いる場合に
は、非常に大きな面積を占有することになるため、素子
配置上不利となる。

【０００８】そこで、抵抗器の占有面積を低減するため
に、特別に高抵抗率の材料を用いて抵抗器を半導体集積
回路装置に形成すれば、そのための工程を追加すること
となるので、工程が複雑化し、生産性が低下する。

【０００９】本発明の目的は、上記問題点を解決するた
め、占有面積を増加させずに、精度が高く変動が少な
く、かつ雑音に影響されにくく、しかも高抵抗値の抵抗
器を半導体集積回路装置に形成することが可能な技術を
提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】半導体基板の主面上に、凹部或いは凸部を
設け、基板に対して垂直方向に凹凸を形成する。この凹
凸に沿って導電層を形成することによって、導電層は、
複数の凸部による凹凸によって、垂直方向の変位をも
つ。

【００１３】

【作用】上述した手段によれば、導電層は、垂直方向の
層長が増加し、全体の抵抗値が増加することになる。ま
た、凹部或いは凸部の角部に対応する部分に堆積した導
電層は、段差被覆性が低下し、他の部分に比べて薄く形
成される。従ってこの部分では、同じ長さでも他の部分
に比べて抵抗値が高くなる。これによって抵抗器の抵抗
が高くなる。

【００１４】なお、この凹部，凸部或いは導電層の形成
は、他の工程を利用して行うので、新たな工程も必要と
しない。

【００１５】以下、本発明の構成について、実施例とと
もに説明する。

【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１７】

【実施例】図１は、本発明の一実施例である半導体集積
回路装置を示す縦断面図であり、図２は、その抵抗器形
成部分を示す平面図であり、図１は図２のＡ−Ａ線に沿
った断面に相当する。

【００１８】図中、１は単結晶シリコンの半導体基板で
ある。半導体基板１上に複数の凸部２（図２中では破線
で示す）を隣接して平行に形成する。凸部２は、ゲート
電極形成の工程を利用して形成する。２ａはゲート絶縁
膜に相当し、２ｂは多結晶シリコンを用いたダミーのゲ
ート電極であり、２ｃはダミーのゲート電極２ａを覆う
絶縁膜である。絶縁膜２ａ，２ｃは、ともに酸化シリコ
ンを用いている。３は、層間絶縁膜形成の工程を利用し
て形成する絶縁膜であり、酸化シリコンを用いている。

【００１９】複数の凸部２によって、半導体基板１の主
面上には基板１に対して垂直方向に凹凸が形成される。
この凹凸に沿って、多結晶シリコンの導電層４をＣＶＤ
法によって形成し、導電層４は、複数の凸部２による凹
凸によって、垂直方向の変位をもつことになる。これに
よって、導電層４は、平面上の占有面積を変えずに、垂
直方向の変位に凹凸の回数を掛けた長さの層長が増加
し、全体の抵抗値が増加することになる。

【００２０】また、凸部２の上面角部に対応する部分に
堆積した導電層４は、段差被覆性（カバレッジ）が低下
し、他の部分に比べて薄く形成される。従ってこの部分
では、同じ長さでも他の部分に比べて抵抗値が高くな
る。これによって抵抗器の抵抗が高くなる。

【００２１】なお、この導電層４の形成は、集積回路の
各素子を結ぶ配線層形成の工程を利用して行う。

【００２２】本実施例の抵抗器は、形成される導電層４
の幅と厚さが抵抗値に大きな影響を与えることになる。
このうち、幅については、現在かなり高い精度が達成さ
れているが、厚さについては堆積の状態によって変化す
る。隣接した抵抗器相互では、堆積の状態が略同一にな
るため抵抗値も略同一となり、相対的な誤差に関して
は、高い精度を維持している。

【００２３】しかしながら、形成された抵抗器の抵抗値
と予定した抵抗値との誤差即ち絶対的な精度は、前述の
ごとく導電層の堆積の状態に影響されてしまうために、
精度が充分とは言えない。

【００２４】このため、絶対的な抵抗値の精度が要求さ
れる場合、導電層４を予想される誤差に応じて長めに形
成し、他の素子と接続する配線（図示せず）と導電層４
による抵抗器とを接続する端子５を複数余分に設けてお
く。配線との接続の際に、所望の抵抗値に応じ、適宜の
端子５を選択して、接続を行うことによって、抵抗値の
絶対的な精度を得ることが可能である。端子５は、凸部
２による凹凸の何れか又は両方に設けてもよい。実際の
装置では、数百単位の凸部にわたって導電層４が形成さ
れるので、その凸部ごとに端子を設けた場合には、高い
精度の抵抗値を得ることができる。

【００２５】このような調整用の端子５は、導電層４の
一方の端部に設けてもよいし、両方の端部に設けてもよ
い。また、調整用の端子５は、導電層４の中間に設け
て、誤差に応じて端子間を短絡させ抵抗値を調整するこ
とも、中間に設けた端子を利用して分圧器として使用す
ることも可能である。端子間を短絡させる方法として
は、本実施例のように配線によって必要な端子間を接続
する方法の他に端子間をヒューズによって接続し必要に
応じて切断する方法等がある。

【００２６】図２では導電層４が蛇行する形で形成され
ているが、直線状或いはＬ字状等他の形状に導電層を形
成することも可能であり、回路構成によって、適した形
状を選択することができる。

【００２７】また、複数の凸部２によって凹凸を設ける
他に、溝等の凹部によって基板１の主面上に凹凸を形成
することもできる。図３に示すのは凹部によって凹凸を
形成する例である。

【００２８】図中６は、トレンチ型のコンデンサを採用
した場合或いは素子間を分離絶縁するために溝を設ける
場合等に、その工程を利用して基板１に形成する複数の
凹部である。７は絶縁膜であり、酸化シリコンを用いて
いる。絶縁膜７は、ゲート絶縁膜或いは層間絶縁膜形成
の工程を利用して形成する。

【００２９】複数の凹部６によって、半導体基板１の主
面上には基板１に対して垂直方向に凹凸が形成される。
この凹凸に沿って、多結晶シリコンの導電層８をＣＶＤ
法によって形成し、導電層８は、複数の凹部６による凹
凸によって、垂直方向の変位をもつことになる。これに
よって、導電層８は、平面上の占有面積を変えずに、垂
直方向の変位に凹凸の回数を掛けた長さの層長が増加
し、全体の抵抗値が増加することになる。

【００３０】また、凹部６の角部に対応する部分に堆積
した導電層８は、段差被覆性が低下し、他の部分に比べ
て薄く形成される。従ってこの部分では、同じ長さでも
他の部分に比べて抵抗値が高くなる。これによって抵抗
器の抵抗が高くなる。

【００３１】なお、この導電層８の形成は、複数のゲー
ト電極とそれらの電極を結ぶ配線とを一体に形成する電
極形成層を形成する工程或いは配線層形成の工程を利用
して行う。

【００３２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００３３】例えば、導電層として多結晶シリコンの他
にタングステン或いはシリサイド等を用いてもよい。

【００３４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００３５】（１）基板に設けた凹凸を利用し、導電層
に垂直方向の変位をもたせているので、導電層の層長が
増加することにより高抵抗を得ることができるという効
果がある。

【００３６】（２）基板に設けた凹凸によって生じる段
差被覆性の低下を利用して高抵抗を得ることができると
いう効果がある。

【００３７】（３）配線層の占有面積の増加が鉛直方向
のみの為、高抵抗を得ながらも半導体集積回路装置の面
積を増加させないという効果がある。

【００３８】（４）従来から用いられている工程を利用
して、導電層を形成するので、新たに工程を追加する必
要がないという効果がある。

【００３９】（５）隣接した抵抗器を選択することによ
って、相対的な精度の高い抵抗器の組を得ることができ
るという効果がある。

【００４０】（６）調整用の端子を設けたものにあって
は、端子の選択によって、絶対的な精度の高い抵抗器を
得ることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例である半導体集積回路装置
を示す縦断面図、

【図２】 本発明の一実施例である半導体集積回路装置
を示す平面図、

【図３】 本発明の他の実施例である半導体集積回路装
置を示す縦断面図である。

【符号の説明】

１…半導体基板、２…凸部、３…絶縁層、４，８…導体
層、５…端子、６…凹部、７…絶縁層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 導電層を抵抗器として用いる半導体集積
   回路装置において、半導体基板の主面上に設けた凹部或
   いは凸部が基板に対して垂直方向に形成する凹凸に沿っ
   て、導電層を堆積させることにより、基板に対して垂直
   方向の変位をもたせて、導電層を形成した抵抗器を有す
   ることを特徴とする半導体集積回路装置。