JPH01296656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01296656A JPH01296656A JP63125719A JP12571988A JPH01296656A JP H01296656 A JPH01296656 A JP H01296656A JP 63125719 A JP63125719 A JP 63125719A JP 12571988 A JP12571988 A JP 12571988A JP H01296656 A JPH01296656 A JP H01296656A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- polysilicon
- resistance
- film
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/311—Design considerations for internal polarisation in bipolar devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にバイポーラ・メモリ回
路等で用いられる、およそ４０にΩから８００にΩの高
抵抗を実現するために好適なポリシリコン抵抗に関する
。
路等で用いられる、およそ４０にΩから８００にΩの高
抵抗を実現するために好適なポリシリコン抵抗に関する
。
〔従来の技術〕 ”
半導体集積回路装置に用いられる抵抗は寄生容量を低減
する目的と、高集積化を計る目的とより、アイソレーシ
ョンと呼ばれる素子分離のための領域に形成することが
一般的である。係る抵抗は通常、ポリシリコン（ｐｌａ
ｙ Ｓ、 ｉ ）層を用いて実現されているが、従来は
数にΩ以下の低抵抗用、あるいは数１００Ω程度以上の
超高抵抗用として用いられていた。
する目的と、高集積化を計る目的とより、アイソレーシ
ョンと呼ばれる素子分離のための領域に形成することが
一般的である。係る抵抗は通常、ポリシリコン（ｐｌａ
ｙ Ｓ、 ｉ ）層を用いて実現されているが、従来は
数にΩ以下の低抵抗用、あるいは数１００Ω程度以上の
超高抵抗用として用いられていた。
前者については、例えばソリッド・ステイト・エレクト
ロニクス、２０巻（１９７７年）、第８８３頁から第８
８９頁（Ｓｏｌｉｄ−３ｔａｔｅ Ｅｌｅｃｔｒｏｎｉ
ｃｓ。
ロニクス、２０巻（１９７７年）、第８８３頁から第８
８９頁（Ｓｏｌｉｄ−３ｔａｔｅ Ｅｌｅｃｔｒｏｎｉ
ｃｓ。
ｖｏＱ 、２０ （１０７７） 、 ｐｐ、８８３−８
８９）において論じられている。後者については、例え
ば、アイ・イー・デー・エム、テクニカル・ダイジェス
ト、 １９８６年、第３００頁から第３０３頁（Ｔｅｃ
ｈｉｃａｌ Ｄｉｇｅｓｔｏｆ ＩＥＤＭ （１９８６
） 、 ｐｐ３００−３０３）において論じられている
。
８９）において論じられている。後者については、例え
ば、アイ・イー・デー・エム、テクニカル・ダイジェス
ト、 １９８６年、第３００頁から第３０３頁（Ｔｅｃ
ｈｉｃａｌ Ｄｉｇｅｓｔｏｆ ＩＥＤＭ （１９８６
） 、 ｐｐ３００−３０３）において論じられている
。
ところで最近、およそ４０にΩから８００にΩ領域の抵
抗について、特願昭６２−１２８１３７ 、同６３−１
０６４１において温度特性改善のための対策が記述され
ている。
抗について、特願昭６２−１２８１３７ 、同６３−１
０６４１において温度特性改善のための対策が記述され
ている。
しかしながら、上記およそ４０にΩから８００にΩの抵
抗値を目差した技術はａプロセスの安定性、ｂ抵抗形成
のために専有する面積、Ｃ信頼性に関する配慮が不足で
あり、効果的にＬＳＩ回路へ適用する上では問題が残さ
れていることが明らかになった。
抗値を目差した技術はａプロセスの安定性、ｂ抵抗形成
のために専有する面積、Ｃ信頼性に関する配慮が不足で
あり、効果的にＬＳＩ回路へ適用する上では問題が残さ
れていることが明らかになった。
本発明の目的は、ポリシリコン抵抗に係る上記の如きｎ
ｐｂｐＱの３課題を解決することである。
ｐｂｐＱの３課題を解決することである。
上記目的は、ａ −ｃの８題それぞれによって規制され
る条件で、ポリシリコン抵抗の形成を行うことによって
達成される。
る条件で、ポリシリコン抵抗の形成を行うことによって
達成される。
課題ａ：プロセスの安定性
第２図はポリシリコンの比抵抗ρとドーピング濃度との
関係を示す。０印は実験値である。実験値は１１，１２
．１３で示した接線で示される３領域に分離できる。こ
の内、接線１２はＮが１桁変動するとρが５桁変動する
領域であり、プロセスの安定性は得られない。本技術の
目差す抵抗は、接線１３で示される領域で可能となる。
関係を示す。０印は実験値である。実験値は１１，１２
．１３で示した接線で示される３領域に分離できる。こ
の内、接線１２はＮが１桁変動するとρが５桁変動する
領域であり、プロセスの安定性は得られない。本技術の
目差す抵抗は、接線１３で示される領域で可能となる。
これよりρが０．１Ω・１以下であることが本課題の条
件である。なおこの領域ではＮが１桁変動してもρは１
桁変動するのみである。
件である。なおこの領域ではＮが１桁変動してもρは１
桁変動するのみである。
課題ｂ：専有面積
ポリシリコン抵抗の幅寸法をＷとし、その長さ寸法をＱ
とした。今Ｑ ／ ｗを１０と仮定する。この時に抵抗
形成のために専有する面積はｗＸｆｌＸ３倍と仮定する
。さらにまた、抵抗を適用するメモリＬＳＩ回路におい
て、許容される抵抗専有面積を、メモリセル面積の１７
１０と仮定する。
とした。今Ｑ ／ ｗを１０と仮定する。この時に抵抗
形成のために専有する面積はｗＸｆｌＸ３倍と仮定する
。さらにまた、抵抗を適用するメモリＬＳＩ回路におい
て、許容される抵抗専有面積を、メモリセル面積の１７
１０と仮定する。
第３図は典型的なメモリセル回路図である。ポリシリコ
ン抵抗はＲＭＣと表わした抵抗として用いられる。係る
メモリセルの現行のセル面積は、〜５００μイである。
ン抵抗はＲＭＣと表わした抵抗として用いられる。係る
メモリセルの現行のセル面積は、〜５００μイである。
したがって許容される専有面積は５０μイとなるが、第
３図より明らかなように通常は１個のメモリセル内に２
個のポリシリコン抵抗を有する。このことから最終的に
は１個のポリシリコン抵抗の面積は２５μ−以下である
ことが条件となる。
３図より明らかなように通常は１個のメモリセル内に２
個のポリシリコン抵抗を有する。このことから最終的に
は１個のポリシリコン抵抗の面積は２５μ−以下である
ことが条件となる。
係る条件より、Ｗは０．８μｍ以下である制限が決まる
。
。
課題Ｃ：信頼性
ポリシリコン抵抗に高電流を通電すると、抵抗変動を生
じる。この上限は、５ Ｘ １０”Ａ／ｄであるが、安
定性を見込む場合にはＩ Ｘ １０”Ａ／ｃｄを上限と
したと安心である。メモリＬＳＩ回路で使用される４Ｏ
ＫΩ〜８００にΩの如きポリシリコン抵抗に流れる電流
は４０にΩ時には最大で５０μＡである。１００にΩ時
には２０μＡ。
じる。この上限は、５ Ｘ １０”Ａ／ｄであるが、安
定性を見込む場合にはＩ Ｘ １０”Ａ／ｃｄを上限と
したと安心である。メモリＬＳＩ回路で使用される４Ｏ
ＫΩ〜８００にΩの如きポリシリコン抵抗に流れる電流
は４０にΩ時には最大で５０μＡである。１００にΩ時
には２０μＡ。
２００ＫＯ時には１０μＡである。したがって、５Ｘ１
０’の電流密度Ｊを越えないための、ポリシリコン抵抗
の断面積Ｓは、４０にΩ時には１Ｘ１０−”ａ＃、 １
００ ＫΩ時には４ Ｘ １０−１１ｄ。
０’の電流密度Ｊを越えないための、ポリシリコン抵抗
の断面積Ｓは、４０にΩ時には１Ｘ１０−”ａ＃、 １
００ ＫΩ時には４ Ｘ １０−１１ｄ。
２００にΩ時には２ Ｘ １０−１１ｃｎｆ以上と決ま
る。
る。
課題すとＣより、ポリシリコン抵抗の厚み寸法ｔの下限
は、ｗ＝０．８μｍで、４０にΩ時にはＳ ＝ Ｉ Ｘ
１０−”ｃＪ以上としたために、１２５人。
は、ｗ＝０．８μｍで、４０にΩ時にはＳ ＝ Ｉ Ｘ
１０−”ｃＪ以上としたために、１２５人。
１００にΩ時にはＳ ＝４ Ｘ １０−”ｃ＋Ｊ以上と
したために５０人、２００にΩ時にはＳ ＝ ２ Ｘ
１Ｏ−１１ｄ以上としたために２５Å以上と決まる。
したために５０人、２００にΩ時にはＳ ＝ ２ Ｘ
１Ｏ−１１ｄ以上としたために２５Å以上と決まる。
さらに課題ａのρ＝０．１Ω・１以下であることより、
ポリシリコン抵抗のシート抵抗ρＳは該厚み寸法より自
動的に決まる。ここで目的とした抵抗Ｒが４０にΩより
８００にΩであること、ＱＺＷ比が〜１０であることを
考慮すれば、好ましいｐＳ値はおのずと制限される。こ
の観点より、該抵抗の厚み寸法ｔの上限値がＲ＝４０に
Ωの時には２５００人と決まる。また、Ｒ＝１００にΩ
の時には１０００人、Ｒ＝２００にΩの時には５００人
と決まる。これよりポリシリコン抵抗の断面積の上限値
は、Ｒ＝４０にΩ以上の時には２×１０″″Ｏｄ以下、
Ｒ＝１００にΩ以上の時には８Ｘ１０−１０ｄ以下、Ｒ
＝２００にΩ以上の時には４Ｘ１０−”Ｏｄ以下と決ま
る。しかしこの値はＱ ／ ｗ比によって変動する量で
ある。
ポリシリコン抵抗のシート抵抗ρＳは該厚み寸法より自
動的に決まる。ここで目的とした抵抗Ｒが４０にΩより
８００にΩであること、ＱＺＷ比が〜１０であることを
考慮すれば、好ましいｐＳ値はおのずと制限される。こ
の観点より、該抵抗の厚み寸法ｔの上限値がＲ＝４０に
Ωの時には２５００人と決まる。また、Ｒ＝１００にΩ
の時には１０００人、Ｒ＝２００にΩの時には５００人
と決まる。これよりポリシリコン抵抗の断面積の上限値
は、Ｒ＝４０にΩ以上の時には２×１０″″Ｏｄ以下、
Ｒ＝１００にΩ以上の時には８Ｘ１０−１０ｄ以下、Ｒ
＝２００にΩ以上の時には４Ｘ１０−”Ｏｄ以下と決ま
る。しかしこの値はＱ ／ ｗ比によって変動する量で
ある。
信頼性に関しては上記の電流密度の外に、電界について
も考慮しなくてはいけない。この問題に関して検討した
結果、ポリシリコン両端に印加される電圧Ｖ （Ｖ）と
、ポリシリコン長Ｑ〔μｍ〕の比、すなわちＶ／Ｑｔｔ
ｏ、４Ｖ／μｍ以下に制御することによって、抵抗のリ
ニアリティを保持できることがわかった。現行ＬＳＩの
電源電圧が５．２■で、将来共これが上昇することはな
いと見込まれている。しかし現実に印加される電圧は通
常は０．４Ｖ、最大でも２．０■程度である。したがっ
てＶ／Ｑを０．４に保つためにＱは２．ＯＶ時に５．０
μｍ以上であることが必要である。
も考慮しなくてはいけない。この問題に関して検討した
結果、ポリシリコン両端に印加される電圧Ｖ （Ｖ）と
、ポリシリコン長Ｑ〔μｍ〕の比、すなわちＶ／Ｑｔｔ
ｏ、４Ｖ／μｍ以下に制御することによって、抵抗のリ
ニアリティを保持できることがわかった。現行ＬＳＩの
電源電圧が５．２■で、将来共これが上昇することはな
いと見込まれている。しかし現実に印加される電圧は通
常は０．４Ｖ、最大でも２．０■程度である。したがっ
てＶ／Ｑを０．４に保つためにＱは２．ＯＶ時に５．０
μｍ以上であることが必要である。
ρを０．１Ω・１以下としていることによって、ＬＳＩ
プロセスに要求される。プロセスのバラツキに伴う抵抗
変動の安定化が計られる。
プロセスに要求される。プロセスのバラツキに伴う抵抗
変動の安定化が計られる。
抵抗の電流密度Ｊが５×１０δＡ／ｃｄ以下、最適はＩ
Ｘ １０’Ａ／ａ＃以下に制御すべく、該抵抗の断面
形状が規制されているので、信頼性に問題を生じない。
Ｘ １０’Ａ／ａ＃以下に制御すべく、該抵抗の断面
形状が規制されているので、信頼性に問題を生じない。
抵抗の専有面積はＬＳＩ回路に対してバランスを保つ範
囲に低減されているので、メモリセル等の微細化の妨げ
とはならない。
囲に低減されているので、メモリセル等の微細化の妨げ
とはならない。
さらにまた電界も０．４Ｖ／μｍ以下に制御されるので
、抵抗のりニアリテイは保たれる。
、抵抗のりニアリテイは保たれる。
実施例１
以下、本発明の第１の実施例を第４図により説明する。
ａ図はポリシリコン抵抗の縦断面図である。
Ｓｉ基板１上に、５ｉＯｚ膜２を介して、 ５ｉａＮ４
膜３を設け、その上に７Ｘ１０”（！Ｉ１１″″８濃度
で５００人厚みのポリシリコン膜４を設け、次いで５ｉ
ａＮ４膜５を設け、ポリシリコン４を５ｉａＮａ膜でサ
ンドウィッチ状に包み込む構造とした。５ｉａＮａ膜５
の開孔６は、該抵抗の他素子への接続個所である。
膜３を設け、その上に７Ｘ１０”（！Ｉ１１″″８濃度
で５００人厚みのポリシリコン膜４を設け、次いで５ｉ
ａＮ４膜５を設け、ポリシリコン４を５ｉａＮａ膜でサ
ンドウィッチ状に包み込む構造とした。５ｉａＮａ膜５
の開孔６は、該抵抗の他素子への接続個所である。
ｂ図は該抵抗の平面図である。抵抗幅寸法Ｗは０ 、８
ｐ ｍ 、長さＱ′は１０．４ｐｍとした。ここでＱ
’＝１０．４μｍの内で、コンタクト部を除いた構造的
に抵抗として作用する長さＱ′は７μｍで、さらに実質
的に抵抗として作用する長さＱは５μｍである。これは
、後続プロセスで開孔６を通して侵入してくる不純物の
影響によるものである。したがって、ｇ／ｗ＝６．３
となる。ＩＸ１ｌＸ１０ｌ９δにドーピングされてい
ることにより、第２図よりわかるようにρは０．０３２
Ω・１が得られる６破線で示した専有面積Ｂは０．８μ
ｍＸ１０．４μｍＸ３で２５．０μＭである。しかし実
質専有面積Ａは１６．８μＭである。断面積Ｓは０．８
．ｕｍＸ５００人で４ 、 ＯＸ １０−”ｒｍ−”で
ある、したがって５０μＡが通電されても電流密度Ｊは
１．３ Ｘ １０”Ａ／ｃｄに抑えられた。
ｐ ｍ 、長さＱ′は１０．４ｐｍとした。ここでＱ
’＝１０．４μｍの内で、コンタクト部を除いた構造的
に抵抗として作用する長さＱ′は７μｍで、さらに実質
的に抵抗として作用する長さＱは５μｍである。これは
、後続プロセスで開孔６を通して侵入してくる不純物の
影響によるものである。したがって、ｇ／ｗ＝６．３
となる。ＩＸ１ｌＸ１０ｌ９δにドーピングされてい
ることにより、第２図よりわかるようにρは０．０３２
Ω・１が得られる６破線で示した専有面積Ｂは０．８μ
ｍＸ１０．４μｍＸ３で２５．０μＭである。しかし実
質専有面積Ａは１６．８μＭである。断面積Ｓは０．８
．ｕｍＸ５００人で４ 、 ＯＸ １０−”ｒｍ−”で
ある、したがって５０μＡが通電されても電流密度Ｊは
１．３ Ｘ １０”Ａ／ｃｄに抑えられた。
係る、本実施例の抵抗は、先に記述した＊ ！ｇ ａ
。
。
ｂ、ｃのすべてを満たした。したがって１本抵抗は好ま
しい抵抗の条件にかなった。なお本実施例で実現された
抵抗値は、（ρｘＱ）／（ｔｘｗ）より明らかなように
、４０．３ ＫΩであった。さらにまた、０図は本実施
例の抵抗の、抵抗幅方向の断面図である。
しい抵抗の条件にかなった。なお本実施例で実現された
抵抗値は、（ρｘＱ）／（ｔｘｗ）より明らかなように
、４０．３ ＫΩであった。さらにまた、０図は本実施
例の抵抗の、抵抗幅方向の断面図である。
なおＶ／Ｑは２ Ｖ ／ ５ ｐ ｍで０．４Ｖ／μｍ
が確保された。
が確保された。
実施例２
実施例１において、ρ＝０．１Ω・個とした。
２０μＡが通電されてもＪは５．ＯＸ １０’Ａ／ｄｔ
に抑えられた。これによって実現された抵抗は１２６に
Ωであった。実施例１においてはＪの安定性ある制限値
ぎりぎりであったのに対して、本実施例２においてはＪ
＝ ５．ＯＸ １０４Ａ／ｃｄであり、信頼性が向上
した。
に抑えられた。これによって実現された抵抗は１２６に
Ωであった。実施例１においてはＪの安定性ある制限値
ぎりぎりであったのに対して、本実施例２においてはＪ
＝ ５．ＯＸ １０４Ａ／ｃｄであり、信頼性が向上
した。
実施例３
第５図は本発明の第３の実施例を示している。
本実施例の特長は、ポリシリコン抵抗が、幅Ｗのライン
・アンド・スペースでレイアウトされている点である１
本実施例において、ｗ＝０．５μｍが選択され、破線Ｂ
で囲まれた抵抗形成面積は２５μ−１その内実動的抵抗
領域は一点鎖線Ａで囲まれた〜２１μ−であった。２１
が抵抗体をなす領域で、２２が他素子への接続個所であ
る。ρは０．０３３Ω・１、ポリシリコン厚みｔは５０
０人とした。係る抵抗においてＱ ／ ｗは実質的に３
２が確保された。これによって実現できた抵抗は２１１
にΩであった。抵抗断面積は２，５ Ｘ １０″″１０
ｄで、１０μＡの通電時にはその電流密度Ｊは４、ＯＸ
１０番Ａ／ａｌであった。またＶ／ｎは０．１２５Ｖ
／μｍであった。ρ、Ｊ、Ｖ／、Ｑ、それに抵抗面積と
もに、本発明の課題を達成しうる条件であることは、説
明を要しない。
・アンド・スペースでレイアウトされている点である１
本実施例において、ｗ＝０．５μｍが選択され、破線Ｂ
で囲まれた抵抗形成面積は２５μ−１その内実動的抵抗
領域は一点鎖線Ａで囲まれた〜２１μ−であった。２１
が抵抗体をなす領域で、２２が他素子への接続個所であ
る。ρは０．０３３Ω・１、ポリシリコン厚みｔは５０
０人とした。係る抵抗においてＱ ／ ｗは実質的に３
２が確保された。これによって実現できた抵抗は２１１
にΩであった。抵抗断面積は２，５ Ｘ １０″″１０
ｄで、１０μＡの通電時にはその電流密度Ｊは４、ＯＸ
１０番Ａ／ａｌであった。またＶ／ｎは０．１２５Ｖ
／μｍであった。ρ、Ｊ、Ｖ／、Ｑ、それに抵抗面積と
もに、本発明の課題を達成しうる条件であることは、説
明を要しない。
実施例４
第６図は本発明の第４の実施例を示している６本実施例
は第５図に示した第２の実施例と同一抵抗専有面積Ｂ条
件内で、抵抗レイアウト部分Ａを微細化によって縮小し
、その公地素子への接続領域をゆるやかなレイアウトに
している。すなわち本実施例でポリＳｉ抵抗の幅寸法Ｗ
は０．２５μｍとして、同一幅Ｗのスペースでレイアウ
トしている。本実施例ではポリシリコン厚５００人、Ｑ
ｌＷ比は６４．Ｑは１６μｍとした。ρを０．０６４Ω
・Ｇに制御し、Ｒは８２０にΩを実現していた。
は第５図に示した第２の実施例と同一抵抗専有面積Ｂ条
件内で、抵抗レイアウト部分Ａを微細化によって縮小し
、その公地素子への接続領域をゆるやかなレイアウトに
している。すなわち本実施例でポリＳｉ抵抗の幅寸法Ｗ
は０．２５μｍとして、同一幅Ｗのスペースでレイアウ
トしている。本実施例ではポリシリコン厚５００人、Ｑ
ｌＷ比は６４．Ｑは１６μｍとした。ρを０．０６４Ω
・Ｇに制御し、Ｒは８２０にΩを実現していた。
実施例５
第１図は本発明の第５の実施例を示している。
本実施例は第６図に示した第３の実施例と同一の幅Ｗと
スペースｗ （ｗ＝０．２５μｍ）でレイアウトし、全
体として微細化が計られている。本実施例の場合、専有
面積Ｂは１９μＭで、抵抗部分Ａは８８９μ−である。
スペースｗ （ｗ＝０．２５μｍ）でレイアウトし、全
体として微細化が計られている。本実施例の場合、専有
面積Ｂは１９μＭで、抵抗部分Ａは８８９μ−である。
しかしＱ ／ ｗ比は５２．Ｑ＝１３μｍが確保できて
いる。つまり実施例２に比べると、２４％の面積低減が
計られ、実現できる抵抗はほぼ同等の６７５にΩであっ
た。
いる。つまり実施例２に比べると、２４％の面積低減が
計られ、実現できる抵抗はほぼ同等の６７５にΩであっ
た。
次に本実施例のプロセスを、第４図にもとづいて説明す
る。
る。
Ｓｉ基板１を熱酸化法によって４０００人厚のＳｉｆｔ
膜２を形成した。係る後に、ＣＶＤ法によって５ｉａＮ
ａ膜３を５ｉ）ｌｚｃｌｚ 、 Ｎ Ｈｓをソースとし
て７８０℃で５００人厚定形成し、続いてＣＶＤ法によ
ってポリシリコン膜４を５００人厚定形５０℃で５ｉＨ
ａをソースとして形成し、ホトレジストを塗布し、これ
をパターンニングし、しかる後に公知のドライエツチン
グ法によって局所的にポリシリコン膜４を残存せしめた
。この後に、ＣＶＤ法によって５ｉａＮ４膜５を形成し
、これの居所領域６をエッチ除去した。
膜２を形成した。係る後に、ＣＶＤ法によって５ｉａＮ
ａ膜３を５ｉ）ｌｚｃｌｚ 、 Ｎ Ｈｓをソースとし
て７８０℃で５００人厚定形成し、続いてＣＶＤ法によ
ってポリシリコン膜４を５００人厚定形５０℃で５ｉＨ
ａをソースとして形成し、ホトレジストを塗布し、これ
をパターンニングし、しかる後に公知のドライエツチン
グ法によって局所的にポリシリコン膜４を残存せしめた
。この後に、ＣＶＤ法によって５ｉａＮ４膜５を形成し
、これの居所領域６をエッチ除去した。
実施例６
第７図は本発明のポリシリコン抵抗をＬＳＩデバイス用
トランジスタと組合せて適用した一実施例である。ｐ型
半導体基板５０の局所領域５１にｓｂを熱拡散法で形成
し、続いてエピタキシャル層を形成し、さらにエピタキ
シャル層の局所領域５２．５３を凸型に残して他をエツ
チング除去した。次いで５ｉａＮ４膜の側壁残し法等に
よって、凹所には厚い５ｉｆｔ膜５４を、凸型側壁部に
は薄い５ｉＯｚ膜５５を形成した。しかる後に、前出し
たポリシリコン抵抗形成のプロセスに従って。
トランジスタと組合せて適用した一実施例である。ｐ型
半導体基板５０の局所領域５１にｓｂを熱拡散法で形成
し、続いてエピタキシャル層を形成し、さらにエピタキ
シャル層の局所領域５２．５３を凸型に残して他をエツ
チング除去した。次いで５ｉａＮ４膜の側壁残し法等に
よって、凹所には厚い５ｉｆｔ膜５４を、凸型側壁部に
は薄い５ｉＯｚ膜５５を形成した。しかる後に、前出し
たポリシリコン抵抗形成のプロセスに従って。
５ｉａＮ番膜５６．ポリシリコン５７，５ｉａＮａ膜５
８を形成し、Ｓｉ３Ｎ４膜５８の居所領域５９を開孔し
た。次いで島５２の上部に開孔６０，６１を設け、ポリ
シリコンロ２．６３を島５２の周辺に設け、これを酸化
処理することでポリシリコン表面にＳｉＯ２膜６５膜設
５た。この時にポリシリコン６６は、島５２用ポリシリ
コンに比べて、ポリシリコン抵抗部５７領域が凹所とな
ることを防ぐ、ダミーのポリシリコンである。
８を形成し、Ｓｉ３Ｎ４膜５８の居所領域５９を開孔し
た。次いで島５２の上部に開孔６０，６１を設け、ポリ
シリコンロ２．６３を島５２の周辺に設け、これを酸化
処理することでポリシリコン表面にＳｉＯ２膜６５膜設
５た。この時にポリシリコン６６は、島５２用ポリシリ
コンに比べて、ポリシリコン抵抗部５７領域が凹所とな
ることを防ぐ、ダミーのポリシリコンである。
なお係るトランジスタの基本は、例えば特開昭５６−１
５５６号の精神によって構築されるものであるが、ここ
で述べた本実施例の特長は、ポリシリコンロ２．６３の
酸化時に生じる結晶欠陥が、該ポリシリコンロ２，６３
が５ｉａＮａ膜と接しているために、その底面部の酸化
が生ぜず防げることである。これによる効果は多大なも
のである。つまり本実施例はポリシリコン抵抗の形成に
とどまらず、結果としてプロセスの改良にもつながる。
５５６号の精神によって構築されるものであるが、ここ
で述べた本実施例の特長は、ポリシリコンロ２．６３の
酸化時に生じる結晶欠陥が、該ポリシリコンロ２，６３
が５ｉａＮａ膜と接しているために、その底面部の酸化
が生ぜず防げることである。これによる効果は多大なも
のである。つまり本実施例はポリシリコン抵抗の形成に
とどまらず、結果としてプロセスの改良にもつながる。
なお、第７図において、島５２と島５３には各各ベース
層とコレクタ層、あるいはコレクタ層とベース層が形成
される。
層とコレクタ層、あるいはコレクタ層とベース層が形成
される。
なお以上に述べた実施例においてはバイポーラメモリセ
ルおよびＬＳＩ回路に関連して述べたが、本発明のポリ
シリコン抵抗はそれらに限定されるものではなく、リニ
ア回路、アナログ回路等にも幅広く適用できることは言
うまでもない。
ルおよびＬＳＩ回路に関連して述べたが、本発明のポリ
シリコン抵抗はそれらに限定されるものではなく、リニ
ア回路、アナログ回路等にも幅広く適用できることは言
うまでもない。
本発明によれば、従来ポリシリコン抵抗で生じるプロセ
スの安定性が計られ、抵抗形成のための専有面積の低減
が計られ、電流密度と電界に関わる問題も解決される。
スの安定性が計られ、抵抗形成のための専有面積の低減
が計られ、電流密度と電界に関わる問題も解決される。
すなわち、比抵抗ρは０．１□ Ω・Ｇ以下に、専有面
積は２５μ耐以下に、電流密度は５Ｘ１０６Ａ／ｄ以下
に、電界は０．４Ｖ／μｍ以下に抑えられる。
積は２５μ耐以下に、電流密度は５Ｘ１０６Ａ／ｄ以下
に、電界は０．４Ｖ／μｍ以下に抑えられる。
以上述べたように、本発明によって安定した抵抗値４０
にΩより８００にΩに至るポリシリコン抵抗が実現され
、とりわけバイポーラ・メモリ■、ＳＩ開回路おいて多
大の効果を発揮する。
にΩより８００にΩに至るポリシリコン抵抗が実現され
、とりわけバイポーラ・メモリ■、ＳＩ開回路おいて多
大の効果を発揮する。
第１．第５．第６図は本発明の実施例を示す平面図であ
る。第２図はポリシリコン比抵抗とドーピング濃度との
関係を示す実験値のグラフ、第３図はバイポーラ・メモ
リセルの回路図、第４図はポリシリコン抵抗の構造との
形成プロセスを説明するための縦断面図、平面図および
横断面図、第７図は本発明の他の実施例になる半導体装
置の縦断面図である。 ４．２１，３１．４１・・・ポリシリコン抵抗、６゜２
２．３２，４２．５９・・・開孔、６２・・・ベース接
代理人 弁理士 小川勝男“、′ ｖｌ１図 第 ７ 図 ４１．５７ 木°リシリュ）Ｊ廼；ｔｉ１６ ７ミ
ー、ｌＸ６リンソフン ■ ２ 図 ÷し°化″シフ°”４彦Ｎ ｃｃ４ｆＬ−ｓ、）第 ３
回 Ｑｘｓｒ ＵＪ？ｒ）−ラ〉ジスク ￥０ ４ 図 ３ ネ０リシリコン ＩＬ、５ Ｓε３ｔＪ４万粱 ｔ コ〉７り＃子ム ■ ５ 図 ￥Ｊ ｚ 図 Ｂ 抵抗簿渦面積
る。第２図はポリシリコン比抵抗とドーピング濃度との
関係を示す実験値のグラフ、第３図はバイポーラ・メモ
リセルの回路図、第４図はポリシリコン抵抗の構造との
形成プロセスを説明するための縦断面図、平面図および
横断面図、第７図は本発明の他の実施例になる半導体装
置の縦断面図である。 ４．２１，３１．４１・・・ポリシリコン抵抗、６゜２
２．３２，４２．５９・・・開孔、６２・・・ベース接
代理人 弁理士 小川勝男“、′ ｖｌ１図 第 ７ 図 ４１．５７ 木°リシリュ）Ｊ廼；ｔｉ１６ ７ミ
ー、ｌＸ６リンソフン ■ ２ 図 ÷し°化″シフ°”４彦Ｎ ｃｃ４ｆＬ−ｓ、）第 ３
回 Ｑｘｓｒ ＵＪ？ｒ）−ラ〉ジスク ￥０ ４ 図 ３ ネ０リシリコン ＩＬ、５ Ｓε３ｔＪ４万粱 ｔ コ〉７り＃子ム ■ ５ 図 ￥Ｊ ｚ 図 Ｂ 抵抗簿渦面積
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁膜を介して形成された多結晶シ
リコン層よりなるポリシリコン抵抗において、該抵抗の
比抵抗が０．１Ω・ｃｍ以下で、該抵抗の断面積が１×
１０＾−＾１＾０ｃｍ＾２以上で、該抵抗長が５μｍ以
上で、該抵抗の幅寸法が０．８μｍ以下で、かつ該抵抗
の厚みが１２５Å以上で、４０ＫΩから８００ＫΩの抵
抗値に制御されていることを特徴としたポリシリコン抵
抗。 ２、該抵抗の断面積が４×１０＾−＾１＾１ｃｍ＾２以
上で、該抵抗の厚みが５０Å以上に制御され、１００Ｋ
Ωより８００ＫΩの範囲の抵抗値を有することを特徴と
した特許請求の範囲第１項に記載のポリシリコン抵抗。 ３、該抵抗の断面積が２×１０＾−＾１＾１ｃｍ＾２以
上で、該抵抗の厚みが２５Å以上に制御され、２００Ｋ
Ωより８００ＫΩ範囲の抵抗値を有することを特徴とし
た、特許請求の範囲第１項記載のポリシリコン抵抗。 ４、特許請求の範囲、第１項より第３項に記述したポリ
シリコン抵抗は、該表面がナイトライド膜でおおわれ、
上記ナイトライド膜に局所的に形成された開孔部を通し
て、他の異るポリシリコン膜を介してトランジスタのベ
ース領域、もしくはコレクタ領域に接続されていること
を特徴とした半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125719A JP2685498B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
| KR1019890007009A KR0129127B1 (ko) | 1988-05-25 | 1989-05-25 | 반도체 장치 |
| US07/681,664 US5214497A (en) | 1988-05-25 | 1991-04-08 | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125719A JP2685498B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296656A true JPH01296656A (ja) | 1989-11-30 |
| JP2685498B2 JP2685498B2 (ja) | 1997-12-03 |
Family
ID=14917063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125719A Expired - Fee Related JP2685498B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2685498B2 (ja) |
| KR (1) | KR0129127B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4240565A1 (de) * | 1992-05-20 | 1993-11-25 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung der Halbleitereinrichtung |
| DE4244771C2 (de) * | 1992-05-20 | 1996-05-30 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit Polysiliziumwiderstandsschichten |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609153A (ja) * | 1983-06-29 | 1985-01-18 | Hitachi Ltd | 半導体集積回路内抵抗体の抵抗値調整方法 |
-
1988
- 1988-05-25 JP JP63125719A patent/JP2685498B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-25 KR KR1019890007009A patent/KR0129127B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609153A (ja) * | 1983-06-29 | 1985-01-18 | Hitachi Ltd | 半導体集積回路内抵抗体の抵抗値調整方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4240565A1 (de) * | 1992-05-20 | 1993-11-25 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung der Halbleitereinrichtung |
| US5327224A (en) * | 1992-05-20 | 1994-07-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with hydrogen ion intercepting layer |
| US5470764A (en) * | 1992-05-20 | 1995-11-28 | Mitsubishi Denki Kabushik Kaisha | Method of manufacturing a semiconductor device with hydrogen ion intercepting layer |
| DE4244771C2 (de) * | 1992-05-20 | 1996-05-30 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit Polysiliziumwiderstandsschichten |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017783A (ko) | 1989-12-18 |
| KR0129127B1 (ko) | 1998-04-06 |
| JP2685498B2 (ja) | 1997-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100339425B1 (ko) | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 | |
| US4673969A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
| US3942241A (en) | Semiconductor devices and methods of manufacturing same | |
| US5462894A (en) | Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit | |
| US5327224A (en) | Semiconductor device with hydrogen ion intercepting layer | |
| US5068201A (en) | Method for forming a high valued resistive load element and low resistance interconnect for integrated circuits | |
| JPH01296656A (ja) | 半導体装置 | |
| US5214497A (en) | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device | |
| JP4224149B2 (ja) | 非揮発性半導体素子の製造方法 | |
| US4223335A (en) | Semiconductor device body having identical isolated composite resistor regions | |
| KR0154225B1 (ko) | 고온 열처리를 포함하는 반도체 장치의 제조 방법 | |
| JPH05175428A (ja) | 集積回路装置 | |
| JP2973752B2 (ja) | 半導体記憶回路装置 | |
| JP2687469B2 (ja) | 半導体装置 | |
| JPS59161861A (ja) | 半導体装置 | |
| JP2003045983A (ja) | 半導体装置及びその製造方法 | |
| KR920010669B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3372109B2 (ja) | 半導体装置 | |
| JPS62101073A (ja) | 電荷転送素子及び該素子の製造方法 | |
| JPS586156A (ja) | 半導体装置 | |
| JPH0432264A (ja) | 半導体装置及びその製造方法 | |
| JPH01298746A (ja) | 半導体装置及びその製造方法 | |
| JPS6132579A (ja) | 半導体装置の製造方法 | |
| JPH0247868A (ja) | 不揮発性半導体記憶装置 | |
| JP2717033B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |