JPH06310666A - デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法 - Google Patents
デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法Info
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- JPH06310666A JPH06310666A JP5120658A JP12065893A JPH06310666A JP H06310666 A JPH06310666 A JP H06310666A JP 5120658 A JP5120658 A JP 5120658A JP 12065893 A JP12065893 A JP 12065893A JP H06310666 A JPH06310666 A JP H06310666A
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- polysilicon film
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコンゲート電極の十分な低抵抗化と
ソース領域及びドレイン領域の浅い接合をともに実現す
る。 【構成】 ゲート酸化膜３０４上にポリシリコン膜を形
成し、ポリシリコン膜領域３０５ａにはＢイオンを注入
し、ポリシリコン膜領域３０５ｂにはＰイオンを注入し
活性化する。それぞれのポリシリコン膜をゲート電極形
状にパターン化し、基板に低濃度のイオン注入をし、活
性化してソース・ドレインを形成する。ゲート電極表
面、ソース・ドレイン領域表面及び基板コンタクト領域
表面にはサリサイドプロセスによりチタンシリサイド層
３１０を形成する。
ソース領域及びドレイン領域の浅い接合をともに実現す
る。 【構成】 ゲート酸化膜３０４上にポリシリコン膜を形
成し、ポリシリコン膜領域３０５ａにはＢイオンを注入
し、ポリシリコン膜領域３０５ｂにはＰイオンを注入し
活性化する。それぞれのポリシリコン膜をゲート電極形
状にパターン化し、基板に低濃度のイオン注入をし、活
性化してソース・ドレインを形成する。ゲート電極表
面、ソース・ドレイン領域表面及び基板コンタクト領域
表面にはサリサイドプロセスによりチタンシリサイド層
３１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半型導体装置の
製造方法に関し、特に例えばサブミクロン以下と称され
るような微細パターンを有するデュアルゲート構造ＣＭ
ＯＳ型半導体装置の製造方法に関するものである。
製造方法に関し、特に例えばサブミクロン以下と称され
るような微細パターンを有するデュアルゲート構造ＣＭ
ＯＳ型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体装置プロセスは、微細化
が進むほどその工程数が増加する傾向にある。また、Ｍ
ＯＳＦＥＴのプロセスでは、微細化が進むほど短チャネ
ル効果やホットキャリア効果など種々の問題が生じる。
が進むほどその工程数が増加する傾向にある。また、Ｍ
ＯＳＦＥＴのプロセスでは、微細化が進むほど短チャネ
ル効果やホットキャリア効果など種々の問題が生じる。
【０００３】同一基板にＮチャネルＭＯＳＦＥＴとＰチ
ャネルＭＯＳＦＥＴを形成したＣＭＯＳデバイスでは、
ポリシリコンゲート電極としてはＮ+ポリシリコンゲー
ト電極が広く用いられている。これは、ポリシリコン膜
上にリンガラスを堆積し、熱処理によってリンをポリシ
リコン膜に拡散させて低抵抗化を図ったシリコンゲート
電極である。そのようなＣＭＯＳデバイスでは、Ｎチャ
ネル側を表面チャネル型、Ｐチャネル側を埋込みチャネ
ル型にしている場合が多い。
ャネルＭＯＳＦＥＴを形成したＣＭＯＳデバイスでは、
ポリシリコンゲート電極としてはＮ+ポリシリコンゲー
ト電極が広く用いられている。これは、ポリシリコン膜
上にリンガラスを堆積し、熱処理によってリンをポリシ
リコン膜に拡散させて低抵抗化を図ったシリコンゲート
電極である。そのようなＣＭＯＳデバイスでは、Ｎチャ
ネル側を表面チャネル型、Ｐチャネル側を埋込みチャネ
ル型にしている場合が多い。
【０００４】しかし、微細化が進みサブミクロン以下と
称されるようなプロセスになると、埋込み型構造では短
チャネル効果を抑制することが困難になるため、Ｐチャ
ネル型も表面型に移行せざるを得ない状況になってい
る。その場合、ＰチャネルＭＯＳＦＥＴのしきい値電圧
を制御する上でデュアルゲート構造が必須になってい
る。デュアルゲート構造はＮチャネルＭＯＳＦＥＴでは
Ｎ+ポリシリコンゲート電極、ＰチャネルＭＯＳＦＥＴ
ではＰ+ポリシリコンゲート電極（アクセプタ注入によ
るポリシリコンゲート電極の低抵抗化）になっているも
のをさす。
称されるようなプロセスになると、埋込み型構造では短
チャネル効果を抑制することが困難になるため、Ｐチャ
ネル型も表面型に移行せざるを得ない状況になってい
る。その場合、ＰチャネルＭＯＳＦＥＴのしきい値電圧
を制御する上でデュアルゲート構造が必須になってい
る。デュアルゲート構造はＮチャネルＭＯＳＦＥＴでは
Ｎ+ポリシリコンゲート電極、ＰチャネルＭＯＳＦＥＴ
ではＰ+ポリシリコンゲート電極（アクセプタ注入によ
るポリシリコンゲート電極の低抵抗化）になっているも
のをさす。
【０００５】デュアルゲート構造ＣＭＯＳ型半導体装置
の製造方法としては、その工程数を削減するために、Ｍ
ＯＳＦＥＴのゲート、ソース・ドレイン及び基板コンタ
クト領域をＮ型領域とＰ型領域でそれぞれ１回ずつのイ
オン注入工程で形成するセルフアラインプロセスが知ら
れている。
の製造方法としては、その工程数を削減するために、Ｍ
ＯＳＦＥＴのゲート、ソース・ドレイン及び基板コンタ
クト領域をＮ型領域とＰ型領域でそれぞれ１回ずつのイ
オン注入工程で形成するセルフアラインプロセスが知ら
れている。
【０００６】
【発明が解決しようとする課題】ＰチャネルＭＯＳＦＥ
Ｔ、ＮチャネルＭＯＳＦＥＴともに、ソース・ドレイン
の浅い接合形成条件をポリシリコンゲート電極へのイオ
ン注入に用いると、ゲート絶縁膜近傍のポリシリコンゲ
ート電極は低抵抗化が不十分な空乏化状態となり、ＭＯ
ＳＦＥＴのしきい値が変動したり、ＣＭＯＳ高速動作の
障害となる。また、ＰチャネルＭＯＳＦＥＴのソース・
ドレインの浅い接合形成に不可欠なＢＦ2をポリシリコ
ンゲート電極へのイオン注入に用いると、Ｆによりゲー
ト酸化膜中でＢが増速拡散しやすく、それがチャネル領
域に拡散してＭＯＳＦＥＴのしきい値電圧を変動させて
します。
Ｔ、ＮチャネルＭＯＳＦＥＴともに、ソース・ドレイン
の浅い接合形成条件をポリシリコンゲート電極へのイオ
ン注入に用いると、ゲート絶縁膜近傍のポリシリコンゲ
ート電極は低抵抗化が不十分な空乏化状態となり、ＭＯ
ＳＦＥＴのしきい値が変動したり、ＣＭＯＳ高速動作の
障害となる。また、ＰチャネルＭＯＳＦＥＴのソース・
ドレインの浅い接合形成に不可欠なＢＦ2をポリシリコ
ンゲート電極へのイオン注入に用いると、Ｆによりゲー
ト酸化膜中でＢが増速拡散しやすく、それがチャネル領
域に拡散してＭＯＳＦＥＴのしきい値電圧を変動させて
します。
【０００７】これらの問題を解決しようとすれば、ポリ
シリコン膜厚、イオン注入条件、活性化条件などを厳密
に制御しなければならず、マージンの少ないプロセスを
検討しなければならなくなる。また、ゲート電極の低抵
抗化とソース・ドレインの浅い接合形成という相反する
要求をともに満足させることが難しいため、望ましい素
子設計ができなかった。
シリコン膜厚、イオン注入条件、活性化条件などを厳密
に制御しなければならず、マージンの少ないプロセスを
検討しなければならなくなる。また、ゲート電極の低抵
抗化とソース・ドレインの浅い接合形成という相反する
要求をともに満足させることが難しいため、望ましい素
子設計ができなかった。
【０００８】本発明の第１の目的はポリシリコンゲート
電極の十分な低抵抗化とソース領域及びドレイン領域の
浅い接合をともに実現することである。本発明の第２の
目的はＰチャネルＭＯＳＦＥＴにおいてはチャネル領域
へのボロンの拡散を抑え、しきい値電圧の変化を抑える
ことである。
電極の十分な低抵抗化とソース領域及びドレイン領域の
浅い接合をともに実現することである。本発明の第２の
目的はＰチャネルＭＯＳＦＥＴにおいてはチャネル領域
へのボロンの拡散を抑え、しきい値電圧の変化を抑える
ことである。
【０００９】
【課題を解決するための手段】本発明はデュアルゲート
構造のＣＭＯＳ型半導体装置を製造する際に、ゲート電
極の形成とソース・ドレインの浅い接合形成に次の基本
構成を備えたものである。 （１）デュアルゲートとソース・ドレインへの不純物導
入を別のプロセスで行ない、ゲート電極の低抵抗化とソ
ース・ドレインの浅い接合形成をともに満足させる。 （２）Ｐ型導電型のゲート電極の低抵抗化とゲート電極
からチャネル領域へのボロン拡散抑制を、ドーピング不
純物としてボロンのみを使用することによって実現す
る。
構造のＣＭＯＳ型半導体装置を製造する際に、ゲート電
極の形成とソース・ドレインの浅い接合形成に次の基本
構成を備えたものである。 （１）デュアルゲートとソース・ドレインへの不純物導
入を別のプロセスで行ない、ゲート電極の低抵抗化とソ
ース・ドレインの浅い接合形成をともに満足させる。 （２）Ｐ型導電型のゲート電極の低抵抗化とゲート電極
からチャネル領域へのボロン拡散抑制を、ドーピング不
純物としてボロンのみを使用することによって実現す
る。
【００１０】（３）ソース・ドレインの形成にはサリサ
イドプロセスを用いることを前提として、その注入ドー
ズ量を低下させることにより浅い接合を形成する。そし
て、ソース・ドレインへの注入ドーズ量をシリコン基板
のアモルファス化が起こる臨界ドーズ量以下に設定する
ことにより、低温での活性化を可能にし、結晶欠陥の発
生を抑える。 （５）また、ソース・ドレインの低温活性化が可能にな
ることによって、活性化とサリサイドプロセスにおける
シリサイド化反応を同時に行なう。
イドプロセスを用いることを前提として、その注入ドー
ズ量を低下させることにより浅い接合を形成する。そし
て、ソース・ドレインへの注入ドーズ量をシリコン基板
のアモルファス化が起こる臨界ドーズ量以下に設定する
ことにより、低温での活性化を可能にし、結晶欠陥の発
生を抑える。 （５）また、ソース・ドレインの低温活性化が可能にな
ることによって、活性化とサリサイドプロセスにおける
シリサイド化反応を同時に行なう。
【００１１】本発明の製造方法の一態様では、ポリシリ
コン膜をゲート電極形状にパターン化する前に、Ｐ型ゲ
ート電極を形成する領域のポリシリコン膜にボロンイオ
ンのみを注入して低抵抗化し、Ｎ型ゲート電極を形成す
る領域のポリシリコン膜にＮ型不純物を注入して低抵抗
化しておくこと。
コン膜をゲート電極形状にパターン化する前に、Ｐ型ゲ
ート電極を形成する領域のポリシリコン膜にボロンイオ
ンのみを注入して低抵抗化し、Ｎ型ゲート電極を形成す
る領域のポリシリコン膜にＮ型不純物を注入して低抵抗
化しておくこと。
【００１２】本発明の製造方法の他の態様では、ポリシ
リコン膜として全体をＮ型不純物で低抵抗化したポリシ
リコン膜を形成し、ポリシリコン膜をゲート電極形状に
パターン化する前に、Ｐ型ゲート電極を形成する領域の
ポリシリコン膜にボロンイオンのみを注入して低抵抗化
しておくこと。
リコン膜として全体をＮ型不純物で低抵抗化したポリシ
リコン膜を形成し、ポリシリコン膜をゲート電極形状に
パターン化する前に、Ｐ型ゲート電極を形成する領域の
ポリシリコン膜にボロンイオンのみを注入して低抵抗化
しておくこと。
【００１３】本発明の製造方法のさらに他の態様では、
ポリシリコン膜として全体をボロンのみでＰ型に低抵抗
化したポリシリコン膜を形成し、ポリシリコン膜をゲー
ト電極形状にパターン化する前に、Ｎ型ゲート電極を形
成する領域のポリシリコン膜にリン又は砒素を注入して
低抵抗化しておく。
ポリシリコン膜として全体をボロンのみでＰ型に低抵抗
化したポリシリコン膜を形成し、ポリシリコン膜をゲー
ト電極形状にパターン化する前に、Ｎ型ゲート電極を形
成する領域のポリシリコン膜にリン又は砒素を注入して
低抵抗化しておく。
【００１４】本発明ではまた、ポリシリコン膜をゲート
電極形状にパターン化した後、Ｎチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン領域にはリン又は砒素を注入し、
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域には
ＢＦ2を注入し、その後、サリサイドプロセスによりゲ
ート電極上、ソース領域上、ドレイン領域上及び基板コ
ンタクト領域上にシリサイド層を形成するか、又はその
逆に、ポリシリコン膜をゲート電極形状にパターン化し
た後、サリサイドプロセスによりゲート電極上、ソース
領域上、ドレイン領域上及び基板コンタクト領域上にシ
リサイド層を形成し、その後、Ｎチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン領域にはリン又は砒素を注入し、
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域には
ＢＦ2を注入する。
電極形状にパターン化した後、Ｎチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン領域にはリン又は砒素を注入し、
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域には
ＢＦ2を注入し、その後、サリサイドプロセスによりゲ
ート電極上、ソース領域上、ドレイン領域上及び基板コ
ンタクト領域上にシリサイド層を形成するか、又はその
逆に、ポリシリコン膜をゲート電極形状にパターン化し
た後、サリサイドプロセスによりゲート電極上、ソース
領域上、ドレイン領域上及び基板コンタクト領域上にシ
リサイド層を形成し、その後、Ｎチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン領域にはリン又は砒素を注入し、
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域には
ＢＦ2を注入する。
【００１５】好ましい態様では、ソース領域とドレイン
領域を形成するためのイオン注入工程のドーズ量は、Ｎ
型不純物として砒素を注入するときは２×１０14／ｃｍ
2以下、Ｐ型不純物としてＢＦ2を注入するときは５×１
０14／ｃｍ2以下とする。さらに好ましい態様では、ソ
ース領域とドレイン領域に注入された不純物の活性化と
シリサイド化反応を同じ高速熱処理工程により行なう。
領域を形成するためのイオン注入工程のドーズ量は、Ｎ
型不純物として砒素を注入するときは２×１０14／ｃｍ
2以下、Ｐ型不純物としてＢＦ2を注入するときは５×１
０14／ｃｍ2以下とする。さらに好ましい態様では、ソ
ース領域とドレイン領域に注入された不純物の活性化と
シリサイド化反応を同じ高速熱処理工程により行なう。
【００１６】先ず最初に、Ｐ型ゲート電極の低抵抗化と
チャネル領域へのボロン拡散抑制について説明する。ポ
リシリコン膜をゲート電極形状にパターン化する前に、
予めＰ型とＮ型の不純物をポリシリコン膜のそれぞれの
領域に導入して十分低抵抗化しておく。図１はその方法
を示したものである。シリコン基板１０の表面にＮウエ
ル１１、Ｐウエル１２、フィールド酸化膜１３及びゲー
ト酸化膜１４が形成された試料に対し、ゲート酸化膜１
４上及びフィールド酸化膜１３上にポリシリコン膜を形
成する。ＰチャネルＭＯＳＦＥＴを作成する領域以外を
レジスト１６で被い、ポリシリコン膜にボロンイオンを
注入してＰ型ゲート電極のためのＰ型ドープ領域１５ａ
を形成する。
チャネル領域へのボロン拡散抑制について説明する。ポ
リシリコン膜をゲート電極形状にパターン化する前に、
予めＰ型とＮ型の不純物をポリシリコン膜のそれぞれの
領域に導入して十分低抵抗化しておく。図１はその方法
を示したものである。シリコン基板１０の表面にＮウエ
ル１１、Ｐウエル１２、フィールド酸化膜１３及びゲー
ト酸化膜１４が形成された試料に対し、ゲート酸化膜１
４上及びフィールド酸化膜１３上にポリシリコン膜を形
成する。ＰチャネルＭＯＳＦＥＴを作成する領域以外を
レジスト１６で被い、ポリシリコン膜にボロンイオンを
注入してＰ型ゲート電極のためのＰ型ドープ領域１５ａ
を形成する。
【００１７】次に、ＮチャネルＭＯＳＦＥＴを作成する
領域以外を上記と同様にレジストで被い、ポリシリコン
膜にリン又は砒素をイオン注入してＮ型ゲート電極のた
めのＮ型ドープ領域１５ｂを形成する。この方法を用い
れば、ＰチャネルＭＯＳＦＥＴのゲート電極、ソース・
ドレイン及び基板コンタクト領域をセルフアライン注入
で同時形成する場合に使用するＢＦ2イオンをゲート電
極の低抵抗化のために使用しなくてすむので、Ｐ型ゲー
ト電極の低抵抗化とチャネル領域へのボロン拡散抑制を
ともに満足することができる。
領域以外を上記と同様にレジストで被い、ポリシリコン
膜にリン又は砒素をイオン注入してＮ型ゲート電極のた
めのＮ型ドープ領域１５ｂを形成する。この方法を用い
れば、ＰチャネルＭＯＳＦＥＴのゲート電極、ソース・
ドレイン及び基板コンタクト領域をセルフアライン注入
で同時形成する場合に使用するＢＦ2イオンをゲート電
極の低抵抗化のために使用しなくてすむので、Ｐ型ゲー
ト電極の低抵抗化とチャネル領域へのボロン拡散抑制を
ともに満足することができる。
【００１８】図２は図１の試料で膜厚が約１２５Åのゲ
ート酸化膜１４上に膜厚が約３５００Åのポリシリコン
膜を形成し、ドーズ量５×１０15／ｃｍ2でボロンとＢ
Ｆ2をそれぞれ注入し、８５０℃で３０分間窒素中でア
ニールしたときのＰ型ポリシリコン膜の抵抗とチャネル
領域のボロン濃度を調べた結果である。（Ａ）はボロン
のみを注入した場合、（Ｂ）はＢＦ2を注入した場合で
ある。ポリシリコン膜の膜厚の中心部にボロン濃度のピ
ークを与えるために、注入エネルギーはボロンの場合は
４０ＫｅＶ、ＢＦ2の場合は１３０ＫｅＶとした。
ート酸化膜１４上に膜厚が約３５００Åのポリシリコン
膜を形成し、ドーズ量５×１０15／ｃｍ2でボロンとＢ
Ｆ2をそれぞれ注入し、８５０℃で３０分間窒素中でア
ニールしたときのＰ型ポリシリコン膜の抵抗とチャネル
領域のボロン濃度を調べた結果である。（Ａ）はボロン
のみを注入した場合、（Ｂ）はＢＦ2を注入した場合で
ある。ポリシリコン膜の膜厚の中心部にボロン濃度のピ
ークを与えるために、注入エネルギーはボロンの場合は
４０ＫｅＶ、ＢＦ2の場合は１３０ＫｅＶとした。
【００１９】図２の結果によれば、Ｐ型ポリシリコン膜
の抵抗は注入イオンがＢでもＢＦ2でもほぼ一定であ
る。しかし、チャネル領域のＢ濃度は、注入イオンにＢ
のみを用いることによってＢＦ2注入の場合よりも大幅
に低減できることが分かる。ポリシリコン膜の導電型を
Ｐ型領域とＮ型領域にする方法としては、図１に示した
方法の他に、ポリシリコン膜全体を予めＮ型（又はＰ
型）に低抵抗化しておき、Ｐ型（又はＮ型）ゲート電極
を形成する領域以外をレジストで被い、Ｂ（又はリンも
しくは砒素）をイオン注入する方法を用いることができ
る。ポリシリコン膜全体を予めＮ型又はＰ型に低抵抗化
しておく方法は、工程数が少なくてすむ。
の抵抗は注入イオンがＢでもＢＦ2でもほぼ一定であ
る。しかし、チャネル領域のＢ濃度は、注入イオンにＢ
のみを用いることによってＢＦ2注入の場合よりも大幅
に低減できることが分かる。ポリシリコン膜の導電型を
Ｐ型領域とＮ型領域にする方法としては、図１に示した
方法の他に、ポリシリコン膜全体を予めＮ型（又はＰ
型）に低抵抗化しておき、Ｐ型（又はＮ型）ゲート電極
を形成する領域以外をレジストで被い、Ｂ（又はリンも
しくは砒素）をイオン注入する方法を用いることができ
る。ポリシリコン膜全体を予めＮ型又はＰ型に低抵抗化
しておく方法は、工程数が少なくてすむ。
【００２０】次に、ソース領域とドレイン領域の形成に
関して説明する。デュアルゲートにはＰ型ゲート電極と
Ｎ型ゲート電極を接続するためのシリサイドが必要不可
欠であり、本発明ではサリサイドプロセスによってゲー
ト電極及びソース・ドレイン領域にシリサイドを形成す
る。この場合、ソース・ドレイン領域の寄生抵抗は、シ
リサイド層が存在することによって問題にならなくな
り、ソース・ドレインの抵抗は数Ω／□程度になる。こ
の理由からソース・ドレインへの注入ドーズ量をＭＯＳ
ＦＥＴの動作上問題にならない範囲で最低限にまで低下
させることができるようになる。シリサイド層を設けな
い従来の場合には、注入ドーズ量を低下させるとソース
・ドレインの抵抗が高くなってＭＯＳＦＥＴの動作上問
題が生じる。
関して説明する。デュアルゲートにはＰ型ゲート電極と
Ｎ型ゲート電極を接続するためのシリサイドが必要不可
欠であり、本発明ではサリサイドプロセスによってゲー
ト電極及びソース・ドレイン領域にシリサイドを形成す
る。この場合、ソース・ドレイン領域の寄生抵抗は、シ
リサイド層が存在することによって問題にならなくな
り、ソース・ドレインの抵抗は数Ω／□程度になる。こ
の理由からソース・ドレインへの注入ドーズ量をＭＯＳ
ＦＥＴの動作上問題にならない範囲で最低限にまで低下
させることができるようになる。シリサイド層を設けな
い従来の場合には、注入ドーズ量を低下させるとソース
・ドレインの抵抗が高くなってＭＯＳＦＥＴの動作上問
題が生じる。
【００２１】また、ソース・ドレインへの注入ドーズ量
が少なくなることから、浅い接合形成、低温での活性
化、ひいてはシリサイド化反応の同時熱処理が可能にな
る。このような効果を出現するドーズ量は、シリコン基
板のアモルファス化が起こる臨界ドーズ量以下であれば
よく、砒素注入の場合は２×１０14／ｃｍ2以下、ＢＦ2
注入の場合は５×１０14／ｃｍ2以下である。ＢＦ2のド
ーズ量が５×１０14／ｃｍ2以下であれば、ソース・ド
レインへのイオン注入によってゲートにＢＦ2が注入さ
れても、Ｆによる増速酸化は問題のないレベルに抑える
ことができる。
が少なくなることから、浅い接合形成、低温での活性
化、ひいてはシリサイド化反応の同時熱処理が可能にな
る。このような効果を出現するドーズ量は、シリコン基
板のアモルファス化が起こる臨界ドーズ量以下であれば
よく、砒素注入の場合は２×１０14／ｃｍ2以下、ＢＦ2
注入の場合は５×１０14／ｃｍ2以下である。ＢＦ2のド
ーズ量が５×１０14／ｃｍ2以下であれば、ソース・ド
レインへのイオン注入によってゲートにＢＦ2が注入さ
れても、Ｆによる増速酸化は問題のないレベルに抑える
ことができる。
【００２２】
【実施例】図３はゲート電極の低抵抗化と浅い接合形成
をともに実現するデュアルゲート構造ＣＭＯＳの作成プ
ロセスの第１の実施例を示したものである。 （Ａ）シリコン基板３００にＮウエル３０１、Ｐウエル
３０２、フィールド酸化膜３０３、ゲート酸化膜３０４
を形成し、フィールド酸化膜３０３とゲート酸化膜３０
４上に膜厚が約３５００Åのポリシリコン膜を形成す
る。そのポリシリコン膜上にレジストパターンを形成
し、レジストパターンをマスクとしてＮウエル３０１上
のポリシリコン膜にはＢイオンを約２０ＫｅＶで、約４
×１０15／ｃｍ2注入してＰ型ポリシリコン膜３０５ａ
とする。別のレジストパターンをマスクとしてＰウエル
３０２上のポリシリコン膜にはＰイオンを約４０ＫｅＶ
で、約２×１０15／ｃｍ2注入してＮ型ポリシリコン膜
３０５ｂとする。そして、約８５０℃で３０分の窒素雰
囲気中でのアニールを施して活性化する。
をともに実現するデュアルゲート構造ＣＭＯＳの作成プ
ロセスの第１の実施例を示したものである。 （Ａ）シリコン基板３００にＮウエル３０１、Ｐウエル
３０２、フィールド酸化膜３０３、ゲート酸化膜３０４
を形成し、フィールド酸化膜３０３とゲート酸化膜３０
４上に膜厚が約３５００Åのポリシリコン膜を形成す
る。そのポリシリコン膜上にレジストパターンを形成
し、レジストパターンをマスクとしてＮウエル３０１上
のポリシリコン膜にはＢイオンを約２０ＫｅＶで、約４
×１０15／ｃｍ2注入してＰ型ポリシリコン膜３０５ａ
とする。別のレジストパターンをマスクとしてＰウエル
３０２上のポリシリコン膜にはＰイオンを約４０ＫｅＶ
で、約２×１０15／ｃｍ2注入してＮ型ポリシリコン膜
３０５ｂとする。そして、約８５０℃で３０分の窒素雰
囲気中でのアニールを施して活性化する。
【００２３】（Ｂ）ポリシリコン膜をゲート電極形状に
パターン化し、ＮチャネルＭＯＳＦＥＴ領域ではＬＤＤ
用にＮ型不純物を低濃度に注入してＮ-領域３０６を形
成する。 （Ｃ）ゲート電極の側面にサイドウォール３０７をＨＴ
Ｏ(Hight TenperatureOxide）成膜とそのエッチバック
により形成し、ソース・ドレインのためのＮ型不純物と
Ｐ型不純物をそれぞれ注入する。Ｎ型不純物としてはＡ
ｓを約３０ＫｅＶで２×１０14／ｃｍ2注入してＮ+領域
３０８を形成し、Ｐ型不純物としてはＢＦ2を約２０Ｋ
ｅＶで５×１０14／ｃｍ2注入してＰ+領域３０９を形成
する。その後、約９５０℃で３０秒のＲＴＡ（Rapid th
ermal anneal）処理を施し、ソース領域とドレイン領域
に注入された不純物を活性化させる。
パターン化し、ＮチャネルＭＯＳＦＥＴ領域ではＬＤＤ
用にＮ型不純物を低濃度に注入してＮ-領域３０６を形
成する。 （Ｃ）ゲート電極の側面にサイドウォール３０７をＨＴ
Ｏ(Hight TenperatureOxide）成膜とそのエッチバック
により形成し、ソース・ドレインのためのＮ型不純物と
Ｐ型不純物をそれぞれ注入する。Ｎ型不純物としてはＡ
ｓを約３０ＫｅＶで２×１０14／ｃｍ2注入してＮ+領域
３０８を形成し、Ｐ型不純物としてはＢＦ2を約２０Ｋ
ｅＶで５×１０14／ｃｍ2注入してＰ+領域３０９を形成
する。その後、約９５０℃で３０秒のＲＴＡ（Rapid th
ermal anneal）処理を施し、ソース領域とドレイン領域
に注入された不純物を活性化させる。
【００２４】（Ｄ）表面の酸化膜を除去してゲート電極
表面、ソース・ドレイン領域表面及び基板コンタクト領
域表面を露出させた後、スパッタリング法によりチタン
を約３００Åの厚さに成膜し、サリサイドプロセスによ
りチタンシリサイド層３１０を形成する。チタンシリサ
イドの形成にはチタン膜のスパッタリング後、第１段階
のアニールを約６７５℃で３０秒間行ない、未反応のチ
タンを選択エッチング法により除去した後、第２段階の
アニールを約９５０℃で約３０秒間行なう。 （Ｅ）層間絶縁膜３１１を形成し、コンタクトホールを
開口した後、メタル電極３１２を形成する。 以上のプロセスによってデュアルゲート構造ＣＭＯＳデ
バイスが作成される。
表面、ソース・ドレイン領域表面及び基板コンタクト領
域表面を露出させた後、スパッタリング法によりチタン
を約３００Åの厚さに成膜し、サリサイドプロセスによ
りチタンシリサイド層３１０を形成する。チタンシリサ
イドの形成にはチタン膜のスパッタリング後、第１段階
のアニールを約６７５℃で３０秒間行ない、未反応のチ
タンを選択エッチング法により除去した後、第２段階の
アニールを約９５０℃で約３０秒間行なう。 （Ｅ）層間絶縁膜３１１を形成し、コンタクトホールを
開口した後、メタル電極３１２を形成する。 以上のプロセスによってデュアルゲート構造ＣＭＯＳデ
バイスが作成される。
【００２５】（実施例２）図４はゲート電極の低抵抗化
と浅い接合形成をともに実現し、実施例１よりも工程を
簡略化したデュアルゲート構造ＣＭＯＳデバイスの製作
プロセスの実施例を表す。 （Ａ）シリコン基板３００にＮウエル３０１、Ｐウエル
３０２、フィールド酸化膜３０３、ゲート酸化膜３０４
を形成し、フィールド酸化膜３０３とゲート酸化膜３０
４上に膜厚が約３５００Åのポリシリコン膜を形成す
る。そのポリシリコン膜の全面にＢイオンを約２０Ｋｅ
Ｖで４×１０15／ｃｍ2注入する。次に、レジストパタ
ーンを形成し、それをマスクとしてＰウエル４０２上の
ポリシリコン膜４０５ｂにＰイオンを約４０ＫｅＶで約
５×１０15／ｃｍ2注入する。これにより、ポリシリコ
ン膜をＰ型領域４０５ａとＮ型領域４０５ｂに区分す
る。その後、約８５０℃で約３０分間、窒素雰囲気でア
ニールし、活性化する。
と浅い接合形成をともに実現し、実施例１よりも工程を
簡略化したデュアルゲート構造ＣＭＯＳデバイスの製作
プロセスの実施例を表す。 （Ａ）シリコン基板３００にＮウエル３０１、Ｐウエル
３０２、フィールド酸化膜３０３、ゲート酸化膜３０４
を形成し、フィールド酸化膜３０３とゲート酸化膜３０
４上に膜厚が約３５００Åのポリシリコン膜を形成す
る。そのポリシリコン膜の全面にＢイオンを約２０Ｋｅ
Ｖで４×１０15／ｃｍ2注入する。次に、レジストパタ
ーンを形成し、それをマスクとしてＰウエル４０２上の
ポリシリコン膜４０５ｂにＰイオンを約４０ＫｅＶで約
５×１０15／ｃｍ2注入する。これにより、ポリシリコ
ン膜をＰ型領域４０５ａとＮ型領域４０５ｂに区分す
る。その後、約８５０℃で約３０分間、窒素雰囲気でア
ニールし、活性化する。
【００２６】（Ｂ）ポリシリコン膜４０５ａ，４０５ｂ
をパターン化してゲート電極４０５ａ’，４０５ｂ’を
形状し、ＮチャネルＭＯＳＦＥＴのＬＤＤ用に低濃度Ｎ
-領域４０６をイオン注入により形成する。その後、ゲ
ート電極の側面にサイドウォール４０７をＨＴＯ成膜と
そのエッチバックにより形成する。
をパターン化してゲート電極４０５ａ’，４０５ｂ’を
形状し、ＮチャネルＭＯＳＦＥＴのＬＤＤ用に低濃度Ｎ
-領域４０６をイオン注入により形成する。その後、ゲ
ート電極の側面にサイドウォール４０７をＨＴＯ成膜と
そのエッチバックにより形成する。
【００２７】（Ｃ）表面の酸化膜を除去してゲート電極
表面、ソース・ドレイン領域表面及び基板コンタクト領
域表面を露出させた後、スパッタリング法によりチタン
を約３００Åの厚さに成膜し、サリサイドプロセスによ
りチタンシリサイド層４０８を形成する。チタンシリサ
イドの形成のためにチタン膜のスパッタリング後、第１
段階のアニールを約６７５℃で３０秒間行ない、未反応
のチタンを選択エッチング法により除去する。チタンシ
リサイド形成のための第２段階のアニールはこの段階で
は行なわない。
表面、ソース・ドレイン領域表面及び基板コンタクト領
域表面を露出させた後、スパッタリング法によりチタン
を約３００Åの厚さに成膜し、サリサイドプロセスによ
りチタンシリサイド層４０８を形成する。チタンシリサ
イドの形成のためにチタン膜のスパッタリング後、第１
段階のアニールを約６７５℃で３０秒間行ない、未反応
のチタンを選択エッチング法により除去する。チタンシ
リサイド形成のための第２段階のアニールはこの段階で
は行なわない。
【００２８】（Ｄ）チタンシリサイド層４０８を介して
ソース・ドレイン領域のために不純物注入を行なう。ソ
ース・ドレイン領域のためのＮ型不純物とＰ型不純物を
それぞれ注入する。Ｎ型不純物としてはＡｓを約３０Ｋ
ｅＶで２×１０14／ｃｍ2注入してＮ+領域４０９を形成
し、Ｐ型不純物としてはＢＦ2を約２０ＫｅＶで５×１
０14／ｃｍ2注入してＰ+領域４１０を形成する。その
後、約９５０℃で３０秒のＲＴＡ処理を施し、ソース領
域とドレイン領域に注入された不純物を活性化させる。
このＲＴＡ処理がチタンシリサイド層４０８の第２段階
のアニールを兼ねている。 （Ｅ）層間絶縁膜４１１を形成し、コンタクトホールを
開口した後、メタル電極４１２を形成する。
ソース・ドレイン領域のために不純物注入を行なう。ソ
ース・ドレイン領域のためのＮ型不純物とＰ型不純物を
それぞれ注入する。Ｎ型不純物としてはＡｓを約３０Ｋ
ｅＶで２×１０14／ｃｍ2注入してＮ+領域４０９を形成
し、Ｐ型不純物としてはＢＦ2を約２０ＫｅＶで５×１
０14／ｃｍ2注入してＰ+領域４１０を形成する。その
後、約９５０℃で３０秒のＲＴＡ処理を施し、ソース領
域とドレイン領域に注入された不純物を活性化させる。
このＲＴＡ処理がチタンシリサイド層４０８の第２段階
のアニールを兼ねている。 （Ｅ）層間絶縁膜４１１を形成し、コンタクトホールを
開口した後、メタル電極４１２を形成する。
【００２９】
【発明の効果】本発明では、デュアルゲートとソース・
ドレインへの不純物導入を別のプロセスで行なうので、
ゲート電極の低抵抗化とソース・ドレインの浅い接合形
成をともに満足させることができる。また、Ｐ型ゲート
電極の低抵抗化のためのドーピング不純物としてボロン
のみを使用するので、ゲート電極からチャネル領域への
ボロン拡散を抑制して、しきい値電圧の変化を抑えるこ
とができる。ソース・ドレイン領域にはシリサイド層を
形成することを前提として、ソース・ドレイン領域への
注入ドーズ量を低下させることにより、浅い接合を形成
することができ、低温での活性化を可能にし、結晶欠陥
の発生を抑えることができる。また、ソース・ドレイン
の低温活性化が可能になることによって、活性化とサリ
サイドプロセスにおけるシリサイド化反応を同時に行な
うこともできるようになる。
ドレインへの不純物導入を別のプロセスで行なうので、
ゲート電極の低抵抗化とソース・ドレインの浅い接合形
成をともに満足させることができる。また、Ｐ型ゲート
電極の低抵抗化のためのドーピング不純物としてボロン
のみを使用するので、ゲート電極からチャネル領域への
ボロン拡散を抑制して、しきい値電圧の変化を抑えるこ
とができる。ソース・ドレイン領域にはシリサイド層を
形成することを前提として、ソース・ドレイン領域への
注入ドーズ量を低下させることにより、浅い接合を形成
することができ、低温での活性化を可能にし、結晶欠陥
の発生を抑えることができる。また、ソース・ドレイン
の低温活性化が可能になることによって、活性化とサリ
サイドプロセスにおけるシリサイド化反応を同時に行な
うこともできるようになる。
【図１】本発明におけるポリシリコン膜の低抵抗化プロ
セスを示す断面図である。
セスを示す断面図である。
【図２】ポリシリコン膜にＢを注入した場合（Ａ）とＢ
Ｆ2を注入した場合（Ｂ）のシート抵抗とチャネルのＢ
濃度を示す図である。
Ｆ2を注入した場合（Ｂ）のシート抵抗とチャネルのＢ
濃度を示す図である。
【図３】第１の実施例を示す工程断面図である。
【図４】第２の実施例を示す工程断面図である。
１０，３００，４００ シリコン基板 １１，３０１，４０１ Ｎウエル １２，３０２，４０２ Ｐウエル １４，３０４，４０４ ゲート酸化膜 １５ａ，３０５ａ，４０５ａ Ｐ型ポリシリコン膜 １５ｂ，３０５ｂ，４０５ｂ Ｎ型ポリシリコン膜 ３０５ａ’，３０５ｂ’，４０５ａ’，４０５ｂ’
ゲート電極 ３０６，３０８，３０９，４０６，４０９，４１０
ソース・ドレイン ３１０，４０８ シリサイド層
ゲート電極 ３０６，３０８，３０９，４０６，４０９，４１０
ソース・ドレイン ３１０，４０８ シリサイド層
Claims (7)
- 【請求項１】 シリコン基板上のゲート酸化膜上にポリ
シリコン膜を形成し、そのポリシリコン膜をゲート電極
形状にパターン化した後、シリコン基板上に不純物を導
入してＣＭＯＳ型半導体装置を製造する方法において、 前記ポリシリコン膜をゲート電極形状にパターン化する
前に、Ｐ型ゲート電極を形成する領域のポリシリコン膜
にボロンイオンのみを注入して低抵抗化し、Ｎ型ゲート
電極を形成する領域のポリシリコン膜にＮ型不純物を注
入して低抵抗化しておくことを特徴とするデュアルゲー
ト構造ＣＭＯＳ型半導体装置の製造方法。 - 【請求項２】 シリコン基板上のゲート酸化膜上にポリ
シリコン膜を形成し、そのポリシリコン膜をゲート電極
形状にパターン化した後、シリコン基板上に不純物を導
入してＣＭＯＳ型半導体装置を製造する方法において、 前記ポリシリコン膜として全体をＮ型不純物で低抵抗化
したポリシリコン膜を形成し、前記ポリシリコン膜をゲ
ート電極形状にパターン化する前に、Ｐ型ゲート電極を
形成する領域のポリシリコン膜にボロンイオンのみを注
入して低抵抗化しておくことを特徴とするデュアルゲー
ト構造ＣＭＯＳ型半導体装置の製造方法。 - 【請求項３】 シリコン基板上のゲート酸化膜上にポリ
シリコン膜を形成し、そのポリシリコン膜をゲート電極
形状にパターン化した後、シリコン基板上に不純物を導
入してＣＭＯＳ型半導体装置を製造する方法において、 前記ポリシリコン膜として全体をボロンのみでＰ型に低
抵抗化したポリシリコン膜を形成し、前記ポリシリコン
膜をゲート電極形状にパターン化する前に、Ｎ型ゲート
電極を形成する領域のポリシリコン膜にリン又は砒素を
注入して低抵抗化しておくことを特徴とするデュアルゲ
ート構造ＣＭＯＳ型半導体装置の製造方法。 - 【請求項４】 前記ポリシリコン膜をゲート電極形状に
パターン化した後、Ｎチャネル型ＭＯＳＦＥＴのソース
・ドレイン領域にはリン又は砒素を注入し、Ｐチャネル
型ＭＯＳＦＥＴのソース・ドレイン領域にはＢＦ2を注
入し、その後、サリサイドプロセスによりゲート電極
上、ソース領域上、ドレイン領域上及び基板コンタクト
領域上にシリサイド層を形成する請求項１、２又は３に
記載のデュアルゲート構造ＣＭＯＳ型半導体装置の製造
方法。 - 【請求項５】 前記ポリシリコン膜をゲート電極形状に
パターン化した後、サリサイドプロセスによりゲート電
極上、ソース領域上、ドレイン領域上及び基板コンタク
ト領域上にシリサイド層を形成し、その後、Ｎチャネル
型ＭＯＳＦＥＴのソース・ドレイン領域にはリン又は砒
素を注入し、Ｐチャネル型ＭＯＳＦＥＴのソース・ドレ
イン領域にはＢＦ2を注入する請求項１、２又は３に記
載のデュアルゲート構造ＣＭＯＳ型半導体装置の製造方
法。 - 【請求項６】 ソース領域とドレイン領域を形成するた
めのイオン注入工程のドーズ量は、Ｎ型不純物として砒
素を注入するときは２×１０14／ｃｍ2以下、Ｐ型不純
物としてＢＦ2を注入するときは５×１０14／ｃｍ2以下
とする請求項４又は５に記載のデュアルゲート構造ＣＭ
ＯＳ型半導体装置の製造方法。 - 【請求項７】 ソース領域とドレイン領域に注入された
不純物の活性化とシリサイド化反応を同じ高速熱処理工
程により行なう請求項６に記載のデュアルゲート構造Ｃ
ＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120658A JPH06310666A (ja) | 1993-04-23 | 1993-04-23 | デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120658A JPH06310666A (ja) | 1993-04-23 | 1993-04-23 | デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310666A true JPH06310666A (ja) | 1994-11-04 |
Family
ID=14791693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120658A Pending JPH06310666A (ja) | 1993-04-23 | 1993-04-23 | デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310666A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380014B1 (en) | 1996-09-06 | 2002-04-30 | Fujitsu Limited | Manufacture method of semiconductor device with suppressed impurity diffusion from gate electrode |
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6551871B2 (en) | 2000-05-19 | 2003-04-22 | Sharp Kabushiki Kaisha | Process of manufacturing a dual gate CMOS transistor |
| US6881653B2 (en) | 2002-12-27 | 2005-04-19 | Fujitsu Limited | Method of manufacturing CMOS semiconductor device |
| US7022574B2 (en) | 1997-02-12 | 2006-04-04 | Yamaha Corporation | Multi-voltage level semiconductor device and its manufacture |
-
1993
- 1993-04-23 JP JP5120658A patent/JPH06310666A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380014B1 (en) | 1996-09-06 | 2002-04-30 | Fujitsu Limited | Manufacture method of semiconductor device with suppressed impurity diffusion from gate electrode |
| US7022574B2 (en) | 1997-02-12 | 2006-04-04 | Yamaha Corporation | Multi-voltage level semiconductor device and its manufacture |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US6551871B2 (en) | 2000-05-19 | 2003-04-22 | Sharp Kabushiki Kaisha | Process of manufacturing a dual gate CMOS transistor |
| US6881653B2 (en) | 2002-12-27 | 2005-04-19 | Fujitsu Limited | Method of manufacturing CMOS semiconductor device |
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