JPH06310669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体記憶装置に関し、更に詳しく言えば、Ｒ
ＯＭにおける、高集積化を目的とする。 【構成】アドレス回路を構成するＮＡＮＤ回路（１３Ａ
〜１３Ｃ）の上にアドレス線（１１１，１１２ １２
１，１２２）を配置し、第１、第２のアドレス線（１１
１，１１２）とが重ねて形成されており、また第３、第
４のアドレス線（１２１，１２２）とが重ねて形成され
ている。そして、配線切替部（１４〜１６）により、上
層と下層のアドレス線を切り換えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
更に詳しく言えば、ＲＯＭ（Read Only Memory）におけ
る、高集積化を目的とする。

【０００２】

【従来の技術】以下で、従来例に係る半導体記憶装置に
ついて説明する。一般に、ＲＯＭは図５に示すように、
メモリセル（５１）の周辺に、アドレスデコーダ（５０
Ａ，５０Ｂ，５０Ｃ）や出力回路が配置されて成る。こ
れらのアドレスデコーダは、複数のアドレス線に複数の
ＮＡＮＤ回路が接続されることで構成される。例えば、
図６に示すように、アドレス線（１１）にインバータ
（１）の入力が接続され、その出力がアドレス線（１
２）に接続される。同様にアドレス線（２１）にインバ
ータ（２）の入力側が接続され、その出力がアドレス線
（２２）に出力される。よってアドレス線（１１）の信
号（以下Ａと称する）の反転信号（以下−Ａと称する）
がアドレス線（１２）に出力され、アドレス線（２１）
の信号（以下Ｂと称する）の反転信号（以下−Ｂと称す
る）がアドレス線（２２）に出力される。

【０００３】ＮＡＮＤ回路（３Ａ）は、アドレス線（１
１，２１）に接続されており、これらのアドレス線の信
号（Ａ，Ｂ）を自身に入力し、その否定論理積をとって
外部に出力する。同様にして、ＮＡＮＤ回路（３Ｂ）
は、アドレス線（１２，２１）に接続され、これらのア
ドレス線の信号（−Ａ，Ｂ）の否定論理積をとり、ＮＡ
ＮＤ回路（３Ｃ）はアドレス線（１１，２２）に接続さ
れ、これらのアドレス線の信号（Ａ，−Ｂ）の否定論理
積をとって外部に出力する。

【０００４】この回路の点線部内の、実際の装置におけ
る配置状態を図７に示す。ＮＡＮＤ回路（３Ａ〜３Ｃ）
は、不図示の半導体基板上に形成されており、それらを
構成するトランジスタのゲートラインはポリシリコンか
らなり、半導体基板上に形成されている。また、Alなど
の金属膜からなるアドレス線（１１，１２，２１，２
２）は不図示の層間絶縁膜を介して、ゲートライン（Ｇ
Ｌ）の上層であって、かつゲートライン（ＧＬ）の進行
方向に垂直になるように配置されている。このとき、各
ＮＡＮＤ回路（３Ａ〜３Ｃ）は全て各アドレス線の側方
に配置されている。

【０００５】これらのアドレス線（１１，１２，２１，
２２）はコンタクトホール（ＣＨ）を介してゲートライ
ン（ＧＬ）に接続される。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の装置によると、複数本のアドレス線（１１，１２，
２１，２２）の側方にＮＡＮＤ回路（３Ａ，３Ｂ，３
Ｃ）が配置されていたので、これらアドレス線の側方に
ＮＡＮＤ回路を形成するための面積を確保しておく必要
があり、回路の面積縮小化の妨げとなっていた。

【０００７】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、アドレスデ
コーダを構成する論理回路上に、アドレス線が延在され
たことにより、回路の面積縮小を図ることが可能になる
半導体記憶装置を提供するものである。

【０００８】

【作 用】本発明に係る半導体記憶装置によれば、図１
に示すように、アドレスデコーダを構成する論理回路上
に、アドレス線が延在されているので、従来のように、
アドレス線の側方に論理回路を配置するための面積を確
保する必要がない。これにより、その分アドレス線の側
方の面積を減少することができるので、高集積化に寄与
するところ大である。

【０００９】

【実施例】以下に本発明の実施例に係る半導体記憶装置
を図面を参照しながら説明する。本発明の実施例に係る
半導体記憶装置（ＲＯＭ）は、図５に示すような一般の
ＲＯＭにおいて、アドレスデコーダの配置に特徴を有す
る。図１は、本発明の実施例に係るＲＯＭのアドレスデ
コーダの配置状態を示す上面図である。この図は、図６
に示す回路からインバータを除いた点線内の回路に対応
している。また、図２は、図１のＡ−Ａ線断面図であ
る。

【００１０】図１，図２において、（１１１）は第１の
アドレス線，（１１２）は第２のアドレス線，（１２
１）は第３のアドレス線，（１２２）は第４のアドレス
線，（１３Ａ〜１３Ｃ）は第１〜第３のＮＡＮＤ回路，
（１４〜１６）は配線切替部、（１０）は半導体基板，
（１７）は層間絶縁膜である。図２に示すように、当該
装置は、半導体基板（１０）上に第１〜第３のＮＡＮＤ
回路（１３Ａ〜１３Ｃ）が形成され、その上にポリシリ
コンからなる第１，第３のアドレス線（１１１，１２
１）が形成され、その上にシリコン窒化膜などの層間絶
縁膜（１７）が形成され、その上にアルミなどからなる
第２，第４のアドレス線（１１２，１２２）が形成され
てなる。

【００１１】その上面から見た各部の配置状態は、図１
に示すとおりであって、第１のアドレス線（１１１），
第３のアドレス線（１２１）が並列に配置され、第１の
アドレス線（１１１）上に第２のアドレス線（１１２）
が、第３のアドレス線（１２１）上に第４のアドレス線
（１２２）が、それぞれ配置されている。なお、本実施
例において、第１のアドレス線（１１１）には（Ａ）な
る信号が、第２のアドレス線（１１２）には信号（Ａ）
の反転信号である信号（−Ａ）が、第３のアドレス線
（１２１）には（Ｂ）なる信号が、第４のアドレス線
（１２２）には信号（Ｂ）の反転信号である信号（−
Ｂ）が、それぞれ入力されているものとする。

【００１２】また、各アドレス線には、その所々に配線
切替部（１４〜１６）が形成されており、各ＮＡＮＤ回
路は、第１のアドレス線（１１１），第３のアドレス線
（１２１）などの形成された領域に配置されている。こ
の配線切替部（１４〜１６）は、上層に形成された第
２，第４のアドレス線（１１２，１２２）と、下層に形
成された第１、第３のアドレス線（１１２，１２２）と
に接続され、それらの信号を反転させるものである。そ
の詳細については、後述する。

【００１３】ＮＡＮＤ回路（１３Ａ〜１３Ｃ）は半導体
基板（１０）上に形成されており、第１、第３のアドレ
ス線（１１２，１２２）から入力される信号の否定論理
積をとって、外部に出力するものである。当該装置によ
れば、ＮＡＮＤ回路（１３Ａ〜１３Ｃ）は第１、第３の
アドレス線（１１２，１２１）のように、半導体基板
（１０）上に形成されたポリシリコンゲートラインにの
み接続されるので、第１、第３のアドレス線（１１２，
１２１）を流れる信号（Ａ，Ｂ）が常に入力されるはず
であるが、アドレス線上に配線切替部が存在するので、
これを境に、信号が見かけ上反転することになる。これ
によって図１に示す３つのＮＡＮＤ回路（１４〜１６）
にはそれぞれ異なる信号が入力される。以下でその詳細
について述べる。

【００１４】当該装置における配線切替部は、図４に示
すように、半導体基板（１１０）上にポリシリコンから
なるゲートライン（１２１Ａ，１２１Ｂ）が形成され、
その上には酸化膜などからなる第１の層間絶縁膜（１７
１）が形成され、その上に第１の金属層（１８Ａ，１８
Ｂ）が形成され、その上に酸化膜などからなる第２の層
間絶縁膜（１７２）が形成され、アルミなどからなる第
２の金属層（１２２Ａ，１２２Ｂ）が形成されてなる。

【００１５】なお、ゲートライン（１２１Ａ）は、コン
タクトホールを介して第１の金属層（１８Ａ）に接続さ
れており、同じ第１の金属層（１８Ａ）は、コンタクト
ホールを介して第２の金属層（１２２Ｂ）に接続されて
いる。また、ゲートライン（１２１Ｂ）は、コンタクト
ホールを介して第１の金属層（１８Ｂ）に接続されてお
り、同じ第１の金属層（１８Ｂ）は、コンタクトホール
を介して第２の金属層（１２２Ｂ）に接続されている。
なお、図３に示すように、第１の金属層（１８Ａ）は第
１の金属層（１８Ｂ）を回避するように配置されてい
る。

【００１６】従って、この配線切替部においては、ゲー
トライン（１２１Ａ）に流れる信号（Ａ）は、上層の第
２の金属層（１２２Ｂ）に流れ、逆に、上層の第２の金
属層（１２２Ａ）に流れている、ゲートラインに流れる
信号（Ａ）の反転信号（−Ａ）は、下層のゲートライン
（１２１Ａ）に流れることになる。このため、上層や下
層に流れていた信号（これらの信号は互いに反転してい
る）が入れ替わることで、見かけ上、下層のゲートライ
ンに流れていた信号が反転するのと同等の効果を奏す
る。

【００１７】例えば、図１において、左から右へと信号
が流れ、かつ第１のアドレス線（１１１）には信号
（Ａ）が、第３のアドレス線（１２１）には信号（Ｂ）
が流れ、第２のアドレス線（１１２）には信号（−Ａ）
が、第４のアドレス線（１２２）には信号（−Ｂ）が、
それぞれ流れるものとすると、第１のＮＡＮＤ回路（１
３Ａ）には信号（Ａ）と信号（Ｂ）とが入力され、、次
の第２のＮＡＮＤ回路（１３Ａ）には配線切替部（１
４）によって反転された信号（−Ａ）と信号（Ｂ）とが
入力される。また、第３のＮＡＮＤ回路には、配線切替
部（１５）によって再び反転された信号（Ａ）と、配線
切替部（１６）によって反転された信号（−Ｂ）とが入
力される。

【００１８】よって、本発明の実施例に係る半導体記憶
装置によれば、従来の図６に示すアドレスデコーダの等
価回路と同等の構成になり、図７に示すような、従来の
回路配置のように、アドレス線の形成領域の側方にＮＡ
ＮＤ回路を形成するための面積を確保する必要がなくな
る。従って、回路全体の面積の縮小化が可能となる。な
お、ＮＡＮＤ回路はアドレスデコーダを構成する論理回
路の一例であるが、本発明はこれに限らず、例えばＡＮ
Ｄ回路などでも同様の効果を奏する。

【００１９】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、従来のように、アドレス線の側方
に論理回路を配置するための面積を確保する必要がな
く、その分アドレス線の側方の面積を減少することがで
きるので、高集積化に寄与するところ大である。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置を説明す
る上面図である。

【図２】本発明の実施例に係る半導体記憶装置を説明す
る断面図である。

【図３】本発明の実施例に係る半導体記憶装置の要部を
説明する上面図である。

【図４】本発明の実施例に係る半導体記憶装置の要部を
説明する断面図である。

【図５】一般のＲＯＭの各部の配置状態を示す図であ
る。

【図６】従来例に係るアドレスデコーダの等価回路図で
ある。

【図７】従来例に係る半導体記憶装置の配置状態を示す
上面図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレスデコーダを構成する論理回路上
   に、アドレス線が延在されたことを特徴とする半導体記
   憶装置。