JPH06310680A

JPH06310680A - Ｄｒａｍ−ｍｏｓｆｅｔ集積回路及びその製造方法

Info

Publication number: JPH06310680A
Application number: JP5259823A
Authority: JP
Inventors: Chih-Yuan Lu; 盧志遠; Chin-Yuan Lu; 盧超群; Hsiao-Chin Tuan; 段孝勤
Original assignee: ETORON TECHNOL Inc; Industrial Technology Research Institute ITRI
Current assignee: ETORON TECHNOL Inc; Industrial Technology Research Institute ITRI
Priority date: 1993-04-14
Filing date: 1993-10-18
Publication date: 1994-11-04
Also published as: DE4400178A1; US5395784A

Abstract

(57)【要約】（修正有）【目的】アレイセルにおけるリークを可能な限り少な
くし、且つ保持時間を可能な限り長くする。【構成】中間の絶縁誘電体層４２が、ゲート誘電体構
造、ゲート電極構造の表面に形成される。中間の絶縁誘
電体層を通って薄くドープされた領域のビット線領域２
３に至る開口が形成される。濃くドープされたビット線
接点が、ビット線領域に対して形成される。上記構造を
加熱し、薄くドープされた領域へのイオン注入によって
生じた薄くドープされた領域におけるイオン注入ダメー
ジを熱処理により除去すると共に、上記ドープされたビ
ット線接点層からの外方拡散を生じさせて上記薄くドー
プされた領域のある領域の中に濃くドープされたビット
線接点を形成し、これにより、リークが少なく保持時間
が長い回路特性を生じさせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック・ランダ
ムアクセスメモリ（ＤＲＡＭ）のセルアレイ並びにその
周辺回路の集積回路を形成するための方法及びその結果
生ずる構造に関し、より詳細には、リークが少なく保持
時間が長い特性を有するＤＲＡＭ構造の製造に関する。

【０００２】

【従来の技術】ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）は、所望の電圧を記憶キャパシタに置くこ
とにより情報を記憶する。従って、そのキャパシタは充
電又は放電される。蓄積された電圧は通常、バイナリ
（２進数）の「１」及び「０」のレベルと呼ばれる２つ
のレベルの一方にある。電荷は、スイッチトランジスタ
によって、記憶キャパシタへ又は該記憶キャパシタから
入出力される。アクセストランジスタは一般に、金属酸
化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）で
あり、ゲートに置かれた電圧が、ソース電極及びドレイ
ン電極の間のチャンネルを通る電荷を制御する。

【０００３】ＤＲＡＭはその性質上、セルの中に記憶さ
れた情報を定期的にリフレッシュすることを必要とす
る。このリフレッシュを必要とする理由は、キャパシタ
の中に蓄積された電荷がリークするからである。種々の
リーク機構があり、例えば、キャパシタから基板へ、あ
るいはスイッチトランジスタを通ってリークする。当業
者は、ＤＲＡＭ集積回路におけるリークが少なく電荷の
保持時間（ホールド時間）が長い所望の特性を得るため
に、上記問題を長い間研究して来た。１つの有用な方法
は、米国特許第４，６７９，１７２号（Ｋｉｒｓｃｈ
ｅｔａｌ．）に開示されるように、改善された回路設
計を有する回路を提供することである。他の方法は、
Ｋ．Ｓａｗａｄａｅｔａｌ．によって「１９８６
ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌ
ｏｇｙ（１９８６年５月２８−３０日）で発表されてい
るように、セルフアライン型（ｓｅｌｆ−ａｌｉｇｎｅ
ｄ）のリフレッシュ構造を用いて、ホールド時間の制御
を容易にすることである。しかしながら、上述の回路の
改善は、チップのサイズ、設計の複雑性等の欠点があ
る。

【０００４】ＤＲＡＭが進歩し、単一の集積回路チップ
のフィーチャサイズ（ｆｅａｔｕｒｅｓｉｚｅ）がよ
り小さくなりまたメモリがより大きくなるに従って、予
想外の異常な問題が発見された。Ｄ．Ｓ．Ｙａｎｅｙ及
びＣ．Ｙ．Ｌｕ外は、そのようなリークの問題を「Ａ
ＭＥＴＡ−ＳＴＡＢＬＥＬＥＡＫＡＧＥＰＨＥＮＯ
ＭＥＮＯＮＩＮＤＲＡＭＣＨＡＲＧＥＳＴＯＲ
ＡＧＥ−ＶＡＲＩＡＢＬＥＨＯＬＤＴＩＭＥ（１９
８７年１２月６−９日のワシントンＤ．Ｃ．のＩＥＤＭ
３３６−３３９頁に発表）」で最初に述べている。その
新しいリーク現象は、可変ホールド時間（ＶＨＴ）と呼
ばれている。安定期間は数秒から数時間で終わり、ほぼ
瞬間的な遷移によって中断される。上記著者によれば、
物理学的な検討の証拠は、多くの場合において、オフェ
ンディング・セルに存在するシリコン材料の欠陥を明ら
かにしている。このような異常なリークの問題はまた、
ＩＥＤＭ（サンフランシスコ、１９９２年１２月）の８
０７−８１０頁に記載されているように、トレンチ型キ
ャパシタ及びスタック型キャパシタのＤＲＡＭチップを
含む多数の技術において、多くの製造者によってＰ．
Ｊ．Ｒｅｓｔｌｅ外により報告され且つ研究されてい
る。

【０００５】当該技術において使用されているＤＲＡＭ
メモリアレイセルには２つのタイプがある。一方のタイ
プは、スタック型の記憶キャパシタと組合わされるＭＯ
ＳＦＥＴであり、米国特許第５，０６６，６０６号
（Ｒ．Ｌｅｅ）、米国特許第５，１１６，７７６号（Ｃ
ｈａｎｅｔａｌ．）、及び、米国特許第５，１５
５，０５６号（Ｊｅｏｎｇ−Ｇｙｏｏ）によって開示さ
れている。他方のタイプはトレンチ型キャパシタと組合
わされるＭＯＳＦＥＴであり、米国特許第４，２５２，
５７９号（Ｈｏｅｔａｌ．）、米国特許第４，７３
４，３８４号（Ｔｓｕｃｈｉｙａ）、米国特許第４，８
７３，２０５号（Ｃｈｒｉｔｃｈｌｏｗｅｔａ
ｌ．）、米国特許第４，７８４，９６９号（Ｎｉｔａｙ
ａｍａ）、米国特許第４，７９８，７９４号（Ｏｇｕｒ
ａｅｔａｌ．）、ＮｉｃｈｙＣ．Ｃ．Ｌｕｅｔ
ａｌ．の「ＡＳＵＢＳＴＲＡＴＥ−ＰＬＡＴＥＴＲ
ＥＮＣＨ−ＣＡＰＡＣＩＴＯＲ（ＳＰＴ）ＭＥＭＯＲ
ＹＣＥＬＬＦＯＲＤＹＮＡＭＩＣＲＡＭ’ｓ
（ＩＥＥＥＪ．ｏｆＳｏｌｉｄ−ＳｔａｔｅＣ
ｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−２１，Ｎｏ．５、１９
８６年１０月）」、及び、Ｂ．Ｗ．Ｓｈｅｎｅｔａ
ｌ．の「ＳＣＡＬＡＢＩＬＩＴＹＯＦＡＴＲＥＮ
ＣＨＣＡＰＡＣＩＴＯＲＣＥＬＬＦＯＲ６４
ＭＢＩＴ（１９８９年ＩＥＤＭＴｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ２７−３０頁）」に記載されている。上
記米国特許又は論文の中では、上述のＢ．Ｗ．Ｓｈｅｎ
ｅｔａｌ．の論文だけが、ＤＲＡＭ製品技術が益々
小型のデバイスに移行することに伴う上記リークの問題
を議論している。Ｓｈｅｎｅｔａｌ．は、トレンチ
型キャパシタのリークの問題を議論し、トレンチ壁のダ
イオードのブレークダウンの危険性を犯して、基板濃度
を増大させることにより上記問題を解決している。

【０００６】

【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭのアレイセルにおけるリークを可能な限り少なくし
且つ保持時間（ホールド時間）を可能な限り長くする方
法を提供することである。

【０００７】本発明の別の目的は、ＤＲＡＭ構造のセル
アレイに薄くドープされたイオン注入領域だけを使用
し、次に、加熱することにより、そのイオン注入によっ
て生じたダメージを完全に熱処理（アニール）する方法
を提供することである。

【０００８】本発明の更に別の目的は、薄くドープされ
たイオン注入領域を有するＤＲＡＭ集積回路構造であっ
て、上記イオン注入領域は、セルアレイの薄くドープさ
れたノード領域及びビット線領域の濃くドープされた接
点の外方拡散によってセルアレイが熱処理されており、
これにより、ＤＲＡＭアレイセルにおけるリークが極力
少なく且つ保持時間（ホールド時間）が極力長く、また
可変ホールド時間（ＶＨＴ）の異常現象が極めて少ない
ＤＲＡＭ集積回路構造を提供することである。

【０００９】

【課題を解決するための手段】上述の目的に従い、半導
体ウエーハにおけるリークが少なく且つ保持時間が長い
ＤＲＡＭ−ＭＯＳＦＥＴ集積回路を形成するための方法
が提供される。集積回路のセルアレイ領域及び周辺回路
領域に第１の導電性付与ドーパントを有する半導体ウエ
ーハ上に、ゲート誘電体構造及びゲート電極構造から成
るパターンが形成される。ゲート誘電体構造及びゲート
電極構造から成る上記パターンは、半導体ウエーハの反
対の第２の導電性付与ドーパントで薄くドープされた領
域を形成するためのイオン注入用のマスクの役割を果た
し、上記セルアレイ領域の中の薄くドープされたある領
域は、ビット線領域及びキャパシタノード領域となる。
絶縁体構造が、ゲート誘電体構造及びゲート電極構造か
ら成る上記パターンの側壁に形成される。キャパシタ
は、セルアレイ領域の中に形成される。中間の絶縁誘電
体層が当該構造の表面に形成される。上記中間の絶縁誘
電体層を通って薄くドープされた領域のビット線領域に
至る開口が形成される。濃くドープされたビット線接点
が、ビット線領域に対して形成される。上記構造を加熱
し、薄くドープされた領域へのイオン注入によって生じ
た薄くドープされた領域におけるイオン注入ダメージを
熱処理により除去すると共に、上記ドープされたビット
線接点層からの外方拡散を生じさせて上記薄くドープさ
れた領域のある領域の中に濃くドープされたビット線接
点を形成し、これにより、リークが少なく保持時間が長
い回路特性を生じさせる。周辺回路の望ましい薄くドー
プされた領域への開口が形成される。前記開口を介し
て、反対の第２の導電性を有する濃くドープされる導電
性付与ドーパントのイオン注入を行い、上記反対の第２
の導電性を有する濃くドープされた領域を形成する。こ
れにより、ホットキャリアの問題が低減される。上記開
口を介して周辺回路に対する電気的な接触を行い、ＤＲ
ＡＭ−ＭＯＳＦＥＴ集積回路を完成させる。

【００１０】本発明によれば更に、ＭＯＳＦＥＴデバイ
ス並びに関連するスタック型キャパシタから成るセルア
レイと、周辺回路とを有し、上記セルアレイにおけるリ
ークが少なく且つ保持時間が長いＤＲＡＭ集積回路が提
供される。集積回路のセルアレイ領域及び周辺回路領域
に第１の導電性付与ドーパントを有する半導体ウエーハ
の上に、ゲート誘電体構造及びゲート電極構造から成る
パターンが設けられる。反対の第２の導電性付与ドーパ
ントによって薄くドープされた領域が、上記半導体ウエ
ーハにおいて上記ゲート誘電体構造及びゲート電極構造
から成るパターンに隣接して設けられ、上記セルアレイ
領域の中の薄くドープされた領域は、キャパシタノード
領域及びビット線領域となる。絶縁構造体が、ゲート誘
電体構造及びゲート電極構造から成る上記パターンの側
壁上に設けられる。スタック型キャパシタは、セルアレ
イ領域の中の薄くドープされた領域のキャパシタノード
領域に電気的に接触する。上記キャパシタは、反対の第
２の導電性を有するドープされたポリシリコンのノード
層と、キャパシタ誘電体と、ドープされたポリシリコン
のプレート層とを備える。中間の絶縁誘電体層が、当該
構造の上に設けられる。上記中間の絶縁誘電体層を通り
薄くドープされた領域のビット線領域に至る開口が形成
される。ビット線領域に対する濃くドープされたポリサ
イドのビット線接点が形成される。ドープされたキャパ
シタノード層及びドープされたビット線接点層からの外
方拡散により、上記薄くドープされた領域の中に、濃く
ドープされたノード接点及び濃くドープされたビット線
接点がそれぞれ形成され、これにより、リークが少なく
保持時間が長い回路特性が得られる。周辺回路の所望の
ソース・ドレイン領域に対する開口が形成される。選択
に応じて、反対の第２の導電性を有する濃くドープされ
た領域が、上記開口の底部において上記ソース・ドレイ
ン領域に形成される。上記開口を介して、上記周辺回路
への電気的な接触が行われ、これにより、ＤＲＡＭ−Ｍ
ＯＳＦＥＴ集積回路が完成される。

【００１１】

【実施例】図１乃至図４を参照すると、新規なＤＲＡＭ
プロセスの第１の実施例、並びに、リーク電流が低く且
つ保持時間の長い改善された回路特性を有する構造が示
されている。この構造を形成するための第１の一連の工
程は、半導体の表面領域を半導体基板１０の表面領域か
ら絶縁するための絶縁層分離領域を形成する工程を含
む。半導体基板は、（１００）の結晶配向を有するｐ形
シリコンから形成するのが好ましい。説明及び図面を簡
略化するために、各デバイスの間の絶縁層分離は、部分
的にのみ示しており、そのような絶縁層分離は通常のも
のであるので詳細に説明しない。例えば、１つの方法が
米国特許第３，９７０，４８６号（Ｅ．Ｋｏｏｉ）に記
載されており、この方法においては、シリコン半導体基
板のある選択された表面部分を酸化しないようにマスク
し、次に、マスクされていない露出した表面を酸化させ
て熱酸化物を成長させる。該熱酸化物は、シリコン表面
のマスクされていない領域の中へ沈下する。マスクされ
たシリコンは、沈下した二酸化ケイ素すなわちフィール
ド酸化物パターン（ＦＯＸ２８）によって包囲されたメ
サとして残る。ＦＯＸの下には、当業界で周知のよう
に、ｐ形接合の分離領域９が形成されることが多い。次
に、以下の工程に従って、半導体デバイスをシリコンの
メサに形成することができる。

【００１２】シリコン基板１０の表面を熱酸化し、所望
の厚みのゲート酸化物１１を形成する。好ましい厚み
は、約６０乃至２００オングストロームである。ポリシ
リコン層１２は、ＬＰＣＶＤ（低圧化学蒸着法）によっ
て付着されたブランケットである。ポリシリコン層１２
の好ましい厚みは約１，２００乃至４，０００オングス
トロームである。ポリシリコン層１２は、リン（３価）
又はヒ素（５価）のイオンによって、５−１０×１０¹⁵
原子／ｃｍ²の照射量及び２０乃至６０Ｋｅｖの条件で
イオン注入されるか、あるいは、約９００°Ｃの温度で
オキシ塩化リンによってドープされる。上記層の表面
は、熱酸化されるかあるいは化学蒸着プロセスを受け、
酸化ケイ素の層１３を形成する。層１１、１２及び１３
は、当業界において通常使用される通常のリトグラフィ
ー及び異方性エッチング技術によってパターニングさ
れ、図１に示すように、ＦＯＸ２８の表面又は他の場所
にゲート電極及び構造の所望のパターンを与える。

【００１３】この時点において、ＭＯＳＦＥＴのソース
／ドレイン構造を以下の工程により形成することができ
る。図１は、Ｎチャンネル型のＦＥＴ集積回路デバイス
の形成を示している。しかしながら、Ｎチャンネル型の
実施例に与えた極性とは反対の極性を単に与えることに
より、Ｐチャンネル型のＦＥＴ集積回路デバイスを形成
することもできることは当業者には良く理解されよう。
また、同一の基板上にＮチャンネル型のデバイス及びＰ
チャンネル型のデバイスを共に形成することにより、Ｃ
ＭＯＳＦＥＴを同様の手順で形成することもできる。

【００１４】図１は、Ｎ型ドーパントのイオン注入の例
を示している。特定のＮ型イオン注入を受けるべきでは
ない領域を保護するために、リトグラフ・マスクを必要
とすることがある。リトグラフ・マスクの形成は、通常
のリトグラフ並びにエッチング技術によって行われる。
Ｎ−が薄くドープされたドレイン注入２３は、例えば、
約１×１０¹³乃至３×１０¹⁴原子／ｃｍ²の照射量のリ
ンＰ３１によって、約１０乃至３０ｋｅＶのエネルギで
実行される。その結果生ずる設計上のドーパントレベル
は、０．５乃至３０×１０¹⁸原子／ｃｍ³である。その
結果生ずる軽くドープされた領域の深さは、約０．０５
乃至０．２０マイクロメートルである。この時点で、誘
電体スペーサ２７が形成される。約６５０°Ｃ乃至９０
０°Ｃの温度でのテトラエトキシシラン（ＴＥＯＳ）の
化学蒸着法等によって、低温の酸化ケイ素の付着を行う
のが好ましい。他の酸化ケイ素の付着方法としては、シ
ラン基準のＬＰＣＶＤ（低圧化学蒸着法）がある。二酸
化ケイ素の誘電層２７の厚みは、約５００乃至４，００
０オングストロームであり、約２，０００オングストロ
ームであるのが好ましい。

【００１５】Ｎ＋が選択的に濃くドープされたソース／
ドレイン注入２４は、例えば、約５×１０¹⁴乃至５×１
０¹⁵原子／ｃｍ²の照射量のヒ素で、約１５乃至４０ｋ
ｅＶのエネルギによって行われる。このＮ⁺が選択的に
濃くドープされたソース／ドレイン注入は、その特定の
Ｎ⁺イオン注入を受けるべきではない領域を保護するた
めに、リトグラフ的なホトレジストマスクによって実行
される。より詳細に言えば、記憶セルアレーの領域には
Ｎ⁺イオン注入を行ってはならない。このプロセス工程
は、後のプロセス工程において選択的に使用することが
できる。

【００１６】上記層の異方性エッチングにより、層構造
１１、１２、１３の側壁に誘電体スペーサの層２７が形
成される。好ましい異方性エッチングは、通常の反応性
イオン・エッチング雰囲気を使用する。

【００１７】スタック型のキャパシタ構造は、多結晶シ
リコン層１２に関して上で説明したのと同一の付着技術
を用いて、キャパシタ・ノード用の多結晶シリコン層３
２を表面上に付着し、基板１０の薄くドープされたノー
ド領域２３に直接接触させることにより形成される。第
１の層の厚みは一般的に、約２，０００乃至６，０００
オングストロームである。不純物は、イオン注入技術又
はその位置をドープすることにより、第１の層の中へ導
入される。この第１の層における不純物濃度は、約１０
¹⁸乃至１０²¹原子／ｃｍ³であるのが好ましい。

【００１８】薄い誘電層３８が付着される。この層はキ
ャパシタの誘電体の役割を果たす。薄い誘電層すなわち
絶縁層は、約３０乃至２５０オングストロームの範囲に
あるのが好ましい厚みを有する。誘電層の材料は、高い
誘電率を有し且つピンホールの無い連続的な層を形成す
る適宜な材料とすることができる。上記誘電層は、酸化
ケイ素−窒化ケイ素−酸化ケイ素（ＯＮＯ）、あるい
は、窒化ケイ素−酸化ケイ素（ＮＯ）のフィルムから成
り、その全体の厚みが約３０乃至１５０オングストロー
ムである複合層であるのが好ましい。そうではなく、将
来特に重要となるものは、五酸化タンタルの如き誘電性
の酸化タンタル、あるいは、酸化タンタルと二酸化ケイ
素及び／又は窒化ケイ素の組み合わせ、又は、ＢａＳｒ
ＴＩＯ₃すなわち強誘電体材料である。

【００１９】図１に示すように、多結晶シリコン等の第
２の導電層４０が層３８上に付着されてパターニングさ
れ、第２の電極すなわちメッキ電極の役割を果たしてい
る。また、ポリシリコン層４０もリトグラフ及びエッチ
ング技術によってパターニングされる。多結晶シリコン
層３２は、キャパシタの記憶ノードである。多結晶シリ
コン層４０も、好ましくは約１０¹⁸乃至１０²¹原子／ｃ
ｍ³の範囲の濃度の不純物でドープされる。

【００２０】この時点で、単結晶シリコン領域への電気
接点、例えば、ビット線４４の薄くドープされた領域の
ビット線領域２３への接点が完了する。第１の中間誘電
層絶縁構造は、例えば、二酸化ケイ素から成る第１の層
４２と、ホウリンケイ酸ガラス、リンケイ酸ガラス、又
は同様の絶縁層から成るより厚い第２の層とから構成さ
れる。これら層の動作厚みは、酸化物層に関しては約５
００乃至２，５００オングストロームであり、ガラス質
の層４３に関しては約１，０００乃至５，０００オング
ストロームである。これらの層は一般に、低圧又は大気
圧において、又は、プラズマ・エンハンス反応室におい
て、化学蒸着法によって付着される。

【００２１】次に図２を参照すると、接点窓すなわち接
点開口が、絶縁層構造４２を通って、セルアレイ領域の
薄くドープされたビット線領域２３まで形成される。上
記開口は、この時点においては他の領域には見えない。
このプロセス工程は通常、リトグラフィー及びエッチン
グ技術によって行われ、これら技術は、中間の誘電層構
造４２、４３の要素を共に異方性エッチングする反応性
イオンエッチング・プロセスを用いるのが好ましい。代
表的な反応性イオンエッチング・プロセスは、フッ素を
含むエッチング化学種を用いる。これらの酸化物／ガラ
ス層エッチング・プロセスは、当業者には周知である。
接点窓の開口の寸法は、エッチング、並びに、リトグラ
フィーのパターニング能力の限界に応じて極力小さくす
ることができる。

【００２２】第２の導電性ポリシリコン、金属又は複合
金属の層、あるいはポリサイド（ｐｏｌｙｃｉｄｅ：例
えばタングステン・ポリサイド）の複合層が、開口の上
方及び開口の側部において、露出されたビット線領域２
３及び中間の誘電体構造４２に付着される。この層はビ
ット線接点となる。好ましい接点構造は、ポリシリコン
層４４及び金属ケイ化物層４５の２つの層から成るポリ
サイドである。これらの層は、例えば低圧化学蒸着法又
はスパッタリングによって付着させることができる。そ
の動作厚みは、約２００乃至１０，０００オングストロ
ームであり、好ましい厚みは、約２，０００乃至４，０
００オングストロームである。上記層４４、４５の厚み
は、コンタクト・ホールすなわち接続孔の高さ及び形状
に依存する。第２の導電層４４、４５は、通常のリトグ
ラフィー及びエッチングによってパターニングされる。
ビット線の導電層４４のドーパント濃度は、５×１０¹⁹
乃至５×１０²¹原子／ｃｍ³である。ドープ濃度をこの
ように高くして、その後の加熱工程の間の所望の外方拡
散により、薄くドープされたビット線領域２３に優れた
ビット線接触を与えるようにするのが望ましい。このド
ーピング工程は、熱外方拡散によって行われ、該熱外方
拡散は、シリコンダメージ（ｓｉｌｉｃｏｎｄａｍａｇ
ｅ）のようなどのようなイオン注入を生じさせることが
なく、従って、安定したリーク機構、及び／又は、ＶＨ
Ｔ現象のバースト型のランダムリーク機構を排除する。

【００２３】臨界加熱工程が実行されるが、この工程は
幾つかの重要な目的を有しており、（１）薄くドープさ
れたノード、並びに、セルアレイ領域のビット線領域２
３におけるイオン注入ダメージを熱的に除去し、（２）
キャパシタのポリシリコンノード層３２から薄くドープ
された領域２３の中への外方拡散により、濃くドープさ
れたノード接点領域４７を形成し、（３）ビット線の接
点４４、４５から薄くドープされた領域２３の中への外
方拡散により、濃くドープされたビット線接点領域５０
を形成する。その加熱は、約８００°Ｃ乃至９５０°Ｃ
の温度で約２０乃至１２０分間にわたって行われるが、
約８００°Ｃ乃至１，０００°Ｃの温度で約１０秒乃至
数分間にわたって短時間の熱アニールを行うこともでき
る。ノード接点４８は、より深くて薄くドープされた領
域２３を通っており、また、ビット線の接点５０は、４
８（Ｎ⁺）がビット線の５０（Ｎ⁺）に比較して熱工程の
影響をより大きく受けるので、領域２３を通過しない。
３２が付着された後に、ＯＮＯ、３８及び４０は総て、
熱ＣＶＤにより付着される。５０（Ｎ⁺）は、これら総
ての後に行われる。しかしながら、４８（Ｎ⁺）は必ず
しも２３（Ｎ^-）を通過する必要は無い。すなわち、４
８（Ｎ⁺）は、５０（Ｎ⁺）よりも深い。

【００２４】本発明者は、Ｎ＋ビット線を使用すること
は必要ではなく、事実、ＤＲＡＭ構造の特徴サイズを、
０．５ミクロンあるいはそれ以下の非常に小さな寸法に
するという欠点があるという予想外の発見をした。本発
明者は、ビット線としてポリサイド接点を使用する。ポ
リシリコン及び金属ケイ化物から成るこの接点は、Ｎ−
ビット線及びキャパシタ・ノード領域の中へ外方拡散さ
せるべきＮ＋源又は同様なドーパントとして使用するこ
とができる。シリコン基板を薄くドープし、良好な接点
を得ることができる。

【００２５】第２の中間誘電体絶縁層が、露光され且つ
パターニングされた第２の導電層（ビット線）４４、４
５、並びに、残りの第１の中間誘電層の上に形成され
る。この第２の中間誘電層は、例えば、酸化ケイ素の層
４６、及びホウリンケイ酸ガラスの層４７から成る複合
層とすることができる。そうではなく、当業界において
周知のように、サンドイッチ型の酸化ケイ素ＳＯＧ酸化
ケイ素の中間誘電体を用いることができる。上記第２の
中間誘電層の全体の厚みは、約１，０００乃至５，００
０オングストロームである。上記層を付着させる方法は
当業界において周知である。

【００２６】次に図３を参照すると、臨界的な工程によ
り周辺回路が形成されている。ここではエッチング工程
を用い、所望の薄くドープされた領域２３に対する接点
開口を周辺回路に形成する。開口は、当業界においては
周知のリトグラフィー及びエッチング技術によって、第
１及び第２の中間誘電層４２、４３、４６、４７を貫通
して形成される。Ｎ⁺接点のイオン注入は、約１×１０
¹⁴乃至５×１０¹⁵原子／ｃｍ²の照射量のリン、並び
に、約１０乃至３０ｋｅＶのエネルギを用い、図３に示
すように、Ｎ型の薄くドープされたドレインＭＯＳＦＥ
Ｔ周辺ＤＲＡＭ集積回路デバイスの接点領域５２を有す
るソース／ドレインを完成させる。Ｎ＋領域は、非常に
浅くて約０．０５乃至０．３５マイクロメートルである
のが望ましいが、その理由は、Ｎ⁺領域が深すぎると、
半導体又は接合部を通るリークすなわち漏洩が生ずる恐
れがあるからである。その結果、Ｎ⁺領域のドーパント
レベルは、約１×１０²⁰乃至５×１０²¹原子／ｃｍ³と
なるべきである。これは重要なことであり、その理由
は、接点開口のエッチングはまた、エッチングの選択性
が有限であるために、シリコン層をエッチングで除去し
て表面のドーピング濃度を極めて低くし、その結果、金
属の接触を不十分にして高い抵抗を生ずる恐れがあるか
らである。

【００２７】勿論、周辺回路はＣＭＯＳタイプとするこ
とができるが、Ｐ型ＭＯＳＦＥＴを別の時に都合良く行
うことができる。また、当業界において周知のように、
次に形成されるＰ型のＭＯＳＦＥＴの中にＮ型のタブ
（ｔｕｂ）を形成する必要があろう。本明細書において
は、Ｐ型のＭＯＳＦＥＴデバイスを処理するための通常
のＣＭＯＳ処理に関して、Ｓ．Ｍ．Ｓｚｅの”ＶＬＳＩ
ＴＥＣＨＮＯＬＯＧＹ”（ＭｃＧｒａｗ−Ｈｉｌｌ
Ｉｎｔｅｒｎａｔｉｏｎａｌ−Ｓｉｎｇａｐｏｒｅ，１
９８８）の４８３−４８７頁を参照する。

【００２８】次に、金属学的な接点５４を周辺領域５４
に形成する。接点層すなわち接触層は一般に、アルミニ
ウム、アルミニウム／シリコン、タングステン、チタン
ニッケル／タングステン、アルミニウム／シリコン／
銅、チタンニッケル／アルミニウム／シリコン／銅／チ
タンニッケル、チタン／チタンニッケル／アルミニウム
／シリコン／銅／チタンニッケル、チタンタングステン
／アルミニウム／シリコン／銅／チタンタングステン、
又は、チタン／チタンニッケル／アルミニウム／シリコ
ン／銅、並びにこれらの組み合わせであり、周知の通常
の蒸着、スパッタリング、化学蒸着法等により付着さ
れ、リトグラフィー及びエッチング技術を用いてパター
ニングされて図４に示す最終的な金属学的な構造を形成
する。その後、当業界において周知のように、その上に
パッシベーション層５６が形成される。上記層５６の組
成は、例えば、プラズマ・エンハンスＣＶＤ酸化物、Ｓ
ＯＧ又は他の複合物とすることができる。

【００２９】周辺回路のＭＯＳＦＥＴはＮ＋ソース／ド
レイン領域を必要とするが、その理由は、Ｎ＋は直列抵
抗を大きく減少させ、従って、高速回路に関するＭＯＳ
ＦＥＴ性能（例えば速度）を大幅に向上させるからであ
る。ＭＯＳＦＥＴを切り替えるセル領域は、上述のより
高速の性能を必要とせず、従って、Ｎ−領域で十分であ
る。ＤＲＡＭの速度は、周辺速度によって制限されるの
であって、セルアレイのスイッチトランジスタの速度に
よって制限されるのではない。

【００３０】次に図５を参照して本発明の第２の実施例
を説明する。この第２の実施例の一般的な目的並びにそ
の結果生ずる構造に関して、上に引用したＮｉｃｈｋｙ
Ｃ．Ｃ．Ｌｕ外の論文、並びに、Ｃｒｉｔｃｈｌｏｗ
外の特許明細書を参照する。この発明は、上述のプロセ
ス並びに構造の変更例であり、上述の第１の実施例で説
明した優れた低いリーク電流並びに長い保持時間を可能
にするが、基板−プレートトレンチ・キャパシタのメモ
リ・セルをＤＲＡＭに使用される。

【００３１】図５のプロセスはＰ＋基板６０を使用して
おり、該基板の上にはエピタキシャル成長されたＰエピ
タキシャル層６２が設けられている。５乃至６マイクロ
メートルのトレンチが、反応性イオン・エッチングによ
って基板６０、６２の中に形成される。当業者には理解
されるように、酸化ケイ素／窒化ケイ素／酸化ケイ素の
如き複合記憶絶縁体６４が、二酸化ケイ素の３０乃至１
５０オングストロームに等しくなるまで、トレンチに形
成される。これらトレンチには、Ｐ＋ポリシリコン６６
が充填されて平坦化される。リトログレードＮウエル６
８が２つのリンのインプラント（ｉｍｐｌａｎｔ）によ
って形成され、これらインプラントは、表面インプラン
ト、並びに、１．６ＭＥＶのエネルギを用いるディープ
・インプラントである。凹陥された標準的な酸化物絶縁
体（ＦＯＸ）は、上記第１の実施例に関して説明した通
りである。次に、Ｐ及びＮのＭＯＳＦＥＴデバイスの敷
居値電圧を、当業界では周知の単一のホウ素インプラン
トによって調節する。

【００３２】ここでＭＯＳＦＥＴデバイスが第１の実施
例で説明したように形成され、ゲート誘電体１１、並び
にＮ＋ポリシリコン又はポリサイド（Ｎ＋）のゲート電
極１２が形成され且つスタック型のパターニングを受け
る。Ｐ−ドーパントのイオン注入を用い、セルアレイ領
域の中に薄くドープされたビット線領域を、また、周辺
回路領域に薄くドープされたソース・ドレイン領域を形
成する。当業者には理解されるように、周辺回路領域の
Ｎ−ドープされた領域（図示せず）が別個に形成され
る。Ｐ−イオン注入を受けない領域を保護するために、
リトグラフ・マスクを必要とすることがある。リトグラ
フ・マスクの形成は、通常のリトグラフィー及びエッチ
ング技術によって行われる。Ｐ−が薄くドープされるド
レイン注入７０は、例えば、約１乃至３０×１０¹³原子
／ｃｍ²の照射量のホウ素を用い、約５乃至２５Ｋｅｖ
のエネルギによって実行される。その結果生ずる設計上
のドーパントレベルは、０．５乃至３０×１０¹⁸原子／
ｃｍ³である。その結果生ずる薄くドープされた領域の
深さは、約０．０８乃至０．３０ミクロンである。

【００３３】次に、誘電体スペーサ２７を形成する。低
温酸化ケイ素付着が好ましく、これは、例えば、約６５
０°Ｃ乃至９００°Ｃの温度におけるテトラエトキシシ
ラン（ＴＥＯＳ）の化学蒸着によって行う。他の酸化ケ
イ素付着法としては、シラン基準のＬＰＣＶＤ（低圧化
学蒸着法）がある。二酸化ケイ素の誘電層２７の厚み
は、約５００乃至４，０００オングストロームであり、
約２，０００オングストロームであるのが好ましい。

【００３４】上記層のイオン・エッチングにより、層構
造１１、１２の側壁に誘電体スペーサ層２７が形成され
る。好ましいイオン・エッチングにおいては、通常の反
応性イオン・エッチングの雰囲気が使用される。

【００３５】ここで、次の選択的なシリコンのエピタキ
シ（エピタキシャル成長）、並びに、随意のサリサイド
（セルフ・アライド・シリサイド）の形成のために、ポ
リシリコン・ゲート及びソース・ドレイン領域の表面が
開口される。このプロセスは以下の工程を含む。選択的
なシリコンエピタキシ・フィルムが、露出されたシリコ
ン基板及びポリシリコンゲートの表面の上に成長される
（Ｓ．Ｗｏｌｆの”ＳｉｌｉｃｏｎＰｒｏｃｅｓｓｉ
ｎｇｆｏｒｔｈｅＶＬＳＩＥｒａ”，Ｖｏｌｕ
ｍｅ１：ＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏｇｙ，Ｌ
ａｔｔｉｃｅＰｒｅｓｓ，ＳｕｎｓｅｔＢｅａｃ
ｈ，ＣＡ．参照）。シリコンの選択的なエピタキシは、
ポリシリコン６６から隣接するソース・ドレイン領域７
０まで成長することができ、従って、エピタキシャル層
のコネクタ７２を形成する。選択的に成長されたエピタ
キシャル層を濃くドープ（その箇所を）する（Ｊ．Ｂ
ｌｏｏｍｅｔａｌ．の”ＴｈｅＩｎｃｏｒｐｏｒ
ａｔｉｏｎｏｆＰｈｏｓｐｈｏｒｕｓｉｎｓｉ
ｌｉｃｏｎＥｐｉｔａｘｉａｌＬａｙｅｒＧｒｏ
ｗｔｈ”，ＪｏｕｒｎａｌｏｆＥｌｅｃｔｒｏｃｈ
ｅｍｉｃａｌＳｏｃｉｅｔｙ，Ｖｏｌｕｍｅ１２
１，１９７４の３５４頁参照）か、Ｐ＋注入又はＰ＋熱
拡散を行うことができる。随意のサリサイド（セルフ・
アライド・シリサイド）形成を周辺領域に実行し、一
方、セルアレイ領域をマスキングすることができる。上
記第１の実施例のように、ＬＤＤ構造を周辺のＭＯＳＦ
ＥＴに形成することができる。

【００３６】上記プロセスの結果として、トレンチ型キ
ャパシタをスイッチトランジスタに接続するための濃く
ドープされたエピ層コネクタ７２が生ずる。また、Ｐ＋
ソース・ドレイン領域を有するＬＤＤ−ＭＯＳＦＥＴが
周辺領域だけに形成される。

【００３７】この時点で、ビット線７８の薄くドープさ
れた領域のビット線領域７０への接点の如き、単結晶シ
リコン領域に対する電気接点が形成される。第１の中間
誘電層構造７５が、例えば、二酸化ケイ素の第１の層
と、ホウリンケイ酸ガラス、リンケイ酸ガラス又は同様
な絶縁層から成るかなり厚い第２の層とから構成され
る。上記層は、第１の実施例の層４２、４３と同様であ
る。

【００３８】この時点において、絶縁層構造７５を通っ
てセルアレイ領域のＰ−で薄くドープされたビット線領
域７０へ至る接点窓すなわち開口が形成される。この時
点において、上記開口は他の領域には形成されない。こ
のプロセス工程は通常、中間の誘電層構造７５の両方の
要素を異方性エッチングする反応性イオン・エッチング
プロセスを用いるのが好ましいリトグラフィー及びエッ
チング技術によって行われる。代表的な反応性イオン・
エッチングプロセスは、フッ素を含むエッチング化学種
を使用する。上記酸化物／ガラス層のエッチングプロセ
スは当業界において周知である。接点窓の開口の寸法
は、エッチング及びリトグラフィーのパターニングの限
度範囲内で極力小さくすることができる。

【００３９】第２の導電性ポリシリコン、金属又は複合
金属の層、あるいはポリサイドの複合層（例えば、タン
グステンポリサイド）７８が、開口の側部の上方及びそ
の上の露出されたビット線領域７０並びに中間誘電体構
造７５の上に付着される。上記層７８はビット線接点と
なる。接点構造のプロセス及び構造は、上述の第１の実
施例に関して説明した使用可能な代替例と同様である。
層７８は、通常のリトグラフィー及びエッチングによっ
てパターニングされる。ビット線の導電層７８のドーパ
ント濃度は十分に高く、これにより、後の加熱工程の間
の望ましい外方拡散が、薄くドープされたビット線領域
７０に優れたＰ⁺ビット線接点をもたらすことを可能と
する。

【００４０】重要すなわち臨界的な加熱工程が実行さ
れ、この加熱工程は、（１）セルアレイ領域の薄くドー
プされたＰ−ビット線領域７０のイオン注入ダメージを
熱処理により除去し、また（２）上記ビット線接点７８
から上記薄くドープされた領域７０への外方拡散により
濃くドープされたビット線接点領域８０を形成する等の
幾つかの重要な目的を有する。上記加熱は、約８００乃
至９５０°Ｃの温度で約２０乃至１２０分間にわたって
行われる。また、第１の実施例のように、短時間の熱ア
ニール（ＲＴＡ）を用いることもできる。

【００４１】第２の中間絶縁誘電層８２が、露出され且
つパターニングされた第２の導電層（ビット線）７８、
並びに残りの第１の中間誘電層の上に形成される。この
第２の中間誘電層８２は、例えば、酸化ケイ素の層及び
ホウリンケイ酸ガラスの層から成る複合層とすることが
できる。そうではなく、当業界においては周知のよう
に、サンドイッチ型の酸化ケイ素−ＳＯＧ−酸化ケイ素
の中間誘電体を使用することができる。上記第２の中間
誘電層の全体の厚みは、第１の実施例に関して説明した
のと同様である。

【００４２】周辺回路の形成を完成させるための重要な
工程を次に実行する。この時点においてエッチング工程
を用い、所望の薄くドープされたＰ−領域７０に対する
接点開口を周辺回路領域に形成する。当業界において周
知のリトグラフィー及びエッチング技術によって、第１
及び第２の中間誘電層７５、８２を通る開口を形成す
る。Ｐ＋ソース／ドレインのコンタクトホールのイオン
注入は、約１×１０¹⁴乃至５×１０¹⁵原子／ｃｍ²の照
射量のＢＦ₂、並びに、約１０乃至４０ｋｅＶのエネル
ギを用い、Ｐ型の薄くドープされたドレインＭＯＳＦＥ
Ｔ周辺ＤＲＡＭ集積回路デバイスのソース／ドレインコ
ンタクトホール領域８４を完成させる。Ｐ＋領域は非常
に浅くて約０．０８乃至０．３５ミクロンであるのが望
ましいが、その理由は、接合すなわちジャンクションが
深すぎると、トランジスタ又はジャンクションを通るリ
ークが生ずる恐れがあるからである。その結果生ずるＰ
＋領域のドーパントレベルは、約１×１０²⁰乃至５×１
０²¹原子／ｃｍ³である。これは重要であり、その理由
は、コンタクトホールのエッチングは通常、有限のエッ
チング選択性のために、シリコン層を一部をもエッチン
グにより除去し、残留表面ドーパント濃度を極めて低く
し、従って、金属の接触が不完全で高い抵抗を生ずるか
らである。

【００４３】周辺回路がＣＭＯＳタイプであり、Ｎ型Ｍ
ＯＳＦＥＴを別の時間に通常の如く行って周辺回路を完
成させることは勿論理解されよう。

【００４４】この時点において、周辺領域８４に対する
金属学的な接点８６が形成される。接点層は一般に、ア
ルミニウム、アルミニウム／シリコン、タングステン、
チタンニッケル／タングステン、アルミニウム／シリコ
ン／銅、チタンニッケル／アルミニウム／シリコン／銅
／チタンニッケル、チタン／チタンニッケル／アルミニ
ウム／シリコン／銅／チタンニッケル、チタンタングス
テン／アルミニウム／シリコン／銅／チタンタングステ
ン、又はチタン／チタンニッケル／アルミニウム／シリ
コン／銅、並びにこれらの組み合わせであり、通常の周
知の蒸着、スパッタリング、化学蒸着等によって付着さ
れ、リトグラフィー及びエッチング技術を用いてパター
ニングされて図５に示す最終的な金属学的な構造を形成
する。

【００４５】図６を参照して本発明の第３の実施例を検
討する。本実施例の全体的なプロセス並びにその結果生
ずる構造に関して、上述のＢ．Ｗ．Ｓｈｅｎｅｔａ
ｌ．の論文を参照する。この発明は、そのようなプロセ
ス及び構造の変更例であり、第１の実施例で説明したよ
うな極めて少ないリーク及び長いホールド時間を可能と
するが、ＤＲＡＭ用のトレンチ型キャパシタの記憶セル
に使用される。

【００４６】図６のプロセスはＰ−基板９０を使用す
る。６つのマイクロメートルトレンチが、イオン・エッ
チングによって基板６０に形成される。Ｎ−注入層９２
がトレンチの周辺に形成される。酸化ケイ素／窒化ケイ
素／酸化ケイ素の如き複合型の記憶インシュレータ９４
がトレンチに形成されるが、これは当業界において周知
である。トレンチは、濃くドープされたポリシリコン９
６で充填され、且つ平坦化される。標準的な凹型酸化物
絶縁（ＦＯＸ：大部分は周辺回路に用いられるので図示
しない）は、第１の実施例に関して説明した。次に、当
業界では周知のように単一のホウ素注入によって、Ｐ及
びＮのＭＯＳＦＥＴデバイスの敷居値電圧が調節され
る。

【００４７】この時点において、第１の実施例で述べた
ようにＭＯＳＦＥＴデバイスが形成され、Ｎ＋ポリシリ
コンから成るゲート誘電体１１及びゲート電極１２が形
成され且つスタック型のパターニングを受ける。その上
に酸化ケイ素層１３が形成される。酸化ケイ素層１３を
介するＮ−ドーパントのイオン注入を用い、セルアレイ
領域の中の薄くドープされたビット線領域、並びに、周
辺回路領域の薄くドープされたソース・ドレイン領域を
形成する。当業者には周知のように、周辺回路領域のＰ
−ドープされた領域（図示せず）を別個に形成する。上
記特定のＮ−イオン注入を受けていない領域を保護する
ためにリトグラフ・マスクを必要とすることがある。リ
トグラフ・マスクの形成は、通常のリトグラフィー及び
エッチング技術によって行う。Ｎ−で薄くドープされた
ドレイン注入１００は、例えば、約１×１０¹³乃至３×
１０¹⁴原子／ｃｍ²の照射量のＰ３１、並びに、約１０
乃至３０ｋｅＶのエネルギによって行う。その結果生ず
る設計上のドーパントレベルは、０．５乃至３０×１０
¹⁸原子／ｃｍ³である。その結果生じる薄くドープされ
た領域の深さは、約０．０５乃至０．２０マイクロメー
トルである。この時点で、誘電体スペーサ９７が形成さ
れる。例えば、当業界において周知の化学蒸着法によっ
て低温窒化ケイ素付着を行うのが好ましい。窒化ケイ素
の誘電層９７の厚みは、約５００乃至４，０００オング
ストロームの間であり、約２，０００オングストローム
であるのが好ましい。

【００４８】上記層の異方性エッチングにより、層構造
１１、１２、１３の側壁に誘電体スペーサ層９７が形成
される。好ましい異方性エッチングは、通常の反応性イ
オン・エッチング雰囲気を用いる。選択的なＮ⁺で濃く
ドープされたソース／ドレイン注入１１４は、例えば、
約５×１０¹⁴乃至５×１０¹⁵原子／ｃｍ²の照射量のヒ
素、並びに、約１５乃至４０ｋｅＶのエネルギを用いて
行う。この選択的なＮ⁺で濃くドープされたソース／ド
レイン注入は、上記特定のＮ＋イオン注入を受けていな
い領域を保護するために、リトグラフ・ホトレジストマ
スクを用いて行う。すなわち、記憶セルアレイ領域は、
Ｎ⁺イオン注入を受けてはならない。

【００４９】ここで、例えば、ビット線接点の薄くドー
プされた領域のビット線領域１００への単結晶シリコン
領域に対する電気接点が完成される。第１の中間の絶縁
誘電層構造は、例えば、二酸化ケイ素の第１の層１０
２、及び、ホウリンケイ酸ガラス、リンケイ酸ガラス、
又は同様の絶縁層から成るより厚い第２の層１０４から
構成される。上記層は、第１の実施例の層４２、４３と
同様である。

【００５０】この時点において、絶縁層構造１０２、１
０４を通ってセルアレイ領域のＮ−で薄くドープされた
ビット線領域１００へ至る接点窓すなわち開口が形成さ
れる。この時点において、上記開口は他の領域には形成
されない。このプロセス工程は通常、中間の誘電層構造
１０２、１０４の両方の要素を異方性エッチングする反
応性イオン・エッチングプロセスを用いるのが好ましい
リトグラフィー及びエッチング技術によって行われる。
代表的な反応性イオン・エッチングプロセスは、フッ素
を含むエッチング化学種を使用する。上記酸化物／ガラ
ス層のエッチングプロセスは当業界において周知であ
る。接点窓の開口の寸法は、エッチング及びリトグラフ
ィーのパターニングの限度範囲内で極力小さくすること
ができる。

【００５１】第２の導電性ポリシリコン、金属又は複合
金属の層、あるいはポリサイドの複合層（例えば、タン
グステンポリサイド）１０６が、開口の側部の上方及び
その上の露出されたビット線領域１００並びに中間誘電
体構造１０２、１０４の上に付着される。上記層１０６
はビット線接点となる。接点構造のプロセス及び構造
は、上述の第１の実施例に関して説明した使用可能な代
替例と同様である。層１０６は、通常のリトグラフィー
及びエッチングによってパターニングされる。ケイ化ポ
リシリコン１０６であるのが好ましいビット線の導電層
のドーパント濃度は十分に高く、これにより、後の加熱
工程の間の望ましい外方拡散が、薄くドープされたビッ
ト線領域１００に優れたＮ⁺ビット線接点をもたらすこ
とを可能とする。

【００５２】重要すなわち臨界的な加熱工程が実行さ
れ、この加熱工程は、（１）セルアレイ領域の薄くドー
プされたＮ^-ビット線領域１００のイオン注入ダメージ
を熱処理により除去し、また（２）上記ビット線接点１
０６から上記薄くドープされた領域１００への外方拡散
により濃くドープされたビット線接点領域１１０を形成
する等の幾つかの重要な目的を有する。上記加熱は、約
８００乃至９５０°Ｃの温度で約２０乃至１２０分間に
わたって行われるが、約８００乃至１，０００°Ｃの温
度で約１０秒乃至数分間にわたる短時間の熱アニール
（ＲＴＡ）を用いることもできる。

【００５３】第２の中間絶縁誘電層１１２が、露出され
且つパターニングされた第２の導電層（ビット線）１０
６、並びに残りの第１の中間誘電層１０２、１０４の上
に形成される。この第２の中間誘電層１１２は、例え
ば、酸化ケイ素の層及びホウリンケイ酸ガラスの層から
成る複合層とすることができる。そうではなく、当業界
においては周知のように、サンドイッチ型の酸化ケイ素
−ＳＯＧ−酸化ケイ素の中間誘電体を使用することがで
きる。上記第２の中間誘電層の全体の厚みは、第１の実
施例に関して説明したのと同様である。

【００５４】周辺回路の形成を完成させるための重要な
工程を次に実行する。この時点においてエッチング工程
を用い、所望の薄くドープされたＮ−領域１００に対す
る接点開口を周辺回路領域に形成する。当業界において
周知のリトグラフィー及びエッチング技術によって、第
１及び第２の中間誘電層１０２、１０４、１１２を通る
開口を形成する。Ｎ＋ソース／ドレインのコンタクトホ
ールのイオン注入は、約１×１０¹⁴乃至５×１０¹⁵原子
／ｃｍ²の照射量のＰ３１、並びに、約１０乃至４０ｋ
ｅＶのエネルギを用い、Ｎ型の薄くドープされたドレイ
ンＭＯＳＦＥＴ周辺ＤＲＡＭ集積回路デバイスのソース
／ドレイン領域１１４を完成させる。Ｎ＋領域は非常に
浅くて約０．０５乃至０．３５マイクロメートルである
のが望ましいが、その理由は、接合すなわちジャンクシ
ョンが深すぎると、トランジスタ又はジャンクションを
通るリークが生ずる恐れがあるからである。その結果生
ずるＮ＋領域のドーパントレベルは、約１×１０²⁰乃至
５×１０²¹原子／ｃｍ³である。

【００５５】上述の実施例に関して既に説明したよう
に、周辺回路がＣＭＯＳタイプであり、Ｎ型ＭＯＳＦＥ
Ｔを別の時間に通常の如く行って周辺回路を完成させる
ことは勿論理解されよう。

【００５６】この時点において、周辺領域１１４に対す
る金属学的な接点１１６が形成される。接点層は一般
に、アルミニウム、アルミニウム／シリコン、タングス
テン、チタンニッケル／タングステン、アルミニウム／
シリコン／銅、チタンニッケル／アルミニウム／シリコ
ン／銅／チタンニッケル、チタン／チタンニッケル／ア
ルミニウム／シリコン／銅／チタンニッケル、チタンタ
ングステン／アルミニウム／シリコン／銅／チタンタン
グステン、又はチタン／チタンニッケル／アルミニウム
／シリコン／銅、並びにこれらの組み合わせであり、通
常の周知の蒸着、スパッタリング、化学蒸着等によって
付着され、リトグラフィー及びエッチング技術を用いて
パターニングされて図６に示す最終的な金属学的な構造
を形成する。

【００５７】本発明を好ましい実施例を参照して図示並
びに説明したが、本発明の範囲内において、形態及び詳
細における種々の変更を行うことができることは当業者
には理解されよう。

【図面の簡単な説明】

【図１】本発明に従ってスタック型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第１の実施例の工程並びに
その結果生じる構造を示す概略的な断面図である。

【図２】本発明に従ってスタック型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第１の実施例の工程並びに
その結果生じる構造を示す概略的な断面図である。

【図３】本発明に従ってスタック型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第１の実施例の工程並びに
その結果生じる構造を示す概略的な断面図である。

【図４】本発明に従ってスタック型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第１の実施例の工程並びに
その結果生じる構造を示す概略的な断面図である。

【図５】本発明に従ってトレンチ型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第２の実施例の工程の結
果、並びにその結果生ずる構造を示す概略的な断面図で
ある。

【図６】本発明に従ってトレンチ型キャパシタのＭＯＳ
ＦＥＴ構造を形成するための第３の実施例の工程の結
果、並びにその結果生ずる構造を示す概略的な断面図で
ある。

【符号の説明】

１０シリコン基板１１ゲート酸化
物層１２ポリシリコン層１３酸化ケイ素
層２３薄くドープされたノード領域２７誘電体スペ
ーサ層３２多結晶シリコン層３８誘電層４０ポリシリコン層４２二酸化ケイ
素の第１の層４３絶縁層から成る第２の層４４ビット線４５金属シリサイド層

───────────────────────────────────────────────────── フロントページの続き (72)発明者盧志遠台湾新竹市光明新村一六七之一號３樓 (72)発明者盧超群台湾新竹市竹村三路二二號四樓 (72)発明者段孝勤台湾新竹市武陵東路八十號

Claims

【特許請求の範囲】

【請求項１】リークが少なく保持時間の長いＤＲＡＭ
−ＭＯＳＦＥＴ集積回路を半導体ウエーハに形成するた
めの方法において、前記集積回路のセルアレイ領域及び周辺回路領域に第１
の導電性付与ドーパントを有する前記半導体ウエーハ上
に、ゲート誘電体構造及びゲート電極構造から成るパタ
ーンを形成する工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーン、及び、イオン注入を用いて、反対の第２の導線性
付与ドーパントで薄くドープされた複数の領域を前記半
導体ウエーハに形成し、前記セルアレイ領域の中の前記
薄くドープされた領域がビット線領域となるようにする
工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーンの側壁の上に絶縁体構造を形成する工程と、前記セルアレイ領域の中の前記薄くドープされた領域の
中のある領域に電気的に接触するキャパシタを形成する
工程と、該構造の表面に中間の絶縁誘電体層を形成する工程と、前記中間の絶縁誘電体層を通って前記薄くドープされた
領域のビット線領域に至る開口を形成する工程と、前記ビット線領域に対する濃くドープされたビット線接
点を形成する工程と、前記薄くドープされた領域へのイオン注入によって生じ
た前記薄くドープされた領域におけるイオン注入ダメー
ジを熱処理により除去し、且つ、前記ドープされたビッ
ト線接点層からの外方拡散を起こさせて前記薄くドープ
された領域の中に濃くドープされたビット線接点を形成
するために、該構造を加熱し、これにより、リークが少
なく保持時間の長い前記回路特性を生じさせる工程と、前記周辺回路の前記薄くドープされた領域の所望の領域
への開口を形成する工程と、前記開口を介して、前記反対の第２の導電性を有する濃
くドープする導電性付与ドーパントを必要に応じてイオ
ン注入し、前記反対の第２の導電性を有する濃くドープ
されたソース・ドレイン領域を形成する工程と、前記開口を介して前記周辺回路に対する電気的な接触を
行い、これにより、前記ＤＲＡＭ−ＭＯＳＦＥＴ集積回
路を完成させる工程とを備える方法。
【請求項２】請求項１の方法において、前記キャパシ
タはスタック型のキャパシタであり、前記ビット線接点
層はポリサイド層であることを特徴とする方法。
【請求項３】請求項１の方法において、前記薄くドー
プされた領域はＮ^-であり、前記濃くドープされたビッ
ト線接点領域はＮ⁺であり、前記周辺領域にイオン注入
される前記濃くドープする反対の第２のドーパントはＮ
⁺であることを特徴とする方法。
【請求項４】請求項１の方法において、前記キャパシ
タはトレンチ型のキャパシタであり、前記ポリシリコン
はＰ⁺であり、前記濃くドープされたビット線接点領域
はＰ⁺であり、前記周辺領域にイオン注入される前記濃
くドープする反対の第２のドーパントはＰ⁺であり、前
記薄くドープされた領域はＰ^-であることを特徴とする
方法。
【請求項５】請求項１の方法において、前記キャパシ
タはトレンチ型のキャパシタであり、前記ポリシリコン
はＮ⁺であり、前記濃くドープされたビット線接点領域
はＮ⁺であり、前記周辺領域にイオン注入される前記濃
くドープする反対の第２のドーパントはＮ⁺であり、前
記薄くドープされた領域はＮ⁺であることを特徴とする
方法。
【請求項６】請求項２の方法において、前記第１の導
電性付与ドーパントはＰ型であり、前記反対の第２の導
電性付与ドーパントはＮ型であり、前記薄くドープされ
た領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／ｃｍ
³の導電性を有し、前記濃くドープされたビット線接点
領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ³の導電
性を有し、前記周辺回路領域の中の前記濃くドープされ
た領域は約１×１０²⁰乃至５×１０²¹原子／ｃｍ³の導
電性を有することを特徴とする方法。
【請求項７】請求項５の方法において、前記第１の導
電性付与ドーパントはＰ型であり、前記反対の第２の導
電性付与ドーパントはＮ型であり、前記薄くドープされ
た領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／ｃｍ
³の導電性を有し、前記濃くドープされたビット線接点
領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ³の導電
性を有し、前記周辺回路領域の中の前記濃くドープされ
た領域は約１×１０²⁰乃至５×１０²¹原子／ｃｍ³の導
電性を有することを特徴とする方法。
【請求項８】請求項４の方法において、前記第１の導
電性付与ドーパントはＮ型であり、前記反対の第２の導
電性付与ドーパントはＰ型であり、前記薄くドープされ
た領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／ｃｍ
³の導電性を有し、前記濃くドープされたビット線接点
領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ³の導電
性を有し、前記周辺回路領域の中の前記濃くドープされ
た領域は約１×１０²⁰乃至５×１０²¹原子／ｃｍ³の導
電性を有することを特徴とする方法。
【請求項９】請求項１の方法において、前記濃くドー
プされたビット線接点からイオン注入ダメージを熱処理
により除去するための前記加熱は、約８００乃至９５０
°Ｃの温度を用いて約２０乃至１２０分間行うことを特
徴とする方法。
【請求項１０】請求項１の方法において、前記濃くド
ープされたビット線接点からイオン注入ダメージを熱処
理により除去する前記加熱は、約８００°Ｃ乃至１，０
００°Ｃの温度で約１０秒乃至数分にわたる短時間の熱
アニール（ＲＴＡ）によって実行されることを特徴とす
る方法。
【請求項１１】ＭＯＳＦＥＴデバイス及びこれに関連
するスタック型のキャパシタから成るセルアレイと、周
辺回路とを備え、前記セルアレイにおけるリークが少な
く且つ保持時間が長いＤＲＡＭ集積回路を形成するため
の方法において、前記集積回路のセルアレイ領域及び周辺回路領域に第１
の導電性付与ドーパントを有する前記半導体ウエーハ上
に、ゲート誘電体構造及びゲート電極構造から成るパタ
ーンを形成する工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーン、及び、イオン注入を用いて、反対の第２の導線性
付与ドーパントで薄くドープされた複数の領域を前記半
導体ウエーハに形成し、前記セルアレイ領域の中の前記
薄くドープされた領域が、キャパシタノード領域及びビ
ット線領域となるようにする工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーンの側壁の上に絶縁体構造を形成する工程と、前記セルアレイ領域の中の前記薄くドープされた領域の
キャパシタノード領域に電気的に接触するスタック型の
キャパシタであって、前記反対の第２の導電性を有する
ドープされたポリシリコンノード層と、キャパシタ誘電
体と、ドープされたポリシリコンのプレート層とを有す
るスタック型のキャパシタを形成する工程と、該構造の表面に中間の絶縁誘電体層を形成する工程と、前記中間の絶縁誘電体層を通って前記薄くドープされた
領域のビット線領域に至る開口を形成する工程と、前記ビット線領域に対する濃くドープされたポリサイド
のビット線接点を形成する工程と、前記薄くドープされた領域へのイオン注入によって生じ
た前記薄くドープされた領域におけるイオン注入ダメー
ジを熱処理により除去し、且つ、前記ドープされたキャ
パシタノード層及び前記ドープされたビット線接点層か
らの外方拡散を起こさせて前記薄くドープされた領域の
中に濃くドープされたノード接点及び濃くドープされた
ビット線接点をそれぞれ形成するために、該構造を加熱
し、これにより、リークが少なく保持時間の長い前記回
路特性を生じさせる工程と、前記周辺回路の所望のソース・ドレイン領域への開口を
形成する工程と、前記開口を介して、前記反対の第２の導電性を有する濃
くドープする導電性付与ドーパントをイオン注入し、前
記反対の第２の導電性を有する濃くドープされたソース
・ドレイン領域を形成する工程と、前記開口を介して前記周辺回路に対する電気的な接触を
行い、これにより、前記ＤＲＡＭ−ＭＯＳＦＥＴ集積回
路を完成させる工程とを備える方法。
【請求項１２】請求項１１の方法において、前記キャ
パシタノード層はＮ⁺であり、前記薄くドープされた領
域はＮ^-であり、前記濃くドープされたノード接点領域
及び前記ビット線接点領域はＮ⁺であり、前記周辺領域
へイオン注入される濃くドープする前記反対の第２のド
ーパントはＮ⁺であることを特徴とする方法。
【請求項１３】請求項１２の方法において、前記第１
の導電性付与ドーパントはＰ型であり、前記反対の第２
の導電性付与ドーパントはＮ型であり、前記薄くドープ
された領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／
ｃｍ³の導電性を有し、前記濃くドープされたノード及
びビット線接点領域は約５×１０¹⁹乃至５×１０²¹原子
／ｃｍ³の導電性を有し、前記周辺回路領域の中の前記
濃くドープされた領域は約１×１０²⁰乃至５×１０²¹原
子／ｃｍ³の導電性を有することを特徴とする方法。
【請求項１４】請求項１１の方法において、前記濃く
ドープされたノード領域及び前記濃くドープされたビッ
ト線接点からイオン注入ダメージを熱処理により除去す
るための前記加熱は、約８００乃至９５０°Ｃの温度を
用いて約２０乃至１２０分間行うことを特徴とする方
法。
【請求項１５】請求項１１の方法において、前記濃く
ドープされたビット線接点からイオン注入ダメージを熱
処理により除去する前記加熱は、約８００°Ｃ乃至１，
０００°Ｃの温度で約１０秒乃至数分にわたる短時間の
熱アニール（ＲＴＡ）によって実行されることを特徴と
する方法。
【請求項１６】ＭＯＳＦＥＴデバイス及びこれに関連
するスタック型のキャパシタから成るセルアレイと、周
辺回路とを備え、前記セルアレイにおけるリークが少な
く且つ保持時間が長いＤＲＡＭ集積回路を形成するため
の方法において、第１の導電性付与不純物を有する半導体ウエーハの前記
セルアレイ領域の中にトレンチ型キャパシタのパターン
を形成し、前記トレンチの側壁にキャパシタ誘電体層を
設け、残りのトレンチパターンをドープされたポリシリ
コンで充填する工程と、前記集積回路のセルアレイ領域及び周辺回路領域におい
て、前記半導体ウエーハ上に、ゲート誘電体構造及びゲ
ート電極構造から成るパターンを形成する工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーン、及び、イオン注入を用いて、反対の第２の導線性
付与ドーパントで薄くドープされた複数の領域を前記半
導体ウエーハに形成し、前記セルアレイ領域の中の前記
薄くドープされた領域がビット線領域及びキャパシタノ
ード領域となるようにする工程と、高照射量イオン注入だけによって、前記周辺回路に前記
反対の第２の導電性を有する薄くドープされたドレイン
ＦＥＴ構造を形成する工程と、ゲート誘電体構造及びゲート電極構造から成る前記パタ
ーンの側壁の上に絶縁体構造を形成する工程と、該構造の表面に中間の絶縁誘電体層を形成する工程と、前記中間の絶縁誘電体層を通って前記薄くドープされた
領域のビット線領域に至る開口を形成する工程と、前記ビット線領域に対する濃くドープされたビット線接
点を形成する工程と、前記薄くドープされた領域へのイオン注入によって生じ
た前記薄くドープされた領域におけるイオン注入ダメー
ジを熱処理により除去し、且つ、前記ドープされたビッ
ト線接点層からの外方拡散を起こさせて前記薄くドープ
された領域の中に濃くドープされたビット線接点を形成
するために、該構造を加熱し、これにより、リークが少
なく保持時間の長い前記回路特性を生じさせる工程と、前記開口を介して前記周辺回路に対する電気的な接触を
行い、これにより、前記ＤＲＡＭ−ＭＯＳＦＥＴ集積回
路を完成させる工程とを備える方法。
【請求項１７】請求項１６の方法において、前記ポリ
シリコンはＰ⁺であり、前記濃くドープされたビット線
接点領域はＰ⁺であり、前記周辺領域にイオン注入され
た前記濃くドープされる反対の第２のドーパントはＰ⁺
であり、前記薄くドープされた領域はＰ^-であることを
特徴とする方法。
【請求項１８】請求項１６の方法において、前記ポリ
シリコンはＮ⁺であり、前記濃くドープされたビット線
接点領域はＮ⁺であり、前記周辺領域にイオン注入され
た前記濃くドープされる反対の第２のドーパントはＮ＋
であり、前記薄くドープされた領域はＮ−であることを
特徴とする方法。
【請求項１９】請求項１６の方法において、前記第１
の導電性付与ドーパントはＰ型であり、前記反対の第２
の導電性付与ドーパントはＮ型であり、前記薄くドープ
された領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／
ｃｍ³の導電性を有し、前記濃くドープされたビット線
接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ³の
導電性を有し、前記周辺回路領域の中の前記濃くドープ
された領域は約１×１０²⁰乃至５×１０²¹原子／ｃｍ³
の導電性を有することを特徴とする方法。
【請求項２０】請求項１６の方法において、前記第１
の導電性付与ドーパントはＮ型であり、前記反対の第２
の導電性付与ドーパントはＰ型であり、前記薄くドープ
された領域は約０．５×１０¹⁸乃至３０×１０¹⁸原子／
ｃｍ³の導電性を有し、前記濃くドープされたビット線
接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ³の
導電性を有し、前記周辺回路領域の中の前記濃くドープ
された領域は約１×１０²⁰乃至５×１０²¹原子／ｃｍ³
の導電性を有することを特徴とする方法。
【請求項２１】請求項１６の方法において、前記濃く
ドープされたビット線接点からイオン注入ダメージを熱
処理により除去するための前記加熱は、約８００乃至９
５０°Ｃの温度を用いて約２０乃至１２０分間行うこと
を特徴とする方法。
【請求項２２】請求項１６の方法において、前記濃く
ドープされたビット線接点からイオン注入ダメージを熱
処理により除去する前記加熱は、約８００°Ｃ乃至１，
０００°Ｃの温度で約１０秒乃至数分にわたる短時間の
熱アニール（ＲＴＡ）によって実行されることを特徴と
する方法。
【請求項２３】半導体ウエーハにおけるリークが少な
く且つ保持時間が長いＤＲＡＭ−ＭＯＳＦＥＴ集積回路
であって、前記集積回路の前記セルアレイ領域及び前記周辺回路に
第１の導電性付与ドーパントを有する半導体ウエーハ上
のゲート誘電体構造及びゲート電極構造から成るパター
ンと、前記半導体ウエーハにおいて前記ゲート誘電体構造及び
ゲート電極構造から成る前記パターンに隣接する反対の
第２の導電性付与ドーパントで薄くドープされた領域で
あって、前記セルアレイ領域の中の前記薄くドープされ
たある領域が、ビット線領域及びキャパシタノード領域
となる前記薄くドープされた領域と、前記ゲート電極構造及び前記ゲート電極構造から成る前
記パターンの側壁上の絶縁体構造とを備え、前記トレンチ型キャパシタは、前記反対の第２の導電性
を有するドープされたポリシリコン層と、キャパシタ誘
電体とを有しており、更に、該構造の表面の上の中間の絶縁誘電体層と、前記中間の絶縁誘電体層を通って前記薄くドープされた
領域の前記ビット線領域へ至る開口と、前記ビット線領域に対する濃くドープされたビット線接
点と、前記ドープされたビット線接点層からの外方拡散によっ
て前記薄くドープされた領域の中に形成され、これによ
り、リークが少なく保持時間の長い前記回路特性をもた
らす濃くドープされたビット線接点と、前記周辺回路の望ましい前記ソース・ドレイン領域への
開口と、前記薄くドープされた領域において前記開口の底部に位
置する前記反対の第２の導電性を有する濃くドープされ
たソース・ドレイン領域と、前記開口を介して前記周辺回路へ至り、当該ＤＲＡＭ−
ＭＯＳＦＥＴ集積回路を完成する電気的な接点とを備え
るＤＲＡＭ−ＭＯＳＦＥＴ集積回路。
【請求項２４】請求項２３のＤＲＡＭにおいて、前記
薄くドープされた領域はＮ−であり、前記濃くドープさ
れたノード接点領域及び前記ビット線接点領域はＮ＋で
あり、前記周辺領域にイオン注入される前記濃くドープ
する反対の第２のドーパントはＮ＋であることを特徴と
するＤＲＡＭ。
【請求項２５】請求項２３の方法において、前記トレ
ンチの前記ポリシリコンはＰ⁺であり、前記濃くドープ
されたビット線接点領域はＰ⁺であり、前記周辺領域に
イオン注入された前記濃くドープされる反対の第２のド
ーパントはＰ⁺であり、前記薄くドープされた領域はＰ^-
であることを特徴とするＤＲＡＭ。
【請求項２６】請求項２３のＤＲＡＭにおいて、前記
キャパシタはトレンチ型のキャパシタであり、前記トレ
ンチの前記ポリシリコンはＮ⁺であり、前記濃くドープ
されたビット線接点領域はＮ⁺であり、前記周辺領域に
イオン注入される前記濃くドープする反対の第２のドー
パントはＮ⁺であり、前記薄くドープされた領域はＮ＋
であることを特徴とするＤＲＡＭ。
【請求項２７】請求項２３のＤＲＡＭにおいて、前記
第１の導電性付与ドーパントはＰ型であり、前記反対の
第２の導電性付与ドーパントはＮ型であり、前記薄くド
ープされた領域は約０．５×１０¹⁸乃至３０×１０¹⁸原
子／ｃｍ³の導電性を有し、前記濃くドープされたビッ
ト線接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ
³の導電性を有し、前記周辺回路領域の中の前記濃くド
ープされた領域は約１×１０²⁰乃至５×１０²¹原子／ｃ
ｍ³の導電性を有することを特徴とするＤＲＡＭ。
【請求項２８】請求項２３のＤＲＡＭにおいて、前記
第１の導電性付与ドーパントはＰ型であり、前記反対の
第２の導電性付与ドーパントはＮ型であり、前記薄くド
ープされた領域は約０．５×１０¹⁸乃至３０×１０¹⁸原
子／ｃｍ³の導電性を有し、前記濃くドープされたビッ
ト線接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ
³の導電性を有し、前記周辺回路領域の中の前記濃くド
ープされた領域は約１×１０²⁰乃至５×１０²¹原子／ｃ
ｍ³の導電性を有することを特徴とするＤＲＡＭ。
【請求項２９】請求項２５のＤＲＡＭにおいて、前記
第１の導電性付与ドーパントはＮ型であり、前記反対の
第２の導電性付与ドーパントはＰ型であり、前記薄くド
ープされた領域は約０．５×１０¹⁸乃至３０×１０¹⁸原
子／ｃｍ³の導電性を有し、前記濃くドープされたビッ
ト線接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ
³の導電性を有し、前記周辺回路領域の中の前記濃くド
ープされた領域は約１×１０²⁰乃至５×１０²¹原子／ｃ
ｍ³の導電性を有することを特徴とするＤＲＡＭ。
【請求項３０】ＭＯＳＦＥＴデバイス及びこれに関連
するスタック型キャパシタから成るセルアレイと、周辺
回路とを備え、これにより、前記セルアレイにおけるリ
ークが少なく且つ保持時間が長いＤＲＡＭ集積回路であ
って、前記集積回路の前記セルアレイ領域及び前記周辺回路に
第１の導電性付与ドーパントを有する半導体ウエーハ上
のゲート誘電体構造及びゲート電極構造から成るパター
ンと、前記半導体ウエーハにおいて前記ゲート誘電体構造及び
ゲート電極構造から成る前記パターンに隣接する反対の
第２の導電性付与ドーパントで薄くドープされた領域で
あって、前記セルアレイ領域の中の前記薄くドープされ
た領域が、キャパシタノード領域及びビット線領域とな
る前記薄くドープされた領域と、前記ゲート電極構造及び前記ゲート電極構造から成る前
記パターンの側壁上の絶縁体構造とを備え、前記スタック型キャパシタは、前記セルアレイ領域の中
の前記薄くドープされた領域のキャパシタノード領域に
電気的に接触しており、前記キャパシタは、前記反対の第２の導電性を有するド
ープされたポリシリコンのノード層と、キャパシタ誘電
体と、ドープされたポリシリコンのプレート層とを有し
ており、更に、該構造の表面の上の中間の絶縁誘電体層と、前記中間の絶縁誘電体層を通って前記薄くドープされた
領域の前記ビット線領域へ至る開口と、前記ビット線領域に対する濃くドープされたポリサイド
のビット線接点と、前記ドープされたキャパシタノード層並びに前記ドープ
されたビット線接点層からの外方拡散によって、前記薄
くドープされた領域の中にそれぞれ形成される濃くドー
プされたノード接点及び濃くドープされたビット線接点
であって、これにより、当該回路にリークが少なく保持
時間が長い特性を与える、濃くドープされたノード接点
及び濃くドープされたビット線接点と、前記周辺回路の望ましい前記ソース・ドレイン領域への
開口と、前記開口の底部及び前記薄くドープされた領域に設けら
れる前記反対の第２の導電性を有する濃くドープされた
ソース・ドレイン領域と、前記開口を介して前記周辺回路へ至り、当該ＤＲＡＭ−
ＭＯＳＦＥＴ集積回路を完成する電気的な接点とを備え
るＤＲＡＭ集積回路。
【請求項３１】請求項３０のＤＲＡＭにおいて、前記
キャパシタノード層はＮ⁺であり、前記薄くドープされ
た領域はＮ^-であり、前記濃くドープされたノード接点
領域及び前記ビット線接点領域はＮ⁺であり、前記周辺
領域へイオン注入される濃くドープする前記反対の第２
のドーパントはＮ⁺であることを特徴とするＤＲＡＭ。
【請求項３２】請求項３０のＤＲＡＭにおいて、前記
第１の導電性付与ドーパントはＰ型であり、前記反対の
第２の導電性付与ドーパントはＮ型であり、前記薄くド
ープされた領域は約０．５×１０¹⁸乃至３０×１０¹⁸原
子／ｃｍ³の導電性を有し、前記濃くドープされたビッ
ト線接点領域は約５×１０¹⁹乃至５×１０²¹原子／ｃｍ
³の導電性を有し、前記周辺回路領域の中の前記濃くド
ープされた領域は約１×１０²⁰乃至５×１０²¹原子／ｃ
ｍ³の導電性を有することを特徴とするＤＲＡＭ。
【請求項３３】請求項３０のＤＲＡＭにおいて、加熱
を用いて、前記濃くドープされたノード接点及び濃くド
ープされたビット線接点から、前記薄くドープされた領
域のイオン注入ダメージを熱処理により除去し、その加
熱温度約８００乃至９５０°Ｃであり、その加熱時間が
約２０乃至１２０分間であることを特徴とするＤＲＡ
Ｍ。
【請求項３４】請求項３０のＤＲＡＭにおいて、前記
濃くドープされたビット線接点からイオン注入ダメージ
を熱処理により除去する前記加熱は、約８００°Ｃ乃至
１，０００°Ｃの温度で約１０秒乃至数分にわたる短時
間の熱アニール（ＲＴＡ）によって実行されることを特
徴とするＤＲＡＭ。