JPH05102419A - ダイナミツクｒａｍにおける容量の形成方法 - Google Patents
ダイナミツクｒａｍにおける容量の形成方法Info
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- JPH05102419A JPH05102419A JP3287100A JP28710091A JPH05102419A JP H05102419 A JPH05102419 A JP H05102419A JP 3287100 A JP3287100 A JP 3287100A JP 28710091 A JP28710091 A JP 28710091A JP H05102419 A JPH05102419 A JP H05102419A
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭの容量の自然酸化膜の発
生を抑えて誘電体膜の信頼性を高くし、低リーク電流等
を実現する。 【構成】 下部電極層２１を形成した後に短時間熱窒化
処理を行って熱窒化膜２２を形成し、低圧ＣＶＤにより
その熱窒化膜上に窒化膜２３を積層し、次いで上部電極
層を形成する。この場合において、予め不純物を含有し
ない下部電極層２１を熱窒化処理することで自然酸化膜
の発生が抑えられ、その下部電極層の導電化のために
は、熱窒化処理の後にイオン注入する。また、他の方法
として、熱窒化膜の形成後にその表面の自然酸化膜を除
去することでも容量の誘電体膜の高い信頼性が得られ
る。
生を抑えて誘電体膜の信頼性を高くし、低リーク電流等
を実現する。 【構成】 下部電極層２１を形成した後に短時間熱窒化
処理を行って熱窒化膜２２を形成し、低圧ＣＶＤにより
その熱窒化膜上に窒化膜２３を積層し、次いで上部電極
層を形成する。この場合において、予め不純物を含有し
ない下部電極層２１を熱窒化処理することで自然酸化膜
の発生が抑えられ、その下部電極層の導電化のために
は、熱窒化処理の後にイオン注入する。また、他の方法
として、熱窒化膜の形成後にその表面の自然酸化膜を除
去することでも容量の誘電体膜の高い信頼性が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭにお
ける容量の形成方法に関する。
ける容量の形成方法に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭにおける容量は、各
メモリセルにおける記憶素子として機能するために、素
子の信頼性を向上させるためには、その製造上極めて重
要な意味を有する。
メモリセルにおける記憶素子として機能するために、素
子の信頼性を向上させるためには、その製造上極めて重
要な意味を有する。
【０００３】典型的なダイナミックＲＡＭの容量は、特
に高集積用のスタック型では、その誘電体膜の構造の一
例が、シリコン酸化膜，シリコン窒化膜，シリコン酸化
膜の３層構造とされる。
に高集積用のスタック型では、その誘電体膜の構造の一
例が、シリコン酸化膜，シリコン窒化膜，シリコン酸化
膜の３層構造とされる。
【０００４】また、高集積化を図りながら容量値を増大
させるためには、比誘電率の高い材料を薄膜に形成する
必要がある。その薄膜化のための技術として、短時間熱
窒化（ＲＴＮ）処理して熱窒化膜を形成する方法も知ら
れている（例えば、応用物理学会講演予稿集，「ＳｉＯ
2 ／ＳｉＮｘ構造における下地熱窒化の効果」，９１年
春，第５９５頁上段（２８ｐ−Ｖ−４）参照。）。
させるためには、比誘電率の高い材料を薄膜に形成する
必要がある。その薄膜化のための技術として、短時間熱
窒化（ＲＴＮ）処理して熱窒化膜を形成する方法も知ら
れている（例えば、応用物理学会講演予稿集，「ＳｉＯ
2 ／ＳｉＮｘ構造における下地熱窒化の効果」，９１年
春，第５９５頁上段（２８ｐ−Ｖ−４）参照。）。
【０００５】ところで、自然酸化膜が下部電極層の表面
に形成されている場合では、窒化膜との境界における膜
質が劣化するために、リーク電流等が問題となり、誘電
体膜の信頼性が低下する。そこで、信頼性の高い誘電体
膜を形成するための技術として、特開平３−１２５４７
３号公報に記載される技術が知られている。この公報記
載の技術では、下部電極層の表面に形成される自然酸化
膜の発生を防止して、窒化膜を介して不純物を下部電極
層に導入する。
に形成されている場合では、窒化膜との境界における膜
質が劣化するために、リーク電流等が問題となり、誘電
体膜の信頼性が低下する。そこで、信頼性の高い誘電体
膜を形成するための技術として、特開平３−１２５４７
３号公報に記載される技術が知られている。この公報記
載の技術では、下部電極層の表面に形成される自然酸化
膜の発生を防止して、窒化膜を介して不純物を下部電極
層に導入する。
【０００６】
【発明が解決しようとする課題】しかしながら、まず、
下部電極層として不純物を含有するポリシリコン層を短
時間熱窒化処理して熱窒化膜を形成する方法では、その
下部電極層の表面に自然酸化膜（ボトム酸化膜）が成長
し、誘電体膜の長期信頼性が低下する。また、熱窒化膜
を形成した後に、低圧ＣＶＤ法で窒化膜を形成する方法
では、ＣＶＤ炉での巻き込み酸化が防止されるものの、
ＣＶＤの前処理におけるＨＦ（フッ酸）処理後の水洗工
程で自然酸化膜が成長しており、やはり誘電体膜の信頼
性低下は避けられない。
下部電極層として不純物を含有するポリシリコン層を短
時間熱窒化処理して熱窒化膜を形成する方法では、その
下部電極層の表面に自然酸化膜（ボトム酸化膜）が成長
し、誘電体膜の長期信頼性が低下する。また、熱窒化膜
を形成した後に、低圧ＣＶＤ法で窒化膜を形成する方法
では、ＣＶＤ炉での巻き込み酸化が防止されるものの、
ＣＶＤの前処理におけるＨＦ（フッ酸）処理後の水洗工
程で自然酸化膜が成長しており、やはり誘電体膜の信頼
性低下は避けられない。
【０００７】さらに、上記公報記載の技術では、記憶ノ
ードである下部電極層への不純物のイオン注入時に、イ
オン注入のダメージが窒化膜中に残存し、誘電体膜の信
頼性が低下するおそれがある。
ードである下部電極層への不純物のイオン注入時に、イ
オン注入のダメージが窒化膜中に残存し、誘電体膜の信
頼性が低下するおそれがある。
【０００８】そこで、本発明は上述の技術的な課題に鑑
み、信頼性の高い誘電体膜を形成するようなダイナミッ
クＲＡＭにおける容量の形成方法の提供を目的とする。
み、信頼性の高い誘電体膜を形成するようなダイナミッ
クＲＡＭにおける容量の形成方法の提供を目的とする。
【０００９】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のダイナミックＲＡＭにおける容量の形成
方法は、次の２つの方法である。
めに、本発明のダイナミックＲＡＭにおける容量の形成
方法は、次の２つの方法である。
【００１０】その第１の方法は、基板上に不純物を含有
しない下部電極層を形成し、短時間熱窒化処理により前
記下部電極層の表面に熱窒化膜を形成し、次いでイオン
注入により前記下部電極層に不純物を導入した後、低圧
ＣＶＤ法により窒化膜を前記熱窒化膜上に窒化膜を積層
し、その窒化膜上に上部電極層を積層することを特徴と
する。
しない下部電極層を形成し、短時間熱窒化処理により前
記下部電極層の表面に熱窒化膜を形成し、次いでイオン
注入により前記下部電極層に不純物を導入した後、低圧
ＣＶＤ法により窒化膜を前記熱窒化膜上に窒化膜を積層
し、その窒化膜上に上部電極層を積層することを特徴と
する。
【００１１】また、第２の方法は、基板上に下部電極層
を形成し、短時間熱窒化処理により前記下部電極層の表
面に熱窒化膜を形成し、次いで前記熱窒化膜の表面の自
然酸化膜を除去した後、低圧ＣＶＤ法により窒化膜を前
記熱窒化膜上に窒化膜を積層し、その窒化膜上に上部電
極層を積層することを特徴とする。この第２の方法で
は、下部電極層は熱窒化膜の形成前に不純物を含有して
いても良く、或いは第１の方法と同様に、熱窒化膜の形
成後に該熱窒化膜を介して不純物をイオン注入するよう
にしても良い。
を形成し、短時間熱窒化処理により前記下部電極層の表
面に熱窒化膜を形成し、次いで前記熱窒化膜の表面の自
然酸化膜を除去した後、低圧ＣＶＤ法により窒化膜を前
記熱窒化膜上に窒化膜を積層し、その窒化膜上に上部電
極層を積層することを特徴とする。この第２の方法で
は、下部電極層は熱窒化膜の形成前に不純物を含有して
いても良く、或いは第１の方法と同様に、熱窒化膜の形
成後に該熱窒化膜を介して不純物をイオン注入するよう
にしても良い。
【００１２】
【作用】上記第１の方法では、下部電極層が不純物を含
有しないため、下部電極層の表面に大きく自然酸化膜が
成長しないで済む。熱窒化膜は薄い膜であり、イオン注
入により不純物を下部電極層に打ち込んでも、イオン注
入のダメージは小さく抑えられ、熱窒化膜上にはイオン
注入後に窒化膜が積層されるために、誘電体膜の膜質の
問題は生じない。
有しないため、下部電極層の表面に大きく自然酸化膜が
成長しないで済む。熱窒化膜は薄い膜であり、イオン注
入により不純物を下部電極層に打ち込んでも、イオン注
入のダメージは小さく抑えられ、熱窒化膜上にはイオン
注入後に窒化膜が積層されるために、誘電体膜の膜質の
問題は生じない。
【００１３】また、上記第２の方法では、短時間熱窒化
処理の後に、水洗工程等における表面の自然酸化膜が除
去される。そして、その自然酸化膜の除去後に、窒化膜
が形成されるために、誘電体膜の膜質が良好となり、高
信頼性や低リーク電流が実現できる。
処理の後に、水洗工程等における表面の自然酸化膜が除
去される。そして、その自然酸化膜の除去後に、窒化膜
が形成されるために、誘電体膜の膜質が良好となり、高
信頼性や低リーク電流が実現できる。
【００１４】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１５】 〔ダイナミックＲＡＭのメモリセル部の構造〕初めに、
図１を参照して、形成すべき容量を有したダイナミック
ＲＡＭのメモリセルの構造について簡単に説明する。
図１を参照して、形成すべき容量を有したダイナミック
ＲＡＭのメモリセルの構造について簡単に説明する。
【００１６】図１に示すように、ダイナミックＲＡＭは
ｐ型のシリコン基板１を用いて構成されており、そのシ
リコン基板１の表面には、選択酸化法によりフィールド
酸化膜２が選択的に形成される。フィールド酸化膜２の
形成されていない領域は、素子形成領域とされ、基板上
にはゲート酸化膜を介してワード線であるゲート電極６
が形成されている。このゲート電極６はポリサイド構造
であり、例えばポリシリコン層とタングステンシリサイ
ド層の積層構造とされる。
ｐ型のシリコン基板１を用いて構成されており、そのシ
リコン基板１の表面には、選択酸化法によりフィールド
酸化膜２が選択的に形成される。フィールド酸化膜２の
形成されていない領域は、素子形成領域とされ、基板上
にはゲート酸化膜を介してワード線であるゲート電極６
が形成されている。このゲート電極６はポリサイド構造
であり、例えばポリシリコン層とタングステンシリサイ
ド層の積層構造とされる。
【００１７】このメモリセル部のＭＯＳトランジスタは
ゲート電極６とセルフアラインで基板表面に形成された
不純物領域（拡散層）３，５を有する。不純物領域３が
記憶ノード側であり、不純物領域５が一対のセルで共通
のビット線のコンタクト側となる。サイドウォール７は
周辺回路の形成時に同時に形成されるものであり、不純
物領域３，５には高濃度不純物領域が形成されないが、
当該ＭＯＳトランジスタをＬＤＤ構造としても良い。
ゲート電極６とセルフアラインで基板表面に形成された
不純物領域（拡散層）３，５を有する。不純物領域３が
記憶ノード側であり、不純物領域５が一対のセルで共通
のビット線のコンタクト側となる。サイドウォール７は
周辺回路の形成時に同時に形成されるものであり、不純
物領域３，５には高濃度不純物領域が形成されないが、
当該ＭＯＳトランジスタをＬＤＤ構造としても良い。
【００１８】ゲート電極６及びサイドウォール７は、全
面に形成された層間絶縁膜８に被覆されており、この層
間絶縁膜８は不純物領域３上にコンタクトホール９を有
する。このコンタクトホール９を介して比較的に厚いポ
リシリコン層からなる下部電極層１０が不純物領域３に
接続する。下部電極層１０は、断面図において、一対の
ゲート電極６，６の間の領域で延在されるように形成さ
れ、ゲート電極６上に端部を有する。
面に形成された層間絶縁膜８に被覆されており、この層
間絶縁膜８は不純物領域３上にコンタクトホール９を有
する。このコンタクトホール９を介して比較的に厚いポ
リシリコン層からなる下部電極層１０が不純物領域３に
接続する。下部電極層１０は、断面図において、一対の
ゲート電極６，６の間の領域で延在されるように形成さ
れ、ゲート電極６上に端部を有する。
【００１９】記憶ノードとなる下部電極層１０は誘電体
膜１１に被覆される。この誘電体膜１０はシリコン窒化
膜とシリコン酸化膜の積層膜となるが、次に説明する各
実施例により、その膜質は良好であり、リーク電流を抑
えて、高信頼性を得るものである。誘電体膜１０上に
は、プレート電極である上部電極層１２が形成される。
上部電極層１２は誘電体膜１１を介して下部電極層１０
に対向する。
膜１１に被覆される。この誘電体膜１０はシリコン窒化
膜とシリコン酸化膜の積層膜となるが、次に説明する各
実施例により、その膜質は良好であり、リーク電流を抑
えて、高信頼性を得るものである。誘電体膜１０上に
は、プレート電極である上部電極層１２が形成される。
上部電極層１２は誘電体膜１１を介して下部電極層１０
に対向する。
【００２０】以上のような容量を有するメモリセル部は
リフロー可能なＢＰＳＧ膜の如き層間絶縁膜１３に被覆
され、その層間絶縁膜１３に設けられたコンタクトホー
ルの底部でビット線１４と不純物領域５が接続する構造
とされる。
リフロー可能なＢＰＳＧ膜の如き層間絶縁膜１３に被覆
され、その層間絶縁膜１３に設けられたコンタクトホー
ルの底部でビット線１４と不純物領域５が接続する構造
とされる。
【００２１】〔第１の実施例〕本実施例はダイナミック
ＲＡＭにおける容量の形成方法であり、スタック型の容
量を形成する例である。本実施例では、初めに不純物を
含有しないポリシリコン（ピュアポリシリコン）層を下
部電極層として形成し、熱窒化膜の形成後に、イオン注
入で下部電極層に導電性が付与される。以下、本実施例
をダイナミックＲＡＭの製造工程の工程順に従って図２
〜図６を参照して説明する。なお、図３〜図５は下部電
極層の表面を拡大した図である。
ＲＡＭにおける容量の形成方法であり、スタック型の容
量を形成する例である。本実施例では、初めに不純物を
含有しないポリシリコン（ピュアポリシリコン）層を下
部電極層として形成し、熱窒化膜の形成後に、イオン注
入で下部電極層に導電性が付与される。以下、本実施例
をダイナミックＲＡＭの製造工程の工程順に従って図２
〜図６を参照して説明する。なお、図３〜図５は下部電
極層の表面を拡大した図である。
【００２２】初めに、ＬＯＣＯＳ法によりフィールド酸
化膜２をシリコン基板１上に形成した後、ゲート酸化膜
を形成し、その上にゲート電極６を形成する。このゲー
ト電極６はタングステンポリサイド構造やドープトポリ
シリコン層からなり、フォトリソグラフィ技術を利用し
てパターニングする。次に、パターニングされたゲート
電極６をマスクの一部として不純物を基板表面に導入
し、不純物領域３，５を得る。
化膜２をシリコン基板１上に形成した後、ゲート酸化膜
を形成し、その上にゲート電極６を形成する。このゲー
ト電極６はタングステンポリサイド構造やドープトポリ
シリコン層からなり、フォトリソグラフィ技術を利用し
てパターニングする。次に、パターニングされたゲート
電極６をマスクの一部として不純物を基板表面に導入
し、不純物領域３，５を得る。
【００２３】前述のような層間絶縁膜８を例えば数百Å
程度の膜厚でＣＶＤ法により全面に被着した後、不純物
領域３上の層間絶縁膜８にコンタクトホール９を形成す
る。このコンタクトホール９は記憶ノードコンタクトで
ある。次いで、不純物を含有しないピュアポリシリコン
層を全面に被着する。このピュアポリシリコン層の膜厚
は例えば数百〜数千Å程度であり、ＣＶＤ法により形成
される。そして、そのピュアポリシリコン層をセル毎に
分離するようにパターニングして、図２に示すような下
部電極層２１を得る。
程度の膜厚でＣＶＤ法により全面に被着した後、不純物
領域３上の層間絶縁膜８にコンタクトホール９を形成す
る。このコンタクトホール９は記憶ノードコンタクトで
ある。次いで、不純物を含有しないピュアポリシリコン
層を全面に被着する。このピュアポリシリコン層の膜厚
は例えば数百〜数千Å程度であり、ＣＶＤ法により形成
される。そして、そのピュアポリシリコン層をセル毎に
分離するようにパターニングして、図２に示すような下
部電極層２１を得る。
【００２４】下部電極層２１の形成後、希フッ酸処理に
より下部電極層２１の表面に発生した自然酸化膜を除去
する。その希フッ酸処理後の水洗工程でも自然酸化膜が
発生するが、下部電極層２１がピュアポリシリコンであ
るために、自然酸化膜の膜厚は極めて薄いものとなる。
乾燥工程の後、ＮＨ3 雰囲気の短時間熱窒化処理装置に
当該ウェハーをセットし、熱窒化処理を行う。この熱窒
化処理は、赤外線をウェハーに照射して、ウェハーの表
面温度を１１００℃以上に加熱する。この加熱によっ
て、図３に示すようにウェハー表面の下部電極層２１の
表面では、雰囲気中のＮＨ3 の取り込みによってシリコ
ンの窒化が進み、薄い熱窒化膜が該表面に形成される。
厳密な意味では、下部電極層２１の表面には、数Å程度
のシリコン酸化膜が存在するため、シリコン酸化膜が窒
化されて熱窒化膜２２が形成されることになる。
より下部電極層２１の表面に発生した自然酸化膜を除去
する。その希フッ酸処理後の水洗工程でも自然酸化膜が
発生するが、下部電極層２１がピュアポリシリコンであ
るために、自然酸化膜の膜厚は極めて薄いものとなる。
乾燥工程の後、ＮＨ3 雰囲気の短時間熱窒化処理装置に
当該ウェハーをセットし、熱窒化処理を行う。この熱窒
化処理は、赤外線をウェハーに照射して、ウェハーの表
面温度を１１００℃以上に加熱する。この加熱によっ
て、図３に示すようにウェハー表面の下部電極層２１の
表面では、雰囲気中のＮＨ3 の取り込みによってシリコ
ンの窒化が進み、薄い熱窒化膜が該表面に形成される。
厳密な意味では、下部電極層２１の表面には、数Å程度
のシリコン酸化膜が存在するため、シリコン酸化膜が窒
化されて熱窒化膜２２が形成されることになる。
【００２５】熱窒化膜２２を下部電極層２１の表面に形
成した後、図４に示すように、イオン注入により不純物
を下部電極層２１に打ち込む。ドーパントはリン若しく
は砒素であり、数十ｋｅＶ程度のエネルギーで１０15〜
１０16ｃｍ-2程度のドーズ量で打ち込む。このイオン注
入によって、下部電極層２１が導電化され、容量の対向
電極の一方となる。
成した後、図４に示すように、イオン注入により不純物
を下部電極層２１に打ち込む。ドーパントはリン若しく
は砒素であり、数十ｋｅＶ程度のエネルギーで１０15〜
１０16ｃｍ-2程度のドーズ量で打ち込む。このイオン注
入によって、下部電極層２１が導電化され、容量の対向
電極の一方となる。
【００２６】次に、熱窒化膜２２上に、低圧ＣＶＤ法に
よってシリコン窒化膜２３を数十Å〜数百Å程度の膜厚
となるように堆積する。７００〜８００℃のＣＶＤ炉に
ウェハーをセットする際に、ＣＶＤ炉に導入する際の大
気を巻き込むことで発生する自然酸化膜は、本実施例で
は、その表面が熱窒化膜２２に覆われているために、殆
ど発生しない。また、もう既に下部電極層２１へのイオ
ン注入が済んでいるため、低圧ＣＶＤ法によって堆積す
るシリコン窒化膜２３にはイオン注入のダメージが全く
影響しないことになる。
よってシリコン窒化膜２３を数十Å〜数百Å程度の膜厚
となるように堆積する。７００〜８００℃のＣＶＤ炉に
ウェハーをセットする際に、ＣＶＤ炉に導入する際の大
気を巻き込むことで発生する自然酸化膜は、本実施例で
は、その表面が熱窒化膜２２に覆われているために、殆
ど発生しない。また、もう既に下部電極層２１へのイオ
ン注入が済んでいるため、低圧ＣＶＤ法によって堆積す
るシリコン窒化膜２３にはイオン注入のダメージが全く
影響しないことになる。
【００２７】シリコン窒化膜２３を熱窒化膜２２上に形
成した後、図５に示すように、そのシリコン窒化膜２３
の表面を熱酸化して酸化膜２４を形成する。この酸化膜
２４の形成によって、誘電体膜は窒化膜と酸化膜の積層
構造となり、低リーク電流並びに高信頼性が達成され
る。
成した後、図５に示すように、そのシリコン窒化膜２３
の表面を熱酸化して酸化膜２４を形成する。この酸化膜
２４の形成によって、誘電体膜は窒化膜と酸化膜の積層
構造となり、低リーク電流並びに高信頼性が達成され
る。
【００２８】酸化膜２４の形成後、図６に示すように、
プレート電極である上部電極層２５を誘電体膜２６上に
形成する。なお、誘電体膜２６は熱窒化膜２２，シリコ
ン窒化膜２３，酸化膜２４の積層構造を有する。上部電
極層２５は数千Å程度の膜厚であり、不純物をドーピン
グした後、パターニングすれば良い。
プレート電極である上部電極層２５を誘電体膜２６上に
形成する。なお、誘電体膜２６は熱窒化膜２２，シリコ
ン窒化膜２３，酸化膜２４の積層構造を有する。上部電
極層２５は数千Å程度の膜厚であり、不純物をドーピン
グした後、パターニングすれば良い。
【００２９】以下、通常の工程に従って、層間絶縁膜や
コンタクトホール、或いはビット線等を形成してダイナ
ミックＲＡＭを完成する。
コンタクトホール、或いはビット線等を形成してダイナ
ミックＲＡＭを完成する。
【００３０】本実施例の容量の形成方法では、低圧ＣＶ
Ｄによるシリコン窒化膜を形成する以前に、下部電極層
２１の表面を熱窒化膜２２が覆うため、ＣＶＤ炉に導入
する際の巻き込みによる自然酸化膜の発生が抑制され、
その誘電体膜の膜質が向上する。また、熱窒化膜２２の
形成後に下部電極層２１にイオン注入で不純物を導入す
るため、下部電極層２１は短時間熱窒化処理時にピュア
ポリシリコン層で済み、このため自然酸化膜は殆ど発生
しない。さらに、イオン注入は薄い熱窒化膜２２のみを
貫通して行われ、充分な膜厚は低圧ＣＶＤ法によるシリ
コン窒化膜２３によって得られる。このため窒化膜に対
するイオン注入のダメージを極めて小さなものにでき
る。
Ｄによるシリコン窒化膜を形成する以前に、下部電極層
２１の表面を熱窒化膜２２が覆うため、ＣＶＤ炉に導入
する際の巻き込みによる自然酸化膜の発生が抑制され、
その誘電体膜の膜質が向上する。また、熱窒化膜２２の
形成後に下部電極層２１にイオン注入で不純物を導入す
るため、下部電極層２１は短時間熱窒化処理時にピュア
ポリシリコン層で済み、このため自然酸化膜は殆ど発生
しない。さらに、イオン注入は薄い熱窒化膜２２のみを
貫通して行われ、充分な膜厚は低圧ＣＶＤ法によるシリ
コン窒化膜２３によって得られる。このため窒化膜に対
するイオン注入のダメージを極めて小さなものにでき
る。
【００３１】〔第２の実施例〕本実施例は、熱窒化膜の
形成後にフッ酸処理によって表面の自然酸化膜を除去
し、低圧ＣＶＤ法によりシリコン窒化膜を積層するダイ
ナミックＲＡＭの容量形成方法である。以下、本実施例
をダイナミックＲＡＭの製造工程に従って工程順に図７
〜図１１を参照しながら説明する。なお、図８〜図１０
は下部電極層の表面を拡大した図である。
形成後にフッ酸処理によって表面の自然酸化膜を除去
し、低圧ＣＶＤ法によりシリコン窒化膜を積層するダイ
ナミックＲＡＭの容量形成方法である。以下、本実施例
をダイナミックＲＡＭの製造工程に従って工程順に図７
〜図１１を参照しながら説明する。なお、図８〜図１０
は下部電極層の表面を拡大した図である。
【００３２】初めに、シリコン基板１上にＬＯＣＯＳ法
によりフィールド酸化膜２を形成した後、ゲート酸化膜
を形成し、その上にゲート電極６を形成する。このゲー
ト電極６はタングステンポリサイド構造やドープトポリ
シリコン層からなり、フォトリソグラフィ技術を利用し
てパターニングする。次に、パターニングされたゲート
電極６をマスクの一部として不純物を基板表面に導入
し、アニール後に低濃度の不純物領域３，５を得る。
によりフィールド酸化膜２を形成した後、ゲート酸化膜
を形成し、その上にゲート電極６を形成する。このゲー
ト電極６はタングステンポリサイド構造やドープトポリ
シリコン層からなり、フォトリソグラフィ技術を利用し
てパターニングする。次に、パターニングされたゲート
電極６をマスクの一部として不純物を基板表面に導入
し、アニール後に低濃度の不純物領域３，５を得る。
【００３３】シリコン酸化膜或いはＰＳＧ膜からなる層
間絶縁膜８を例えば数百Å程度の膜厚でＣＶＤ法により
全面に被着した後、不純物領域３上の層間絶縁膜８にコ
ンタクトホール９を形成する。このコンタクトホール９
は記憶ノードコンタクトである。
間絶縁膜８を例えば数百Å程度の膜厚でＣＶＤ法により
全面に被着した後、不純物領域３上の層間絶縁膜８にコ
ンタクトホール９を形成する。このコンタクトホール９
は記憶ノードコンタクトである。
【００３４】次いで、コンタクトホール９を埋め且つ不
純物領域３に接続するように減圧ＣＶＤ法を用いてポリ
シリコン層を堆積する。次に、堆積したポリシリコン層
に対して、ＰＯＣｌ3 を用いたプレデポジョン法やイオ
ン注入法によって、リン或いは砒素を高濃度にドーピン
グする。このドーピング後に、該ポリシリコン層をセル
毎に分離した記憶ノードの形状にパターニングして下部
電極層３１を得る。
純物領域３に接続するように減圧ＣＶＤ法を用いてポリ
シリコン層を堆積する。次に、堆積したポリシリコン層
に対して、ＰＯＣｌ3 を用いたプレデポジョン法やイオ
ン注入法によって、リン或いは砒素を高濃度にドーピン
グする。このドーピング後に、該ポリシリコン層をセル
毎に分離した記憶ノードの形状にパターニングして下部
電極層３１を得る。
【００３５】下部電極層３１の形成後、希フッ酸処理を
施し、下部電極層３１の表面の自然酸化膜を除去する。
次いで、水洗、乾燥工程を経て、減圧下の短時間熱窒化
処理を行う。この短時間熱窒化処理は、図８に示すよう
に、ＮＨ3 雰囲気でウェハー表面を８００℃以上の温度
とするように赤外線を照射することで行われる。
施し、下部電極層３１の表面の自然酸化膜を除去する。
次いで、水洗、乾燥工程を経て、減圧下の短時間熱窒化
処理を行う。この短時間熱窒化処理は、図８に示すよう
に、ＮＨ3 雰囲気でウェハー表面を８００℃以上の温度
とするように赤外線を照射することで行われる。
【００３６】その熱窒化膜の形成は、希フッ酸処理後に
水洗工程で発生した自然酸化膜３２と下部電極層３１の
界面で進み、結局、図９に示すように、熱窒化膜３３は
自然酸化膜３２と下部電極層３１の間に形成される。
水洗工程で発生した自然酸化膜３２と下部電極層３１の
界面で進み、結局、図９に示すように、熱窒化膜３３は
自然酸化膜３２と下部電極層３１の間に形成される。
【００３７】短時間熱窒化処理により形成した熱窒化膜
３３は３０Å以下の膜厚であり、誘電体膜として充分な
膜厚ではない。そこで、シリコン窒化膜を更に堆積する
必要があるが、その前処理として、希フッ酸による自然
酸化膜３２の除去を行う。この自然酸化膜３２の除去
は、フッ酸を１重量％〜１０重量％の割合で希釈したも
のや、フッ酸が１重量％〜１０重量％とされるＮＨ4 Ｆ
で希釈した処理液を用いることができる。この自然酸化
膜３２の除去により、下部電極層３１の表面には熱窒化
膜３３が現れ、この時点で容量付近の自然酸化膜は殆ど
完全に除去されたことになる。
３３は３０Å以下の膜厚であり、誘電体膜として充分な
膜厚ではない。そこで、シリコン窒化膜を更に堆積する
必要があるが、その前処理として、希フッ酸による自然
酸化膜３２の除去を行う。この自然酸化膜３２の除去
は、フッ酸を１重量％〜１０重量％の割合で希釈したも
のや、フッ酸が１重量％〜１０重量％とされるＮＨ4 Ｆ
で希釈した処理液を用いることができる。この自然酸化
膜３２の除去により、下部電極層３１の表面には熱窒化
膜３３が現れ、この時点で容量付近の自然酸化膜は殆ど
完全に除去されたことになる。
【００３８】その自然酸化膜３２を除去するための希フ
ッ酸処理の後、ウェハーの水洗を行うが、この水洗時に
は、下部電極層３１の表面は完全に熱窒化膜３３に被覆
されているために、下部電極層３１の表面に自然酸化膜
が成長することはない。
ッ酸処理の後、ウェハーの水洗を行うが、この水洗時に
は、下部電極層３１の表面は完全に熱窒化膜３３に被覆
されているために、下部電極層３１の表面に自然酸化膜
が成長することはない。
【００３９】水洗の後の乾燥後、低圧ＣＶＤ法によって
シリコン窒化膜３４を数十Å〜数百Å程度の膜厚となる
ように堆積する。ＣＶＤ炉に導入する際の大気の巻き込
みで発生する自然酸化膜は、既に下部電極層３１が熱窒
化膜３３に覆われているために、殆ど発生しない。
シリコン窒化膜３４を数十Å〜数百Å程度の膜厚となる
ように堆積する。ＣＶＤ炉に導入する際の大気の巻き込
みで発生する自然酸化膜は、既に下部電極層３１が熱窒
化膜３３に覆われているために、殆ど発生しない。
【００４０】シリコン窒化膜３４を熱窒化膜３３上に形
成した後、図１０に示すように、そのシリコン窒化膜３
４の表面を熱酸化して酸化膜３５を形成する。この酸化
膜３５の形成によって、誘電体膜は窒化膜と酸化膜の積
層構造となり、低リーク電流並びに高信頼性が達成され
る。
成した後、図１０に示すように、そのシリコン窒化膜３
４の表面を熱酸化して酸化膜３５を形成する。この酸化
膜３５の形成によって、誘電体膜は窒化膜と酸化膜の積
層構造となり、低リーク電流並びに高信頼性が達成され
る。
【００４１】酸化膜３５の形成後、図１１に示すよう
に、プレート電極である上部電極層３６を誘電体膜３７
上に形成する。なお、誘電体膜３７は熱窒化膜３３，シ
リコン窒化膜３４，酸化膜３５の積層構造を有する。上
部電極層３６は数千Å程度の膜厚であり、ＣＶＤにより
堆積し、不純物をＰＯＣｌ3 を用いたプレデポジション
法によってドーピングした後、パターニングすれば良
い。
に、プレート電極である上部電極層３６を誘電体膜３７
上に形成する。なお、誘電体膜３７は熱窒化膜３３，シ
リコン窒化膜３４，酸化膜３５の積層構造を有する。上
部電極層３６は数千Å程度の膜厚であり、ＣＶＤにより
堆積し、不純物をＰＯＣｌ3 を用いたプレデポジション
法によってドーピングした後、パターニングすれば良
い。
【００４２】以下、通常の工程に従って、層間絶縁膜や
コンタクトホール、或いはビット線等を形成してダイナ
ミックＲＡＭを完成する。
コンタクトホール、或いはビット線等を形成してダイナ
ミックＲＡＭを完成する。
【００４３】本実施例のダイナミックＲＡＭにおける容
量の形成方法では、熱窒化膜３３の形成後にフッ酸等に
より自然酸化膜が除去されるため、熱窒化膜３３の下部
には完全に自然酸化膜が残らないことになる。従って、
低リーク電流や高い長期信頼性を獲得することができ
る。
量の形成方法では、熱窒化膜３３の形成後にフッ酸等に
より自然酸化膜が除去されるため、熱窒化膜３３の下部
には完全に自然酸化膜が残らないことになる。従って、
低リーク電流や高い長期信頼性を獲得することができ
る。
【００４４】第２の実施例では、不純物を含有する下部
電極層３１を形成した後に、熱窒化膜３３を形成してい
るが、これに限定されず、第１の実施例と同様に、ピュ
アポリシリコン層上に短時間熱窒化処理によって熱窒化
膜を形成し、イオン注入により不純物を該ピュアポリシ
リコン層に該熱窒化膜を介して導入する前後で希フッ酸
処理を行うようにすることも可能である。
電極層３１を形成した後に、熱窒化膜３３を形成してい
るが、これに限定されず、第１の実施例と同様に、ピュ
アポリシリコン層上に短時間熱窒化処理によって熱窒化
膜を形成し、イオン注入により不純物を該ピュアポリシ
リコン層に該熱窒化膜を介して導入する前後で希フッ酸
処理を行うようにすることも可能である。
【００４５】
【発明の効果】本発明のダイナミックＲＡＭにおける容
量の第１の形成方法では、不純物を導入しない下部電極
層が用いられるため、水洗い工程等における自然酸化膜
の発生が抑えられ、また、薄い熱窒化膜のみを介して導
電化のためのイオン注入が行われるため、イオン注入の
ダメージも小さいものとなる。
量の第１の形成方法では、不純物を導入しない下部電極
層が用いられるため、水洗い工程等における自然酸化膜
の発生が抑えられ、また、薄い熱窒化膜のみを介して導
電化のためのイオン注入が行われるため、イオン注入の
ダメージも小さいものとなる。
【００４６】また、本発明にかかる第２の形成方法で
は、熱窒化膜の形成後に自然酸化膜の除去がなされるた
め、完全に自然酸化膜を排除することができる。
は、熱窒化膜の形成後に自然酸化膜の除去がなされるた
め、完全に自然酸化膜を排除することができる。
【００４７】そして、これらの自然酸化膜の発生の抑制
によって、低リーク電流や長期信頼性の向上を図ること
ができ、特に高集積度のダイナミックＲＡＭに用いて好
適である。
によって、低リーク電流や長期信頼性の向上を図ること
ができ、特に高集積度のダイナミックＲＡＭに用いて好
適である。
【図１】本発明の実施例にかかるダイナミックＲＡＭの
メモリセル部の構造を示す断面図である。
メモリセル部の構造を示す断面図である。
【図２】本発明の第１の実施例の容量の形成方法にかか
る下部電極層のパターニング工程後の工程断面図であ
る。
る下部電極層のパターニング工程後の工程断面図であ
る。
【図３】本発明の第１の実施例の容量の形成方法にかか
る短時間熱窒化処理工程における工程断面図である。
る短時間熱窒化処理工程における工程断面図である。
【図４】本発明の第１の実施例の容量の形成方法にかか
る下部電極層への不純物のイオン注入工程における工程
断面図である。
る下部電極層への不純物のイオン注入工程における工程
断面図である。
【図５】本発明の第１の実施例の容量の形成方法にかか
る酸化膜の形成工程における工程断面図である。
る酸化膜の形成工程における工程断面図である。
【図６】本発明の第１の実施例の容量の形成方法にかか
る上部電極層の形成工程における工程断面図である。
る上部電極層の形成工程における工程断面図である。
【図７】本発明の第２の実施例の容量の形成方法にかか
る下部電極層のパターニング工程後の工程断面図であ
る。
る下部電極層のパターニング工程後の工程断面図であ
る。
【図８】本発明の第２の実施例の容量の形成方法にかか
る短時間熱窒化処理工程における工程断面図である。
る短時間熱窒化処理工程における工程断面図である。
【図９】本発明の第２の実施例の容量の形成方法にかか
る熱窒化膜の形成後における工程断面図である。
る熱窒化膜の形成後における工程断面図である。
【図１０】本発明の第２の実施例の容量の形成方法にか
かる上部電極層の形成工程における工程断面図である。
かる上部電極層の形成工程における工程断面図である。
【図１１】本発明の第２の実施例の容量の形成方法にか
かる上部電極層のパターニング工程後における工程断面
図である。
かる上部電極層のパターニング工程後における工程断面
図である。
１…シリコン基板 ２…フィールド酸化膜 ３，５…不純物領域 ６…ゲート電極 ８…層間絶縁膜 ９…コンタクトホール １０，２１，３１…下部電極層 １１，２６，３７…誘電体膜 １２，２５，３６…上部電極層 ２２，３３…熱窒化膜 ２３，３４…シリコン窒化膜 ２４，３５…酸化膜
Claims (2)
- 【請求項１】 基板上に不純物を含有しない下部電極層
を形成する工程と、 短時間熱窒化処理により前記下部電極層の表面に熱窒化
膜を形成する工程と、 イオン注入により前記下部電極層に不純物を導入する工
程と、 低圧ＣＶＤ法により窒化膜を前記熱窒化膜上に窒化膜を
積層する工程と、 前記窒化膜上に上部電極層を積層する工程とを順次有す
ることを特徴とするダイナミックＲＡＭにおける容量の
形成方法。 - 【請求項２】 基板上に下部電極層を形成する工程と、 短時間熱窒化処理により前記下部電極層の表面に熱窒化
膜を形成する工程と、 前記熱窒化膜の表面の自然酸化膜を除去する工程と、 低圧ＣＶＤ法により窒化膜を前記熱窒化膜上に窒化膜を
積層する工程と、 前記窒化膜上に上部電極層を積層する工程とを順次有す
ることを特徴とするダイナミックＲＡＭにおける容量の
形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287100A JPH05102419A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクｒａｍにおける容量の形成方法 |
| US08/203,677 US5518946A (en) | 1991-10-07 | 1994-02-28 | Process for fabricating capacitors in dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287100A JPH05102419A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクｒａｍにおける容量の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102419A true JPH05102419A (ja) | 1993-04-23 |
Family
ID=17713064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287100A Withdrawn JPH05102419A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクｒａｍにおける容量の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5518946A (ja) |
| JP (1) | JPH05102419A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621821B2 (ja) * | 1995-03-06 | 1997-06-18 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
| US5711891A (en) * | 1995-09-20 | 1998-01-27 | Lucent Technologies Inc. | Wafer processing using thermal nitride etch mask |
| JPH09121033A (ja) * | 1995-10-24 | 1997-05-06 | Sony Corp | キャパシタの製造方法 |
| US5926739A (en) * | 1995-12-04 | 1999-07-20 | Micron Technology, Inc. | Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride |
| US6300253B1 (en) | 1998-04-07 | 2001-10-09 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials |
| US6323139B1 (en) | 1995-12-04 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials |
| US6174821B1 (en) | 1996-05-09 | 2001-01-16 | Micron Technology, Inc. | Semiconductor processing method of depositing polysilicon |
| US5939333A (en) | 1996-05-30 | 1999-08-17 | Micron Technology, Inc. | Silicon nitride deposition method |
| US5696036A (en) * | 1996-11-15 | 1997-12-09 | Mosel, Vitelic Inc. | DRAM no capacitor dielectric process |
| JP4026908B2 (ja) * | 1998-01-12 | 2007-12-26 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US6316372B1 (en) | 1998-04-07 | 2001-11-13 | Micron Technology, Inc. | Methods of forming a layer of silicon nitride in a semiconductor fabrication process |
| US6635530B2 (en) | 1998-04-07 | 2003-10-21 | Micron Technology, Inc. | Methods of forming gated semiconductor assemblies |
| US5985771A (en) | 1998-04-07 | 1999-11-16 | Micron Technology, Inc. | Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers |
| US6833329B1 (en) * | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6660657B1 (en) * | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6707149B2 (en) * | 2000-09-29 | 2004-03-16 | Tessera, Inc. | Low cost and compliant microelectronic packages for high i/o and fine pitch |
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| US6576565B1 (en) | 2002-02-14 | 2003-06-10 | Infineon Technologies, Ag | RTCVD process and reactor for improved conformality and step-coverage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4266985A (en) * | 1979-05-18 | 1981-05-12 | Fujitsu Limited | Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate |
| US4254161A (en) * | 1979-08-16 | 1981-03-03 | International Business Machines Corporation | Prevention of low pressure chemical vapor deposition silicon dioxide undercutting and flaking |
| JPH0216763A (ja) * | 1988-07-05 | 1990-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0279437A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-10-07 JP JP3287100A patent/JPH05102419A/ja not_active Withdrawn
-
1994
- 1994-02-28 US US08/203,677 patent/US5518946A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5518946A (en) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |