JPH06310711A - 電界効果トランジスタとその製法 - Google Patents
電界効果トランジスタとその製法Info
- Publication number
- JPH06310711A JPH06310711A JP9445493A JP9445493A JPH06310711A JP H06310711 A JPH06310711 A JP H06310711A JP 9445493 A JP9445493 A JP 9445493A JP 9445493 A JP9445493 A JP 9445493A JP H06310711 A JPH06310711 A JP H06310711A
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- semiconductor substrate
- gate
- forming
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Abstract
(57)【要約】
【目的】 充分微細なＭＯＳＦＥＴの形成を、量産的に
行うことができるようする。 【構成】 半導体基体１の表面に段差２を形成し、この
段差２の壁面２Ｗにゲート絶縁層３を介してゲート電極
４を被着形成してこの段差２にゲート部を形成し、この
半導体基体１の段差２の上面２ａ及び底面２ｂのいずれ
か一方と他方に、ゲート部を挟んでソース領域５とドレ
イン領域６とを形成する。
行うことができるようする。 【構成】 半導体基体１の表面に段差２を形成し、この
段差２の壁面２Ｗにゲート絶縁層３を介してゲート電極
４を被着形成してこの段差２にゲート部を形成し、この
半導体基体１の段差２の上面２ａ及び底面２ｂのいずれ
か一方と他方に、ゲート部を挟んでソース領域５とドレ
イン領域６とを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）とその製法に係わる。
特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）とその製法に係わる。
【０００２】
【従来の技術】通常、ＭＯＳＦＥＴの製造においては、
そのチャネル長を決定するゲート電極の加工をフォトリ
ソグラフィによるパターン化によっている。
そのチャネル長を決定するゲート電極の加工をフォトリ
ソグラフィによるパターン化によっている。
【０００３】ところで、例えば半導体集積回路におい
て、ＭＯＳＦＥＴの微細化、短チャネル化の要求がます
ます高まっている。このＭＯＳＦＥＴの微細化は、フォ
トリソグラフィ技術の限界に及んでいる。
て、ＭＯＳＦＥＴの微細化、短チャネル化の要求がます
ます高まっている。このＭＯＳＦＥＴの微細化は、フォ
トリソグラフィ技術の限界に及んでいる。
【０００４】そこで、このフォトリソグラフィの、より
微細加工の可能化をはかってそのフォトレジストに対す
るパターン露光に用いる光の短波長化がはかられ、この
露光光として、ｇ線からｉ線へと移行し、更にエキシマ
レーザ（２４８ｎｍ）の利用へと進み、これにより０．
２５μｍ程度のチャネル長が可能となってきている。
微細加工の可能化をはかってそのフォトレジストに対す
るパターン露光に用いる光の短波長化がはかられ、この
露光光として、ｇ線からｉ線へと移行し、更にエキシマ
レーザ（２４８ｎｍ）の利用へと進み、これにより０．
２５μｍ程度のチャネル長が可能となってきている。
【０００５】しかし、より微細化、より動作電圧の低電
圧化の要求が高まり、そのチャネル長が、０．１μｍ以
下に及ぶものの必要性が生じてきていて、光によるパタ
ーン化では限界が生じている。そこで、電子ビーム走
査、Ｘ線走査によるフォトレジストのパターン硬化等へ
と移行しているが、実際問題として、このような電子ビ
ーム、Ｘ線等の利用は、量産的ではなく、装置自体の高
価格化等からコスト高を招来する。
圧化の要求が高まり、そのチャネル長が、０．１μｍ以
下に及ぶものの必要性が生じてきていて、光によるパタ
ーン化では限界が生じている。そこで、電子ビーム走
査、Ｘ線走査によるフォトレジストのパターン硬化等へ
と移行しているが、実際問題として、このような電子ビ
ーム、Ｘ線等の利用は、量産的ではなく、装置自体の高
価格化等からコスト高を招来する。
【０００６】
【発明が解決しようとする課題】本発明は、フォトリソ
グラフィの限界に制約されずに、充分微細なＭＯＳＦＥ
Ｔの形成を、量産的に行うことができるようにした電界
効果トランジスタとその製法に係わる。
グラフィの限界に制約されずに、充分微細なＭＯＳＦＥ
Ｔの形成を、量産的に行うことができるようにした電界
効果トランジスタとその製法に係わる。
【０００７】
【課題を解決するための手段】本発明は、図１にその一
例の略線的断面図を示すように、半導体基体１の表面に
段差２を形成し、この段差２の壁面２Ｗにゲート絶縁層
３を介してゲート電極４を被着形成してこの段差２にゲ
ート部を形成する。
例の略線的断面図を示すように、半導体基体１の表面に
段差２を形成し、この段差２の壁面２Ｗにゲート絶縁層
３を介してゲート電極４を被着形成してこの段差２にゲ
ート部を形成する。
【０００８】そして、この半導体基体１の段差２の上面
２ａ及び底面２ｂのいずれか一方と他方に、ゲート部を
挟んでソース領域５とドレイン領域６とを形成する。
２ａ及び底面２ｂのいずれか一方と他方に、ゲート部を
挟んでソース領域５とドレイン領域６とを形成する。
【０００９】また、本発明製法は、図２〜図８にその一
例の工程図を示すように、半導体基体１の表面の一部に
異方性エッチングによって段差２を形成する工程（図
３）と、段差２の壁面２Ｗを含んで半導体基体１の表面
にゲート絶縁層３を形成する工程（図４）と、半導体基
体１に全面的にゲート電極層４１を形成する工程（図
５）と、このゲート電極層４１を半導体基体１の段差２
の上面２ａ及び底面２ｂが露出する程度の厚さにゲート
電極層４１を異方性エッチングして段差２の壁面２Ｗに
限定的にゲート電極層４１が残されてなるゲート電極４
を形成する工程（図６）と、ゲート電極４をマスクに半
導体基体１の段差２の上面２ａ及び底面２ｂにソース領
域５及びドレイン領域６を形成する工程（図８）とをと
って目的とするＭＯＳＦＥＴを形成する。
例の工程図を示すように、半導体基体１の表面の一部に
異方性エッチングによって段差２を形成する工程（図
３）と、段差２の壁面２Ｗを含んで半導体基体１の表面
にゲート絶縁層３を形成する工程（図４）と、半導体基
体１に全面的にゲート電極層４１を形成する工程（図
５）と、このゲート電極層４１を半導体基体１の段差２
の上面２ａ及び底面２ｂが露出する程度の厚さにゲート
電極層４１を異方性エッチングして段差２の壁面２Ｗに
限定的にゲート電極層４１が残されてなるゲート電極４
を形成する工程（図６）と、ゲート電極４をマスクに半
導体基体１の段差２の上面２ａ及び底面２ｂにソース領
域５及びドレイン領域６を形成する工程（図８）とをと
って目的とするＭＯＳＦＥＴを形成する。
【００１０】
【作用】本発明では、段差２の壁面２Ｗにゲート部を形
成するので、チャネル長はこの段差２の高さに依存す
る。つまり、本発明によれば、この段差２の高さ、すな
わち本発明製法では、異方性エッチングの深さで規定で
きることから、これを充分小さくすることが可能とな
る。
成するので、チャネル長はこの段差２の高さに依存す
る。つまり、本発明によれば、この段差２の高さ、すな
わち本発明製法では、異方性エッチングの深さで規定で
きることから、これを充分小さくすることが可能とな
る。
【００１１】
【実施例】本発明の一例を図面を参照して説明する。こ
の例では、ドレイン側に低濃度ドレイン領域を有するい
わゆるＬＤＤ型のＭＯＳＦＥＴに適用した場合である。
の例では、ドレイン側に低濃度ドレイン領域を有するい
わゆるＬＤＤ型のＭＯＳＦＥＴに適用した場合である。
【００１２】本発明は、図２に示すように、半導体基体
１を用意する。この半導体基体１は、半導体によって構
成された半導体基体のみならず、各種基体上に半導体薄
膜が形成された構成による半導体基体である場合を含
む。
１を用意する。この半導体基体１は、半導体によって構
成された半導体基体のみならず、各種基体上に半導体薄
膜が形成された構成による半導体基体である場合を含
む。
【００１３】この半導体基体１の１主面側に図３に示す
ように、段差２を形成するために、先ず例えば図２に示
すように、基体１の１主面上に段差２の底面となる部分
に開口１０Ｗを有するマスク層１０を形成する。
ように、段差２を形成するために、先ず例えば図２に示
すように、基体１の１主面上に段差２の底面となる部分
に開口１０Ｗを有するマスク層１０を形成する。
【００１４】このマスク層１０は、フォトレジストの塗
布、露光、現像によって形成することができるが、この
場合このマスク層１０の形成は、単にその開口１０Ｗの
縁部が、段差の形成位置に位置するように設定すれば良
いことから、微細パターンに形成する必要はない。
布、露光、現像によって形成することができるが、この
場合このマスク層１０の形成は、単にその開口１０Ｗの
縁部が、段差の形成位置に位置するように設定すれば良
いことから、微細パターンに形成する必要はない。
【００１５】図３に示すように、マスク層をエッチング
マスクとしてその開口１０Ｗを通じて半導体基体１をＲ
ＩＥ（反応性イオンエッチング）等の異方性エッチング
で所要の浅い深さ例えば０．１５μｍの深さにエッチン
グして段差２を形成する。
マスクとしてその開口１０Ｗを通じて半導体基体１をＲ
ＩＥ（反応性イオンエッチング）等の異方性エッチング
で所要の浅い深さ例えば０．１５μｍの深さにエッチン
グして段差２を形成する。
【００１６】図４に示すように、段差２の少なくとも壁
面２Ｗ及びこれに隣接する底面２ｂに渡って全面的に表
面熱酸化等によって例えば厚さ４ｎｍのゲート絶縁層３
を形成する。
面２Ｗ及びこれに隣接する底面２ｂに渡って全面的に表
面熱酸化等によって例えば厚さ４ｎｍのゲート絶縁層３
を形成する。
【００１７】図５に示すように、全面的に例えば厚さ１
５０ｎｍにいわゆるポリサイドすなわち多結晶シリコン
層と、これの上にシリサイドすなわちシリコンと高融点
金属との化合物層との積層によるゲート電極層４１を被
着形成する。
５０ｎｍにいわゆるポリサイドすなわち多結晶シリコン
層と、これの上にシリサイドすなわちシリコンと高融点
金属との化合物層との積層によるゲート電極層４１を被
着形成する。
【００１８】図６に示すように、全面的にＲＩＥ等によ
る異方性エッチングによって段差２の壁面２Ｗにのみゲ
ート電極層４１がいわゆるサイドウォールとして残って
これによるゲート電極４が形成されるエッチングを行
う。いいかえれば、このようなサイドウォールが生じる
ように、予めゲート電極層４１の厚さ及びエッチング量
の選定を行う。
る異方性エッチングによって段差２の壁面２Ｗにのみゲ
ート電極層４１がいわゆるサイドウォールとして残って
これによるゲート電極４が形成されるエッチングを行
う。いいかえれば、このようなサイドウォールが生じる
ように、予めゲート電極層４１の厚さ及びエッチング量
の選定を行う。
【００１９】図７に示すように、ゲート電極４をマスク
として基体１にｎ型あるいはｐ型の不純物、例えばｎ型
の不純物のＡｓ+ を１０ｋｅＶで、５×１０13ions／cm
2 のドース量をもって基体面に対して垂直方向から３０
°傾けて回転させながらイオン注入して低濃度領域７を
形成する。
として基体１にｎ型あるいはｐ型の不純物、例えばｎ型
の不純物のＡｓ+ を１０ｋｅＶで、５×１０13ions／cm
2 のドース量をもって基体面に対して垂直方向から３０
°傾けて回転させながらイオン注入して低濃度領域７を
形成する。
【００２０】図８に示すように、サイドウォール状のゲ
ート電極４の側面に、例えばＳｉＯ 2 膜のＣＶＤと、異
方性エッチングによって幅ｗが例えば０．０３μｍの絶
縁性サイドウォール８を形成し、これらサイドウォール
８及びゲート電極４をマスクとして、半導体基体１に対
して、領域７と同導電型の不純物例えばＡｓ+ を１５ｋ
ｅＶで、２×１０15ions／cm2 のドース量をもってイオ
ン注入して段差２の上面２ａ及び底面２ｂにソース領域
５及びドレイン領域６を形成する。
ート電極４の側面に、例えばＳｉＯ 2 膜のＣＶＤと、異
方性エッチングによって幅ｗが例えば０．０３μｍの絶
縁性サイドウォール８を形成し、これらサイドウォール
８及びゲート電極４をマスクとして、半導体基体１に対
して、領域７と同導電型の不純物例えばＡｓ+ を１５ｋ
ｅＶで、２×１０15ions／cm2 のドース量をもってイオ
ン注入して段差２の上面２ａ及び底面２ｂにソース領域
５及びドレイン領域６を形成する。
【００２１】その後、例えばエキシマレーザ光の照射、
例えばＸｅＣｌレーザによってパルス幅４４ｎｓｅｃ
で、８００ｍＪ・ｃｍ- 2 のゲート電極をマスクとする
セルフアラインアニールを行う。
例えばＸｅＣｌレーザによってパルス幅４４ｎｓｅｃ
で、８００ｍＪ・ｃｍ- 2 のゲート電極をマスクとする
セルフアラインアニールを行う。
【００２２】このようにすると、図１に示すように、段
差２の主として壁面２Ｗゲート絶縁層３を介してゲート
電極４が形成され、これを挟んで段差２の底面２ｂに低
濃度領域７による低濃度ドレイン領域を介して高濃度の
ドレイン領域６が形成され、上面２ａにドレイン領域５
が形成された本発明によるＭＯＳＦＥＴが構成される。
差２の主として壁面２Ｗゲート絶縁層３を介してゲート
電極４が形成され、これを挟んで段差２の底面２ｂに低
濃度領域７による低濃度ドレイン領域を介して高濃度の
ドレイン領域６が形成され、上面２ａにドレイン領域５
が形成された本発明によるＭＯＳＦＥＴが構成される。
【００２３】その後、必要に応じてＳｉＯ2 等の絶縁層
例えば層間絶縁層（図示せず）をＣＶＤ等によって形成
し、ソース及びドレイン各領域上、更にゲート電極４上
に電極窓あけを行って、これら窓を通じて例えばＡｌの
各電極あるいは配線の被着形成を行う。
例えば層間絶縁層（図示せず）をＣＶＤ等によって形成
し、ソース及びドレイン各領域上、更にゲート電極４上
に電極窓あけを行って、これら窓を通じて例えばＡｌの
各電極あるいは配線の被着形成を行う。
【００２４】この構成によるＭＯＳＦＥＴは、そのドレ
インの低濃度領域７の形成を、そのイオン注入に際して
上述したように斜め注入によって行うことによって、こ
の領域７の上述のアニール後の状態で、ゲート電極４下
に入り込んで形成することができるので、そのチャネル
長は、殆ど段差２の深さに対応して決定されることか
ら、この段差２の深さを充分小とすることによって、充
分短チャネル長のＭＯＳＦＥＴをフォトレジストのパタ
ーンに係わりなく形成することができる。
インの低濃度領域７の形成を、そのイオン注入に際して
上述したように斜め注入によって行うことによって、こ
の領域７の上述のアニール後の状態で、ゲート電極４下
に入り込んで形成することができるので、そのチャネル
長は、殆ど段差２の深さに対応して決定されることか
ら、この段差２の深さを充分小とすることによって、充
分短チャネル長のＭＯＳＦＥＴをフォトレジストのパタ
ーンに係わりなく形成することができる。
【００２５】
【発明の効果】上述したように、本発明では、段差２の
壁面２Ｗにゲート部を形成するので、チャネル長はこの
段差２の高さに依存する。つまり、本発明によれば、こ
の段差２の高さ、すなわち本発明製法では、異方性エッ
チングの深さで規定できることから、これを充分小さく
することが可能となる。
壁面２Ｗにゲート部を形成するので、チャネル長はこの
段差２の高さに依存する。つまり、本発明によれば、こ
の段差２の高さ、すなわち本発明製法では、異方性エッ
チングの深さで規定できることから、これを充分小さく
することが可能となる。
【００２６】また、電子ビーム走査、Ｘ線走査等による
フォトリソグラフィ技術を行うことを回避したので量産
性にすぐれているものである。
フォトリソグラフィ技術を行うことを回避したので量産
性にすぐれているものである。
【図１】本発明による電界効果トランジスタの一例の略
線的断面図である。
線的断面図である。
【図２】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図３】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図４】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図５】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図６】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図７】本発明製法の一例の一工程における略線的断面
図である。
図である。
【図８】本発明製法の一例の一工程における略線的断面
図である。
図である。
１ 半導体基板 ２ 段差 ２Ｗ 壁面 ３ ゲート絶縁層 ４ ゲート電極 ４１ ゲート電極層
Claims (2)
- 【請求項１】 半導体基体の表面に段差が形成され、 該段差の壁面にゲート絶縁層を介してゲート電極が被着
形成されて該段差にゲート部が形成され、 上記半導体基体の上記段差の上面及び底面にそれぞれ上
記ゲート部を挟んでソース領域及びドレイン領域が形成
されて成ることを特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基体表面の一部に異方性エッチン
グによって段差を形成する工程と、 上記段差の壁面を含んで上記半導体基体表面にゲート絶
縁層を形成する工程と、 上記半導体基体に全面的にゲート電極層を形成する工程
と、 該ゲート電極層を上記半導体基体の上記段差の上面及び
底面が露出する程度の厚さに上記ゲート電極層を異方性
エッチングして上記段差の壁面に限定的にゲート電極層
が残されてなるゲート電極を形成する工程と、 該ゲート電極をマスクに上記半導体基体の上記段差の上
面及び底面にソース領域及びドレイン領域を形成する工
程とを有することを特徴とする電界効果トランジスタの
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9445493A JPH06310711A (ja) | 1993-04-21 | 1993-04-21 | 電界効果トランジスタとその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9445493A JPH06310711A (ja) | 1993-04-21 | 1993-04-21 | 電界効果トランジスタとその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310711A true JPH06310711A (ja) | 1994-11-04 |
Family
ID=14110720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9445493A Pending JPH06310711A (ja) | 1993-04-21 | 1993-04-21 | 電界効果トランジスタとその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514382A (ja) * | 1999-11-12 | 2003-04-15 | ザ・ユニバーシティ・オブ・リバプール | 電界効果トランジスタ（ｆｅｔ）およびｆｅｔ回路 |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
-
1993
- 1993-04-21 JP JP9445493A patent/JPH06310711A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514382A (ja) * | 1999-11-12 | 2003-04-15 | ザ・ユニバーシティ・オブ・リバプール | 電界効果トランジスタ（ｆｅｔ）およびｆｅｔ回路 |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
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