JPH06314494A - ワードオリエンテッドプロセッシングシステム - Google Patents

Abstract

(57)【要約】 【目的】 強誘電体メモリを具えたワードオリエンテッ
ドプロセッシングシステムに必要とされるスイッチング
素子の数を減少させることにある。 【構成】 強誘電体メモリは行及び列に配置された複数
のメモリユニット４１０ａ，ｂ，Ｃ，ｄを具える。各メ
モリユニットは例えば８又は１６ビットのプロセッサデ
ータワードを記憶するものでってビットライン接続点４
１６ａ，４１８ａ，４２０ａ，４２２ａと第１スイッチ
ング素子４３２ａ，４３４ａ，４３６ａ，４３８ａと、
強誘電体キャパシタ４２４ａ，４２６ａ，４２８ａ，４
３０ａと、共通ノード４１４ａとを順に含む複数の直列
接続を含む。各ユニット内の共通ノードを第１スイッチ
ング素子４４０ａを経てこのユニットのプレートライン
接続点に接続する。プロセッサが１ワードの全ビットを
１つのメモリユニットに１度に書込み、読出す。１つの
ユニットの書込み又は読出し中、第１及び第２スイッチ
ング素子が他のユニット内のキャパシタにパルスが印加
されるのを阻止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はワードオリエンテッドプ
ロセッシングシステムに関するものである。このような
システムはプロセッシングユニットとメモリとを含んで
いる。本発明はこのようなプロセッシングシステム用に
好適な強誘電体メモリ装置にも関するものである。

【０００２】

【従来の技術】欧州特許出願ＥＰ−Ａ−０３５９４０４
号から、プレート（極板）間に強誘電体材料を有する強
誘電体キャパシタを具えた強誘電体メモリが既知であ
る。この強誘電体メモリでは１ビットの情報が強誘電体
材料の残留分極の量で表わされる。このようなビットの
読出し及び書込みはキャパシタのプレート間に電圧パル
スを印加する必要がある。このパルスはビットライン接
続点及びプレートライン接続点を経てメモリに供給され
る。

【０００３】既知のメモリは行及び列に配置されたメモ
リユニットを具えている。一つの列内のメモリユニット
は一つのビットライン及び一つのプレートラインに共通
に接続する。更に、これらメモリユニットの一つのユニ
ット内のキャパシタを一度に一つづつアクセスするため
に、既知のメモリは行選択ラインを設けている。この行
選択ラインを使用して、一行内のメモリユニット内の第
１及び第２スイッチング素子を選択的に駆動することに
よりアクセスを一行の一つのユニットに限定することが
できる。

【０００４】上述の刊行物は、各メモリユニット内に、
ビットラインとキャパシタの第１プレートとの間及びプ
レートラインとキャパシタの第２プレートとの間にそれ
ぞれ接続された２つのスイッチング素子を用いることを
開示している。２つのスイッチング素子の使用は、メモ
リユニットが選択されていないときにその強誘電体キャ
パシタを経てパルス電流が生ずるのを阻止すると共に、
たとえパルス電圧がメモリユニットのプレートライン接
続点に発生しようと、ビットライン接続点に発生しよう
と、このパルス電圧が非選択メモリユニット内の強誘電
体キャパシタの何れか一方のプレートに印加されるのを
阻止する。これにより非選択メモリユニット内のキャパ
シタの分極の寄生妨害をほぼ阻止することができる。

【０００５】

【発明が解決しようとする課題】しかし、従来のメモリ
は、この効果を達成するためにキャパシタ数の２倍のス
イッチング素子を必要とし、これらスイッチング素子が
メモリ回路の総コストの大きな部分を占めるという欠点
を有している。本発明の目的は、特に、キャパシタごと
に２つのスイックング素子を必要とすることなく非選択
メモリユニット内の強誘電体キャパシタのプレート間に
パルスが印加されるのを阻止できるようにした強誘電体
メモリを具えたワードオリエンテッドプロセッシングシ
ステムを提供することにある。本発明の他の目的はキャ
パシタへの平均アクセス速度を増大することにある。

【０００６】

【課題を解決するための手段】本発明は、強誘電体メモ
リにインタフェースされるプロセッシングユニットを具
えたワードオリエンテッドプロセッシングシステムであ
って、前記強誘電体メモリが同一メモリユニットの行及
び列から成るマトリクスに構成され、各列がアクセスパ
ルスを供給する各別のプレートラインを具え、各メモリ
ユニットが、当該ユニットが属する列のビットライン接
続点とプレートラインとの間に接続された、第１スイッ
チング素子と、強誘電体キャパシタと、第２スイッチン
グ素子とを順に含む直列接続を具え、前記メモリが更に
前記プロセッシングユニットにより選択されたメモリユ
ニットの第１及び第２スイッチング素子を駆動してこの
メモリユニットを経る電荷転送路を設定する手段を具え
ているものにおいて、各メモリユニットは複数個の前記
直列接続を具え、この複数個の直列接続が一つの第２ス
イッチング素子を共有するものとし、且つ当該システム
は、１ワードの各別の情報ビットを前記プロセッシング
ユニットにより選択されたメモリユニット内の各別の直
列接続内の各別の強誘電体キャパシタの分極として書込
み且つ／又読出すと共に、前記ワードの情報ビットをそ
のメモリユニットと前記プロセッシングユニットとの間
で並列にひとまとめに転送するアクセス手段を具えてい
ることを特徴とする。

【０００７】この構成によれば、Ｎビットワードを記憶
する各メモリユニットはＮ＋１個のスイッチング素子を
必要とするだけとなる。プロセッシングユニットの代表
的なワード長は８ビットの小倍数、例えば８，１６，３
２ビットである。従って、本発明プロセッジングシステ
ムの各メモリユニット内の直列接続の数はワードと同一
の８の倍数にするのが好ましい。このようにすると、ワ
ードの種々のビットを単一のメモリユニットにまとめる
ことができ、（格別の集積回路にする必要があるかもし
れない）種々のメモリマトリクスに分配する必要がなく
なる。

【０００８】本発明ワードオリエンテッドプロセッシン
グシステムの一実施例では、前記プロセッシングユニッ
トがグセス手段のエネーブル入力端子及びアドレス入力
端子に結合され、アクセスエネーブル信号を特定の列の
アドレスと組合せて送出し、前記アクセス手段が前記ア
クセスエネーブル信号の受信時にのみ特定の列のプレー
トラインにアクセスパルスを供給するよう構成する。こ
のようにすると、各ユニットの複数のキャパシタをアド
レスで指定される単一のプレートラインを用いて同時に
アクセスすることができる。従って、１列につき複数の
キャパシタをアクセスするのに、アクセスエネーブル信
号に応答してアクセスパルスをこの単一プレートライン
に選択的に供給する一つの駆動回路を設けるだけでよく
なる。

【０００９】本発明ワードオリエンテッドプロセッシン
グシステムの他の実施例では、各列が列内の各メモリユ
ニットのビットライン接続点に素接続された同一の一組
のビットラインを具え、各ビットラインが各別のデータ
ラインスイッチング素子に接続され、各列内のデータラ
インスイッチング素子が全ての列に共通の一組のデータ
入／出力ラインにそれぞれ接続され、前記アクセス手段
が前記アクセスパルス中にアクセスされた列のデータラ
インスイッチング素子のみをまとめて駆動するよう構成
する。データラインとデータラインスイッチング素子と
により複数個のキャパシタの同時アクセスが達成され
る。

【００１０】本発明ワードオリエンテッドプロセッシン
グシステムの一実施例では、前記アクセス手段の制御の
下で、前記アクセスパルス中に、アクセスされた列以外
の各列内の各プレートライン及びビットラインの電圧レ
ベルを互いに等しくする等化手段を具えるものとする。
一行の各メモリユニットは、各別のプレートライン及び
ビットラインに接続されたキャパシタを具えている。ア
クセスされない列を等化することにより、寄生結合によ
り非選択列内のキャパシタに与えられる分極の妨害が更
に減少する。

【００１１】本発明ワードオリエンテッドプロセッシン
グシステムの一実施例では、各列内の前記等化手段は、
基準電圧ノードとプレートライン及びビットラインとの
間にそれぞれ結合された等化スイッチング素子を具え、
前記アクセス手段が一列内の等化スイッチング素子を、
この列内のデータラインスイッチング素子が減勢される
ときに駆動するよう構成する。基準電圧ノードは例えば
大地電位点とすることができ、この場合には単一の制御
信号を用いてアクセス手段が等化スイッチング素子及び
データラインスイッチング素子の双方を制御することが
できる。

【００１２】本発明ワードオリエンテッドプロセッシグ
システムの一実施例では、前記等化手段が一行内のメモ
リユニットの第１及び第２スイッチング素子の駆動前
に、連続するアクセスパルス間において全ての列の各々
内の各プレートライン及び複数のビットラインの電圧レ
ベルを互いに等しくするよう構成する。このようにする
と、アクセス後にビットライン及びプレートラインに残
存する電荷が新たに選択される行内のユニットを妨害す
ることが阻止される。

【００１３】米国特許第４８７３６６４号から、１メモ
リユニットにつき２つの強誘電体キャパシタを有する強
誘電体メモリが既知である。しかし、本発明と異なり、
これら２つのキャパシタは単一ビットを各ユニットに差
動的に記憶するのに使用されている。また、このメモリ
のアクセス手段は差動センス用に構成されている。本発
明と異なり、アクセス手段はユニットから単ビットを読
出すだけである。更に、このメモリの各列内のユニット
の全てのキャパシタが第２スイッチを介することなく共
通プレートラインに一緒に接続されている。

【００１４】本発明は、マルチビットワードを複数対の
強誘電体キャパシタから、各対のキャパシタの残留分極
の差を検知することにより、並列に読出すことができる
メモリにも適用し得るものである。

【００１５】

【実施例】以下、図面を参照して本発明によるワードオ
リエンテッドプロセッシングシステムの実施例を詳細に
説明する。図１は本発明によるワードオリエンテッドプ
ロセッシングシステムの一実施例を示す。本システムは
プロセッシングユニット４０及び強誘電体メモリ４１を
具えている。プロセッシングユニット４０はアドレス出
力端子Ａx ，Ａy 、データ入／出力端子４２及び読出及
び書込信号ライン４８７，４８８を有している。

【００１６】強誘電体メモリ４１は行及び列に配置され
た複数個のメモリユニット４１０ａ，４１０ｂ，４１０
ｃ，４１０ｄを含んでいる。各列には一つのプレートラ
イン４５０ａ，４５０ｂ及び複数のビットライン４５２
ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８ａ，ｂが
ある。各ユニット４１０ａ，ｂ，ｃ，ｄはプレートライ
ン接続点４１２ａ，ｂ，ｃ，ｄ及び複数のビットライン
接続点４１６ａ，ｂ，ｃ，ｄ，４１８ａ，ｂ，ｃ，ｄ，
４２０ａ，ｂ，ｃ，ｄ，４２２ａ，ｂ，ｃ，ｄを有す
る。各ユニット４１０ａ，ｂ，ｃ，ｄのビットライン接
続点は、第１ビットライン接続点４１６ａ，ｂ，ｃ，
ｄ，４１８ａ，ｂ，ｃ，ｄ，４２０ａ，ｂ，ｃ，ｄ，４
２２ａ，ｂ，ｃ，ｄと、各別の第１スイッチ４３２ａ，
ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，
ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄと、各別の強誘電体キャ
パシタ４２４ａ，ｂ，ｃ，ｄ，４２６ａ，ｂ，ｃ，ｄ，
４２８ａ，ｂ，ｃ，ｄ，４３０ａ，ｂ，ｃ，ｄとを含む
各別の直列接続を経て各ユニット内の共通ノード４１４
ａ，ｂ，ｃ，ｄにそれぞれ結合する。共通ノード４１４
ａ，ｂ，ｃ，ｄは同様に各ユニット４１０ａ，ｂ，ｃ，
ｄの一部である第２スイッチ４４０ａ，ｂ，ｃ，ｄを経
てプレートライン接続点４１２ａ，ｂ，ｃ，ｄにそれぞ
れ結合する。

【００１７】第１スイッチ４３２ａ，ｂ，ｃ，ｄ，４３
４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，
ｂ，ｃ，ｄ及び第２スイッチ４４０ａ，ｂ，ｃ，ｄは絶
縁ゲート電界効果トランジスタ４３２ａ，ｂ，ｃ，ｄ，
４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８
ａ，ｂ，ｃ，ｄ，４４０ａ，ｂ，ｃ，ｄのチャネルを用
いて実現する。これらトランジスタ４３２ａ，ｂ，ｃ，
ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４
３８ａ，ｂ，ｃ，ｄ，４４０ａ，ｂ，ｃ，ｄのゲートを
互いに接続すると共にユニット４１０ａ，ｂ，ｃ，ｄの
駆動入力端子に接続する。

【００１８】メモリ４１は行選択回路４９６を含んでい
る。行選択回路４９６は行アドレスを受信すアドレス入
力端子４９８を有している。行選択回路は複数の行ライ
ン４１３ａ，４１３ｂも有している。各行ライン４１３
ａ，４１３ｂは一行のメモリユニット（４１０ａ，４１
０ｂ），（４１０ｃ，４１０ｄ）の駆動入力端子に接続
する。

【００１９】各列のプレートライン４５０ａ，４５０ｂ
を各別のスイッチ４６０ａ，４６０ｂを経て共通のプー
トライン４８０に結合する。各列の各別のビットライン
４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８
ａ，ｂを格別のスイッチ４６２ａ，ｂ，４６４ａ，ｂ，
４６６ａ，ｂ，４６８ａ，ｂを経て各別のデータライン
４８１，４８２，４８３，４８４に接続する。各列のビ
ットライン４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，
ｂ，４５８ａ，ｂ及びプレートライン４５０ａ，ｂを各
別の等化スイッチ４７２ａ，ｂ，４７４ａ，ｂ，４７６
ａ，ｂ，４７８ａ，ｂ，４７０ａ，ｂを経て大地に結合
する。スイッチ４６０ａ，ｂ，４６２ａ，ｂ，４６４
ａ，ｂ，４６６ａ，ｂ，４６８ａ，ｂ，４９０ａ，ｂ，
４７２ａ，ｂ，４７４ａ，ｂ，４７６ａ，ｂ，４７８
ａ，ｂは絶縁ゲート電界効果トランジスタで実現する。

【００２０】メモリ回路４１は列アドレス入力端子４９
２を有する列選択回路４９０を含む。列選択回路４９０
は、プレートライン４５０ａ，４５０ｂ及びビットライ
ン４５２ａ，４５２ｂ，４５４ａ，４５４ｂ，４５６
ａ，４５６ｂ，４５８ａ，４５８ｂを共通プレートライ
ン４８０及びデータライン４８１，４８２，４８３，４
８４に結合するトランジスタ４６０ａ，４６０ｂ，４６
２ａ，４６２ｂ，４６４ａ，４６４ｂ，４６６ａ，４６
６ｂ，４６８ａ，４６８ｂのゲートに結合された複数の
列選択出力４９３ａ，４９３ｂを有している。各列選択
出力４９３ａ，４９３ｂは更にインバータ４９１ａ，４
９１ｂを経て、プレートライン４５０ａ，４５０ｂ及び
ビットライン４５２ａ，４５２ｂ，４５４ａ，４５４
ｂ，４５６ａ，４５６ｂ，４５８ａ，４５８ｂを大地に
結合するトランジスタ４７０ａ，４７０ｂ，４７２ａ，
４７２ｂ，４７４ａ，４７４ｂ，４７６ａ，４７６ｂ，
４７８ａ，４７８ｂのゲートに結合する。

【００２１】共通プレートライン４８０はプレートライ
ンパルス回路４８５に結合する。プレートラインパルス
回路４８５は読出及び書込信号ラインに接続する。デー
タライン４８１，４８２，４８３，４８４は各別の読出
／書込増幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄ
に結合する。読出／書込増幅器４８６ａ，４８６ｂ，４
８６ｃ，４８６ｄは読出／書込信号ライン４８７，４８
８に接続する。

【００２２】プロセッシングユニット４０は例えばマイ
クロプセッサ又はディジタル信号プロセッサとすること
ができる。動作状態では、プロセッシングユニット４０
がメモリ４１にアドレス情報Ａx ，Ａy を供給すると共
にデータ入／出力端子４２を経て４ビットワードのデー
タを送受する（４ビットは説明の便宜上選択したもので
あって、ワードを構成するビット数は任意である）。プ
ロセッシングユニット４０はワード単位で例えば加算の
ような演算を実行する。これらの演算はワードの全ビッ
トを使用する。

【００２３】ワードの読出し又は書込みのために、アド
レスデータの行アドレス部分Ａy を用いて行選択回路４
９６を制御する。この回路はアドレス入力端子４９８に
受信された行アドレス部分Ａy の制御の下で複数の行ラ
イン４１３ａ，４１３ｂから選択された一つの行ライ
ン、例えば４１３ａに駆動信号を供給する。この駆動信
号はアドサスされた一行内のメモリユニットの第１及び
第２スイッチ４３２ａ，４３２ｂ，４３４ａ，４３４
ｂ，４３６ａ，４３６ｂ，４３８ａ，４３８ｂ，４４０
ａ，４４０ｂを導通させる。アドレスされない行の第１
及び第２スイッチ４３２ｃ，４３２ｄ，４３４ｃ，４３
４ｄ，４３６ｃ，４３６ｄ，４３８ｃ，４３８ｄ，４４
０ｃ，４４０ｄは非導通のままである。列選択回路４９
０はアドレス入力端子４９２に受信されるプロセッシン
グユニット４０からの列アドレスＡxに対応する一列の
プレートラインスイッチ４６０ａ及びビットラインスイ
ッチ４６２ａ，４６４ａ，４６６ａ，４６８ａを導通さ
せる。アドレスされない列のプレートラインスイッチ４
６０ｂ及びビットラインスイッチ４６２ｂ，４６４ｂ，
４６６ｂ，４６８ｂは非導通のままである。従って、プ
レートラインパルス回路４８５から、 ・共通プレートライン４８０、 ・プレートラインスイッチング素子４６０ａ、 ・アドレスされた列のプレートライン４５０ａ、 ・アドレスされた行内の一つのメモリユニット４１０ａ
の第２スイッチ４４０ａ、 ・このメモリユニット内の各別の強誘電体キャパシタ４
２４ａ，４２６ａ，４２８ａ，４３０ａ、 ・各別の第１スイッチ４３２ａ，４３４ａ，４３６ａ，
４３８ａ， ・アドレスされた列のビットライン４５２ａ，４５４
ａ，４５６ａ，４５８ａ， ・ビットラインスイッチング素子４６２ａ，４６４ａ，
４６６ａ，４６８ａ， ・データライン４８１，４８２，４８３，４８４ を経て読出／書込増幅器４８６ａ，４８６ｂ，４８６
ｃ，４８６ｄに至る電荷転送路が生ずる。読出／書込増
幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄは各列毎
に１セットづつ設けてもよい。この場合には読出／書込
回路はビットライン４５２ａ，ｂ，４５４ａ，ｂ，４５
６ａ，ｂ，４５８ａ，ｂとデータライン４８１，４８
２，４８３，４８４との間に、ビートラインスイッチ４
６２ａ，ｂ，４６４ａ，ｂ，４６６ａ，ｂ，４６８ａ，
ｂの代りに配置する。

【００２４】アドレスされてない行内及び／又はアドレ
スされていない列内のユニット４１０ｂ，４１０ｃ，４
１０ｄには共通プレートライン４８０からデータライン
４８１，４８２，４８３，４８４に至るこのような電荷
転送路は生じない。

【００２５】メモリユニットの動作は強誘電体残留分極
に基づく。この効果及び強誘電体キパシタへの情報の書
込み及び読出し方法については米国特許第４８７３６６
４号を参照されてない。本発明のシステムを理解するに
は以下の事項を知っていれば十分である。強誘電体キャ
パシタは２つのプレート（極板）を有し、両プレート間
に強誘電体材料を有している。両プレート間に電圧がな
いとき、強誘電体材料は２つの互に異なる分極状態の何
れか一方の状態になり得る。このときの分極を残留分極
と称し、この分極は零でなく且つ通常２つの状態は互に
反対符号（極性）である。強誘電体材料の分極はキャパ
シタのプレート上の電荷により打ち消され、プレート上
の電荷は強誘電体材料の状態に依存する。

【００２６】２つの異なる分極状態を用いてキャパシタ
に記憶された高及び低論理情報ビットを表わす。書込み
は、強誘電体キャパシタのプレート間に電圧パルスを印
加することにより行なう。パルスの符号により書込む情
報のタイプ（高論理又は低論理）を実現する。読出し
も、強誘電体キャパシタのプレート間に電圧パルスを印
加することにより行なう。実際上、これはキャパシタに
所定の論理レベルを書込むことに相当し、このためには
キャパシタのプレートに、強誘電体材料の分極状態を変
化させる必要があるかないかに依存した量の電荷を転送
する必要がある。この電荷量を測定して、キャパシタに
既に記憶された情報を決定する。

【００２７】読出しにより、キャパシタに記憶されてい
た情報が破壊されるので、記憶を再使用する必要がある
ときは読出しに続いて書込みを行なう必要がある。キャ
パシタに供給される読出パルス及び書込パルスの全てが
強誘電体材料が保持し得る残留分極を減衰すので、強誘
電体キャパシタの情報記憶に対する雑音裕度が繰返し使
用に伴い減少する。

【００２８】１つのメモリユニットへの種々の情報ビッ
ト列（ワード）の個々のビットの書込みは例えば図２に
つき述べるパルス法により行われる。図２では、一例と
して論理レベル０，１，０，０をキャパシタ４２４ａ，
４２６ａ，４２８ａ，４３０ａにそれぞれ書込む。

【００２９】図２はいくつかの信号波形： ２１０ 制御ライン４８７上の書込制御信号 ２００ 行ライン４１３ａ上の行選択信号 ２２０ 等化スイッチ４７０ａ，４７２ａ，４７４ａ，
４７６ａ，４７８ａのゲートの信号 ２３０ 共通プレートライン４８０上の電圧 ２４０ａ，ｂ，ｃ，ｄ データライン４８１，４８２，
４８３，４８４上の電圧を示している。

【００３０】図２の説明において、１つのユニット４１
０ａがアドレッシングにより選択されているものとす
る。行選択信号が能動状態へ遷移後にスイッチ４４０
ａ，ｂ，４３２ａ，ｂ，４３４ａ，ｂ，４３６ａ，ｂ，
４３８ａ，ｂを導通させる。列選択信号（等化信号２２
０の反転信号）がスイッチ４６０ａ，４６２ａ，４６４
ａ，４６６ａ，４６８ａを導通させる。このとき他のユ
ニット４１０ｃ，ｄのスイッチ４４０ｃ，ｄ，４３２
ｃ，ｄ，４３４ｃ，ｄ，４３６ｃ，ｄ，４３８ｃ，ｄは
非導通である。スイッチ４６０ｂ，４６２ｂ，４６４
ｂ，４６６ｂ，４６８ｂも非導通である。

【００３１】書込みは書込制御信号２１０により開始さ
れる。書込みは２つの時間インターバル２７，２９から
成る垂直破線２７２，２９２で示す期間に行なわれる。
第１インターバル２７は行選択信号２００により開始す
る。プレートライン信号２３０は第１インターバル２７
中プレートライン接続点４１２ａに高電圧を与えるパル
ス２３４を含んでいる。プレートライン信号２３０は第
２インターバル２９中に低電圧に戻る。

【００３２】高論理値がユニット４１０ａ内の特定の強
誘電体キャパシタ４２６ａに書込まれる。対応する読出
／書込回路４８６ｂがビットライン電圧２４０ｂを少な
くとも第２インターバル２９中高論理レベルにする。従
って、第２インターバル２９において、選択されたキャ
パシタ４２６ａのビットライン側のプレートが高レベル
に、プレートライン側のプレートが低レベルになり、こ
のキャパシタのプレート間に電圧差が与えられる。（ビ
ットライン信号の開始とプレートライン信号の開始との
間の時間差による）ビットライン側プレート及びプレー
トライン側プレート間のスプリアスパルス状電圧差は、
行選択信号２００がプレートライン信号２３０及びビッ
トライン信号２４０ｂより遅れて開始するために回避さ
れる。

【００３３】低論理値が強誘電体キャパシタ４２４ａ，
４２８ａ，４３０ａに書込まれる。対応する読出／書込
回路４８６ａ，４８６ｃ，４８６ｄが、ビットライン電
圧２４０ａ，ｃ，ｄを第１インターバル２７中低値にす
るとともに第２インターバル２９中に高値にしない。従
って、第１インターバルにおいてのみ、選択されたキャ
パシタ４２４ａ，４２８ａ，４３０ａのビットライン側
プレートが低レベル、プレートライン側プレートが高レ
ベルになってこれらキャパシタのプレート間に電圧差が
与えられる。

【００３４】個々のキャパシタ４２４ａ，４２６ａ，４
２８ａ，４３０ａへ高論理レベルを書込むのか低論理レ
ベルを書込むのかは、読出／書込回路４８６ａ，４８６
ｂ，４８６ｃ，４８６ｄによりそれぞれのデータライン
４８１，４８２，４８３，４８４に与えられる電圧２４
４ａ，ｂ，ｃ，ｄにより制御される。共通プレートライ
ン信号２３０はユニット４１０ａ内の全てのキャパシタ
４２４ａ，４２６ａ，４２８ａ，４３０ａに対し使用さ
れる。

【００３５】書込み後、全てのビットライン４５２ａ，
４５４ａ，４５６ａ，４５８ａ及びプレートライン４５
０ａが、スイッチ４３２ａ，４３４ａ，４３６ａ，４３
８ａ，４４０ａが非導通にされる前に零電圧に戻され
る。これにより情報が電荷としてではなく純粋に強誘電
体材料の分極として記憶される。

【００３６】図３は読出し動作に使用される信号の一例
を示す。本例は図２と同一のメモリユニット４１０ａ及
び同一のデータ０，１，０，０に関するものである。従
って、種々のスイッチは図２につき述べた位置にあるも
のとする。図３はいくつかの信号波形： ３１０ 制御ライン４８８上の読出制御信号 ３００ 行ライン４１３ａ上の行選択信号 ３２０ 共通プレートライン４８０上の電圧 ３４０ａ，ｂ，ｃ，ｄ データライン４８１，４８２，
４８３，４８４上の電圧を示している。

【００３７】読出しは読出し制御信号３１０により開始
される。実際の読出しは、ビットライン４５２ａ，４５
４ａ，４５６ａ，４５８ａ上の電圧３４０ａ，３４０
ｂ，３４０ｃ，３４０ｄが低レベルの時に共通プレート
ライン４８０に（及び選択されたユニット４１０ａのプ
レートライン４５０ａに）供給されるパルス３３２で開
始される。プレートライン４５０ａ上のパルス３３２は
選択されたユニット４１０ａ内のキャパシタ４２４ａ，
４２６ａ，４２８ａ，４３０ａのプレート間に電圧パル
スを生じさせる。

【００３８】それぞれキャパシタ４２４ａ，４２６ａ，
４２８ａ，４３０ａに記憶されている情報ビットは、パ
ルス３３２の開始後にそれぞれのビットライン４５２
ａ，４５４ａ，４５６ａ，４５８ａ及びデータライン４
８１，４８２，４８３，４８４及び読出／書込増幅器４
８６ａ，４８６ｂ，４８６ｃ，４８６ｄを経てそれぞれ
のキャパシタに転送される電荷として測定することがで
きる。読出／書込増幅器４８６ａ，４８６ｂ，４８６
ｃ，４８６ｄがデータライン４８１，４８２，４８３，
４８４に対する容量性負荷に相当するものとすると、こ
れら電荷はデータライン４８１，４８２，４８３，４８
４上の残留電圧３４４ａ，ｂ，ｃ，ｄになる。これら電
圧３４４ａ，ｂ，ｃ，ｄを図３の波形曲線３４０ａ，
ｂ，ｃ，ｄで示す。これら電圧３４４ａ，ｂ，ｃ，ｄは
相対的に小さく示してこれら電圧は比較的小さな残留電
圧であることを示してある。

【００３９】データライン４８１，４８２，４８３，４
８４上の電圧３４４ａ，ｂ，ｃ，ｄは、それぞれの強誘
電体キャパシタ４２４ａ，４２６ａ，４２８ａ，４３０
ａに記憶されている分極の量に従って、基準レベル３４
２に対し高論理レベル又は低論理レベルになる。図２の
例では、これら論理レベルはキャパシタ４２４ａ，４２
６ａ，４２８ａ，４３０ａに対しそれぞれ０，１，０，
０である。

【００４０】電圧３４４ａ，ｂ，ｃ，ｄが上昇し始めた
後に、読出／書込増幅器４８６ａ，４８６ｂ，４８６
ｃ，４８６ｄが駆動されてこれら信号を増幅する。これ
によりビットライン電圧３４０ａ，ｂ，ｃ，ｄが、基準
レベル３４２より高いか低いかに応じて所望の高論理値
３４０ｂ又は低論理値３４０ａ，ｃ，ｄにされる。次い
で、これら情報をデータラインから読出し、データ入力
／出力端子４２からプロセッシングユニット４０に供給
することができる。

【００４１】電圧３４４ａ，ｂ，ｃ，ｄが所望の論理レ
ベル（垂直波線３７２の右側）になった後に、再書込み
処理が実行され、この処理は第２垂直破線３９２まで続
く。再書込みは２つの時間インターバル３７，３９で行
なわれ、図２につき述べた常規書込み処理に類似する。

【００４２】上述した情報ビットの読出し及び書込み処
理は強誘電体メモリの読出し及び書込み方法の一例にす
ぎず、他の読出し及び書込み方法については米国特許第
４８７３６６４号を参照されたい。

【００４３】また、説明のために読出／書込制御ライン
４８７，４８８上の読出／書込制御信号２１０，３１０
を用いたが、実際上制御にはチップエネーブル、書込エ
ネーブル及び出力エネーブル等の他の制御ラインを用い
ることができる。これらライン上の信号をできればアド
レス変化の検出と組合わせて使用して読出し及び書込み
の開始をトリガさせることができる。図２及び３に示す
プレートフインパルス２３２，３３２はアドレスされた
ユニット４１０ａ内のキャパシタ４２４ａ，４２６ａ，
４２８ａ，４３０ａにのみ供給される。プレートライン
パルスは他のユニット４１０ｂ，４１０ｃ，４１０ｄ内
のキャパシタには供給されない。その理由は、 ・これらユニットはプレートラインスイッチ４６０ｂに
より共通プレートライン４８０から切り離された列内に
あるため、及び／又は ・これらユニットは第１及び第２スイッチ４３２ｃ，４
３２ｄ，４３４ｃ，４３４ｄ，４３６ｃ，４３６ｄ，４
３８ｃ，４３８ｄ，４４０ｃ，４４０ｄが非導通である
非選択行内にあるためである。従って、読出し及び書込
みは一度に一ユニットづつに制限される。

【００４４】プレートラインパルスは非選択ユニット４
１０ｂ，４１０ｃ，４１０ｄに供給されないため、非選
択強誘電体キャパシタ４２４ｂ，４２４ｃ，４２４ｄ，
４２６ｂ，４２６ｃ，４２６ｄ，４２８ｂ，４２８ｃ，
４２８ｄ，４３０ｂ，４３０ｃ，４３０ｄのプレートに
は何のパルス電圧も印加されない。従って、非選択強誘
電体キャパシタ４２４ｂ，４２４ｃ，４２４ｄ，４２６
ｂ，４２６ｃ，４２６ｄ，４２８ｂ，４２８ｃ，４２８
ｄ，４３０ｂ，４３０ｃ，４３０ｄのプレート間に電圧
を発生する惧れはない。従って、キャパシタの分極状態
の妨害が回避される。

【００４５】ある環境の下では、プレートラインスイッ
チ４６０ｂが非導通のときでも共通プレートライン４８
０から非選択プレートライン４５０ｂへの寄生結合が発
生し得る。これは、例えば共通プレートライン４８０と
非選択プレートライン４５０ｂとの間の容量結合により
発生し得る。同様に、及び独立に、データライン４８
１，４８２，４８３，４８４から非選択ビットライン４
５２ｂ，４５４ｂ，４５６ｂ，４５８ｂへの寄生結合も
発生し得る。

【００４６】このような寄生結合により、非選択プレー
トライン４５０ｂ及び／又は非選択ビットライン４５２
ｂ，４５４ｂ，４５６ｂ，４５８ｂ上にも残留パルスが
存在し得る。このような残留パルスは非選択列内にあり
且つ選択ユニット４１０ａの行内にあるユニット４１０
ｂ内のキャパシタ４２４ｂ，４２６ｂ，４２８ｂ，４３
０ｂのプレート間に電圧パルスを発生し得る。

【００４７】先に説明したように、これらパルスは不所
望である。このような不所望パルスは全ての列に等化ス
イッチ４７０ａ，４７０ｂ，４７２ａ，４７２ｂ，４７
４ａ，４７４ｂ，４７６ａ，４７６ｂ，４７８ａ，４７
８ｂを設けることにより阻止することができる。動作
中、非選択列のプレートライン４５０ｂ及びビットライ
ン４５２ｂ，４５４ｂ，４５６ｂ，４５８ｂを等価電
位、例えば大地電位に接続して、不所望なパルスが発生
するのを阻止する。或いは又、非選択列のビットライン
４５２ｂ，４５４ｂ，４５６ｂ，４５８ｂを非選択列の
プレートライン４５０ｂに接続するようにしてもよい。
この場合にも非選択ユニット４１０ｂのキャパシタ４２
４ａ，４２４ｂ，４２４ｃ，４２４ｄにパルスが発生す
るのを阻止することができる。

【００４８】如何なる不所望なパルスもユニット４１０
ａ，４１０ｂ，４１０ｃ，４１０ｄ内のキャパシタに到
達しないようにするためには、全てのビットライン４５
２ａ，４５２ｂ，４５４ａ，４５４ｂ，４５６ａ，４５
６ｂ，４５８ａ，４５８ｂをアクセスの不要時に、対応
するプレートライン４５０ａ，４５０ｂと等電位に保つ
のが好ましい。即ち、等化スイッチ４７０ａ，４７０
ｂ，４７２ａ，４７２ｂ，４７４ａ，４７４ｂ，４７６
ａ，４７６ｂ，４７８ａ，４７８ｂを、読出／書込パル
スをプレートライン４５０ａ，４５０ｂを経てユニット
４１０ａ，４１０ｂ，４１０ｃ，４１０ｄに供給する必
要が生ずるまで導通状態に保つのが好ましい。

【００４９】アクセス中は列の選択を一つの列から他の
列へ変化させてはならない。行の選択にも同じことが言
える。これは、例えばアクセスエネーブル信号を用いて
行及び列選択回路４９６，４９０内でアドレスをラッチ
させてこのような変化を生じ得ないようにすることによ
り達成することができる。

【００５０】寄生結合がないときでも、等化スイッチ４
７０ａ，４７２ａ，４７４ａ，４７６ａ，４７８ａを少
なくともユニット４１０ａがアクセスされた後に導通さ
せるのが望ましい。これは、次に他の列及び行内のユニ
ット４１０ｄがアクセスされるときに有利である。この
場合には、この等化により、最後にアクセスされたユニ
ントの列のビットライン４５２ａ，４５４ａ，４５６
ａ，４５８ａに残存する電荷による電位レベルが新たに
選択された行内の他のユニット４１０ｃに影響を及ぼす
のを阻止することができる。このような等化は、例えば
一メモリユニットのアクセス後にて全ての列を一時的に
非選択にすることにより達成することができる。

【００５１】以上の説明及び図面が明らかなように、強
誘電体キャパシタへの寄生アクセスパルスは、多ビット
記憶用メモリユニットを使用して阻止することができ
る。Ｎビットユニットに対してこれは、各ユニット４１
０ａ，４１０ｂ，４１０ｃ，４１０ｄにつきＮ個の第１
スイッチ４３２ａ，ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，
ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄと１
個の第２スイッチ４１４ａ，ｂ，ｃ，ｄを用いることに
より達成される。図を簡単とするために、４ビットユニ
ット４１０ａ，４１０ｂ，４１０ｃ，４１０ｄを示した
が、本発明は２ビット以上の任意のビット数を有するユ
ニットに適用し得ること勿論である。代表的なビット数
は例えば８ビット、１６ビット又は３２ビットワード
（又は例えばメモリエラーを検出及び／又は訂正し得る
ようにするために追加のパリティビットを含める場合に
はもう少し多ビットのワード）である。

【００５２】更に、ユニット内のビット数はプロセッシ
ングユニットのフルワードサイズに一致させる必要はな
い。フルワードサイズの整数分の一のユニット（例えば
３２ビントのワードサイズに対し３２／４＝８又は３２
／２＝１６ビットのユニット）を用いることもできる。
また、ビットをプロセッサに並列に転送しなくてもよ
い。その代りに、例えばビットをメモリユニットから並
列に読出した後にプロセッシングユニット４０に直列に
転送してもよい。プロセッシングユニット４０及びメモ
リ４１は単一の集積回路内に一緒に設けてもよく、また
これらをプリント回路板のような回路支持体上の別々の
集積回路に設けてもよい。

【００５３】更に、本発明は１ビットにつきただ１つの
キャパシタを有するメモリユニットを具えるシステムに
限定されるものではない。１ビットにつき１対のキャパ
シタを使用することもできる。この場合には、各メモリ
ユニットは複数のキャパシタ対を含み、各ユニットごと
にそのユニット内の全キャパシタの一方のプレートに接
続された共通スイッチと、そのユニット内の全キャパシ
タの他方のプレートにそれぞれ接続された格別のスイッ
チとを含むものとする。

【００５４】図に示すように、メモリはスイッチング素
子としてＭＯＳトランジスタを用いて実現することがで
きる。ＭＯＳトランジスタの代わりに、バイポーラトラ
ンジスタを使用することもできる。使用する半導体はシ
リコン、その他ＧａＡｓ等とすることができる。本発明
の範囲から逸脱することなく、ＭＯＳスイッチのいくつ
かを、ツエナーダイオード又はＭＩＭ（金属−絶縁物−
金属）素子のような２端子非線形素子と選択的に置き替
えることもできる。このような素子は、両端間の電圧が
しきい値を越えると導通状態になるものである。ユニッ
ト４１０ａでは、第２スイッチ４４０ａ又は第１スイッ
チ４３２ａ，４３４ａ，４３６ａ，４３８ａの何れか一
方をこのような非線形素子と置き替えることができる。
この場合にはこれら素子を行ライン４１３ａに接続する
必要はない。動作状態では２端子非線形素子と置き替え
られていない第２スイッチング素子４４０ａ又は全ての
第１スイッチング素子４３２ａ，４３４ａ，４３６ａ，
４３８ａが行ラインからの信号により導通状態にされ、
アクセス中にプレートライン４５０ａとビットライン４
５２ａ，４５４ａ，４５６ａ，４５８ａとの間に与えら
れる十分高い電位差により非線形素子の両端間電圧がそ
のしきい値を越える。このとき非線形素子が導通しキャ
パシタ４２４ａ，４２６ａ，４２８ａ，４３０ａへの電
荷転送路が形成される。

【図面の簡単な説明】

【図１】本発明ワードオリエンテッドプロセッシングシ
ステムの一実施例の回路図である。

【図２】強誘電体メモリの書込みに使用する信号の波形
図である。

【図３】強誘電体メモリの読出しに使用する信号の波形
図である。

【符号の説明】

４０ プロセッシングユニット ４１ 強誘電体メモリ ４２ データ入／出力端子 Ａx ，Ａy アドレス出力 ４８７，４８８ 読出／書込信号ライン ４１０ａ，４１０ｂ，４１０ｃ，４１０ｄ メモリユニ
ット ４１３ａ，４１３ｂ 行選択ライン ４２４ａ〜４３０ａ，４２４ｂ〜４３０ｂ，４２４ｃ〜
４３０ｃ，４２４ｄ〜４３０ｄ 強誘電体キャパシタ ４３２ａ〜４３８ａ，４３２ｂ〜４３８ｂ，４３２ｃ〜
４３８ｃ，４３２ｄ〜４３８ｄ 第１スイッチング素子 ４４０ａ，４４０ｂ，４４０ｃ，４４０ｄ 第２スイッ
チング素子 ４５０ａ，４５０ｂ プレートライン ４５２ａ〜４５８ａ，４５２ｂ〜４５８ｂ ビットライ
ン ４６０ａ〜４６８ａ，４６０ｂ〜４６８ｂ スイッチ ４７０ａ〜４７８ａ，４７０ｂ〜４７８ｂ 等化スイッ
チ ４８０ 共通プレートライン ４８１〜４８４ データライン ４８６ａ，４８６ｂ，４８６ｃ，４８６ｄ 読出／書込
増幅器 ４９０ 列選択回路 ４９６ 行選択回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 強誘電体メモリにインタフェースされる
   プロセッシングユニットを具えたワードオリエンテッド
   プロセッシングシステムであって、前記強誘電体メモリ
   が同一メモリユニットの行及び列から成るマトリクスに
   構成され、各列がアクセスパルスを供給する各別のプレ
   ートラインを具え、各メモリユニットが、当該ユニット
   が属する列のビットライン接続点とプレートラインとの
   間に接続された、第１スイッチング素子と、強誘電体キ
   ャパシタと、第２スイッチング素子とを順に含む直列接
   続を具え、前記メモリが更に前記プロセッシングユニッ
   トにより選択されたメモリユニットの第１及び第２スイ
   ッチング素子を駆動してこのメモリユニットを経る電荷
   転送路を設定する手段を具えているものにおいて、各メ
   モリユニットは複数個の前記直列接続を具え、この複数
   個の直列接続が一つの第２スイッチング素子を共有する
   ものとし、且つ当該システムは、１ワードの各別の情報
   ビットを前記プロセッシングユニットにより選択された
   メモリユニット内の各別の直列接続内の各別の強誘電体
   キャパシタの分極として書込み且つ／又読出すと共に、
   前記ワードの情報ビットをそのメモリユニットと前記プ
   ロセッシングユニットとの間で並列にひとまとめに転送
   するアクセス手段を具えていることを特徴とするワード
   オリエンテッドプロセッシングシステム。
2. 【請求項２】 前記プロセッシングユニットが、前記ア
   クセス手段のエネーブル入力端子及びアドレス入力端子
   に結合され、アクセスエネーブル信号をアクセスする列
   のアドレスと組合わせて送出し、前記アクセス手段が前
   記アクセスエネーブル信号の受信時にのみアクセスされ
   た列のプレートラインにアクセスパルスを供給するよう
   構成されていることを特徴とする請求項１記載のワード
   オリエンテッドプロセッシングシステム。
3. 【請求項３】 各列が列内の各メモリユニットのビット
   ライン接続点にそれぞれ接続された同一の一組のビット
   ラインを具え、各ビットラインが各別のデータラインス
   イッチング素子に接続され、各列内のデータラインスイ
   ッチング素子が全ての列に共通の一組のデータ入／出力
   ラインにそれぞれ接続され、前記アクセス手段が前記ア
   クセスパルス中にアクセスされた列のデータラインスイ
   ッチング素子のみをまとめて駆動するよう構成されてい
   ることを特徴とする請求項２記載のワードオリエンテッ
   ドプロセッシングシステム。
4. 【請求項４】 前記アクセス手段の制御の下で、前記ア
   クセスパルス中に、アクセスされた列以外の各列内の各
   プレートライン及びビットラインの電圧レベルを互いに
   等しくする等化手段を具えていることを特徴とする請求
   項２又は３記載のワードオリエンテッドプロセッシング
   システム。
5. 【請求項５】 各列内の前記等化手段は、基準電圧ノー
   ドとプレートライン及びビットラインとの間にそれぞれ
   結合された等化スイッチング素子を具え、前記アクセス
   手段が一列内の等化スイッチング素子を、この列内のデ
   ータラインスイッチング素子が減勢されるときに駆動す
   るよう構成されていることを特徴とする請求項４記載の
   ワードオリエンテッドプロセッシングシステム。
6. 【請求項６】 前記等化手段が一行内のメモリユニット
   の第１及び第２スイッチング素子の駆動前に、連続する
   アクセスパルス間において全ての列の各々内の各プレー
   トライン及び複数のビットラインの電圧レベルを互いに
   等しくするよう構成されていることを特徴とする請求項
   ４又は５記載のワードオリエンテッドプロセッシングシ
   ステム。
7. 【請求項７】 請求項１〜６の何れかに記載されたメモ
   リユニットとアクセス手段を具えていることを特徴とす
   るワードオリエンテッドプロセッシングシステム用強誘
   電体メモリ装置。
8. 【請求項８】 請求項４〜６の何れかに記載のメモリユ
   ニット、アクセス手段及び等化手段を具えていることを
   特徴とするワードオリエンテッドプロセッシングシステ
   ム用強誘電体メモリ装置。