JPH10229171A

JPH10229171A - 不揮発性強誘電体メモリ及びその駆動方法及びｉｄカード

Info

Publication number: JPH10229171A
Application number: JP9054989A
Authority: JP
Inventors: Mitsuru Shimizu; 満清水; Hiroyuki Takenaka; 博幸竹中; Sumio Tanaka; 寿実夫田中
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1996-06-03
Filing date: 1997-03-10
Publication date: 1998-08-25
Anticipated expiration: 2017-03-10
Also published as: US6097622A; JP3607032B2

Abstract

(57)【要約】【課題】トランスポンダに搭載され、誤動作を引き起
こす恐れを防止してその駆動速度を向上させた構造を有
するプレート線を備えた不揮発性強誘電体メモリを提供
する。【解決手段】不揮発性強誘電体メモリは、メモリセル
アレイ３１〜３４と、ワード線ＷＬと、複数のプレート
線ＰＬ１〜ＰＬ４とを有し、ワード線とプレート線が並
行に配列されプレート線が対応するワード線に対してさ
らに複数のプレート線が分割されている。また複数のビ
ット線と、アドレス信号に基づいて複数のワード線のう
ちの一部を選択するワード線選択回路４０と、ワード線
と、プレート線選択回路３５〜３８と、複数のプレート
線選択回路をさらに有している。分割されたプレート線
をそれぞれ部分デコードするのは、例えば、カラムアド
レス信号などのアドレス信号によって行われるので、Ｃ
Ｒが大きいプレート線でなくなり動作マージンを十分持
ち誤動作する恐れが少なくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＦＩＤシステム
に用いられるトランスポンダに係り、とくに、トランス
ポンダに搭載され、情報記憶用キャパシタに強誘電体膜
を用いたメモリセルのアレイを有する不揮発性強誘電体
メモリ及びその駆動方法及びＩＤカードに関するもので
ある。

【０００２】

【従来の技術】ＲＦＩＤ(Radio Frequency Identificat
ion)システムは、電波を用いた非接触型タグ・システム
（識別器）のことであり、パソコン、コントローラ、ア
ンテナ等で構成されるホスト側とトランスポンダとから
構成されている。トランスポンダは、不揮発性強誘電体
メモリなどのチップを搭載している。強誘電体メモリセ
ルを用いた不揮発性強誘電体メモリは、低消費電力の半
導体記憶装置として近年盛んに研究開発がなされてい
る。この不揮発性強誘電体メモリは、米国特許4,873,66
4(Eaton, Jr.) やS.S. Eaton, Jr. et al.“A Ferroele
ctric DRAM Cell for High Density NVRAMs ”, ISSCC
Digest of Technical Papers, pp. 130-131, Feb. 1988
等に記載されている。強誘電体メモリセルの情報記憶用
キャパシタには、チタン酸バリウム（ＢａＴｉＯ₃）、
チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃；ＰＺ
Ｔ）、ランタンドープドチタン酸ジルコン酸鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃；ＰＬＺＴ）、ニオブ酸
リチウム（ＬｉＮｂＯ₃）、ニオブ酸カリウムリチウム
（Ｋ₃Ｌｉ₂Ｎｂ₅Ｏ₁₅）などから構成された強誘電体
膜が用いられている。これらの強誘電体膜は、電圧を印
加することによって分極が生じる。そして電圧と分極と
の関係は、いわゆるヒステリシス特性を呈する。

【０００３】この関係について、発明者が上記強誘電体
膜の特性を測定したところ、外部から印加される物理的
ストレスが上述のヒステリシス特性に影響を与えること
が分かった。すなわち、成膜後に物理的なストレスを強
誘電体膜に印加するとヒステリシスループが小さくな
り、分極の保持特性が劣化することが分かった。強誘電
体メモリは、分極をデータの保持に用いている。従っ
て、外部から印加される物理的ストレスはデータの保持
特性の劣化につながることは明らかである。図４５
（ａ）に従来の不揮発性半導体記憶装置のメモリセルア
レイと周辺回路の配置を示す。複数のメモリセルアレイ
が並列して配置され、ロウデコーダ（ＲＤ）（ワード線
選択回路）４０は、これらに共用されている。複数のワ
ード線ＷＬは、外部から入力されたアドレス信号に応じ
てロウデコーダ回路４０によって選択される。プレート
線ＰＬは、ワード線ＷＬと同じ様にメモリセルアレイ共
通に接続され（セルキャパシタの対向電極に接続）、プ
レートデコーダ（ＰＤ）（プレート線選択回路）３８に
よって駆動される。プレートデコーダ３８は、ＮＡＮＤ
回路とインバータ回路を直列に接続してなり、ワード線
信号とプレート線制御信号との論理をとってプレート電
極を制御する。書き込みや読み出しなどのワード線信号
やプレート線信号は、パルス信号であるが、図４５
（ｂ）に示すようにプレート線を制御するプレート線信
号の方がワード線信号よりパルス幅は短い。このように
プレート線信号が短時間で立ち上げ立ち下げを行うので
メモリセルの情報の読み出し速度は、プレート線信号の
パルスに律速されてしまう。もしこれを回避するために
はプレート線選択回路のインバータ回路のトランジスタ
を大きくする必要がある。しかし、インバータ回路のト
ランジスタを不必要に大きくするとロウデコーダ回路の
ワード線駆動部のピッチとプレート線選択回路のピッチ
が合わなくなり、ワード線とプレート線の間隔は、広い
方に律速されるので、その分面積の無駄が大きくなる。

【０００４】

【発明が解決しようとする課題】前述のように従来のト
ランスポンダに用いられる不揮発性強誘電体メモリは、
プレート線をデコード（パルス駆動）する場合におい
て、そのＣＲ（容量・抵抗）が大きいので、プレート線
が遅延して動作するためセルに書かれているデータを十
分に読み出すことができない、またはセルにデータを十
分に書き込むことができない恐れがある。また、ワード
線は、メモリセルのトランジスタのゲートに接続される
のみであるのに対して、プレート線は、前述のようにセ
ルキャパシタの対向電極に共通接続され、そのため付加
容量が非常に大きい。その結果、ワード線が駆動される
場合に比べて、プレート線が駆動されるには時間が掛か
る。プレート線信号が短時間で立ち上げ立ち下げを行う
のでメモリセルの情報の読み出し速度は、プレート線信
号のパルスに律速されてしまうのでプレート線の信号速
度を高めることは必要なことである。また、とくにメモ
リカード等に不揮発性強誘電体メモリを搭載した場合、
メモリカードの厚さが薄いと外部から容易に物理的スト
レスが加わり、その結果データ保持特性が劣化するとい
う問題があった。

【０００５】ところがこのヒステリシス特性は、温度に
よってその形状が大幅に変化することが知られている。
すなわち、高温（例えば８０℃）でのヒステリシスルー
プは低温（例えば室温である２５℃）のものと比較して
ループが小さくなり、分極の保持特性が劣化する。強誘
電体メモリは分極をデータの保持に用いている。従っ
て、チップ内の熱源の存在は、データの保持特性の劣化
につながる。特に無電源型メモリカード等に不揮発性強
誘電体メモリを搭載した場合、電源供給回路や整流回路
等で発生する熱は、強誘電体メモリのデータ保持特性に
影響を与えることがある。図４６は、強誘電体膜をキャ
パシタに用いたメモリセル（ＦＲＡＭセル）に用いる強
誘電体材料のヒステリシスカーブである。書き込み、読
み出し動作を行う際には、ａ→ｂ→ｃ→ｄの順にカーブ
の縁辺を沿うように状態を変化させる。しかし、実際に
電流が流れるのはｂ，ｄのところである。セルの分極を
反転させるのに必要な電流は、わずかｂ，ｄのところだ
けしか流れない。したがって、図４７（ａ）のようにプ
レート線ＰＬを駆動した場合でもプレート線ＰＬの立上
がりの前半では電流は殆ど流れないのに対し、後半では
パルス的に電流が流れる（図４７（ｂ））。このように
極めて短時間の間に集中的に電流が流れると最大電流量
は大きくなり、この結果電源電位の変動やこれにより引
き起こされる基準電位の変動による各種の誤動作が生ず
る可能性がある。

【０００６】本発明は、上記の事情に鑑みてなされたも
のであり、プレート線をデコード（パルス駆動）する際
に誤動作を引き起こす恐れを防止してその駆動速度を向
上させた構造を有するプレート線を備え、トランスポン
ダに搭載される不揮発性強誘電体メモリを提供する。ま
た、本発明は、プレート線の駆動速度を向上させながら
プレート線に流れる駆動電流の最大電流量を小さくする
ことができる不揮発性強誘電体メモリ及びその駆動方法
を提供する。本発明は、さらに、データ保持特性の良い
不揮発性強誘電体メモリを提供するとともに、データ保
持特性の良い強誘電体メモリセルを用いたＩＤカードを
提供する。

【０００７】

【課題を解決するための手段】本発明の不揮発性強誘電
体メモリは、電極間絶縁膜に強誘電体を用いた情報記憶
用のキャパシタと電荷転送用のＭＯＳトランジスタとが
直列に接続されてなるメモリセルが行列状に配置された
メモリセルアレイと、それぞれ同一のメモリセルのＭＯ
Ｓトランジスタのゲートに共通に接続された複数本のワ
ード線と、それぞれ同一のメモリセルのキャパシタの一
端に共通に接続された複数本のプレート線と、上記ワー
ド線と上記プレート線が並行に配列されプレート線が対
応するワード線に対してさらに複数のプレート線が分割
されることと、それぞれ同一のメモリセルのＭＯＳトラ
ンジスタの一端に共通に接続された複数本のビット線
と、アドレス信号に基づいて上記複数本のワード線のう
ちの一部を選択するワード線選択回路と、上記複数本の
ワード線と、例えば、チップイネーブル（ＣｈｉｐＥｎ
ａｂｌｅ）信号（ /ＣＥ）などの外部端子によって生成
された信号とで形成されるプレート線選択回路と、その
プレート線選択回路がそれぞれのワード線に対して複数
存在していることを特徴とする。また、ワード線に対応
する複数のプレート選択回路は、アドレス信号によって
それぞれ独立して動作し、通常動作時にすべてのプレー
ト選択回路が動作することがないことを特徴としてい
る。複数のワード線のそれぞれのワード線に対して、そ
れぞれ複数のプレート線選択回路（プレートデコーダ）
を持ち、分割されたプレート線を有し、それぞれを部分
デコードするのは、例えば、カラムアドレス信号などの
アドレス信号によって行われるので、ＣＲが大きいプレ
ート線でなくなり、動作マージンを十分持ち誤動作する
恐れが少なくなる。

【０００８】また、本発明は、強誘電体膜をキャパシタ
に用いた不揮発性強誘電体メモリのプレート線を行方向
に複数に分割し、これを駆動した構成において、分割し
たプレート線の駆動タイミングをずらすことにより一時
的に流れる電流を減少させることを特徴としている。ま
た、本発明の不揮発性強誘電体メモリは、強誘電体膜を
情報記憶キャパシタとして用いる強誘電体メモリセルを
マトリックス状に配置してなるメモリセルアレイと、同
一行のメモリセルのトランジスタのゲートを共通接続し
てなるワード線と、同一行のメモリセルのキャパシタの
対向電極を共通接続してなるプレート線と、前記ワード
線を選択し駆動するロウデコーダとを備え、前記プレー
ト線が行方向にｎ分割され、ｎ個のプレート線選択回路
がその一端にそれぞれ接続され、前記メモリセルのトラ
ンジスタのゲート容量は前記メモリセルのキャパシタ容
量より小さいことを特徴とする。また、本発明の不揮発
性強誘電体メモリは、プラスティック材料からなる略長
方形状のカードと、カード内に搭載され、強誘電体膜を
情報記憶キャパシタとして用いるメモリセルアレイを有
する半導体素子とを備え、半導体素子の強誘電体膜は、
カードの長手方向の端から３０パーセントの領域内のみ
に位置するように配置したことを特徴とする。強誘電体
膜に印加される物理的ストレスが弱まり、その結果強誘
電体膜の分極保持特性の劣化が抑止され、データ保持特
性が劣化しない。

【０００９】また、本発明の不揮発性強誘電体メモリ
は、プラスティック材料からなる略長方形状のカード
と、カード内に搭載され、強誘電体膜を情報記憶キャパ
シタとして用いるメモリセルアレイを有する半導体素子
とを備え、前記強誘電体膜は、略正方形状、略円形状も
しくは面取りされた略正方形状であることを特徴として
いる。このような構成をとることにより、強誘電体膜に
印加される物理的ストレスが緩和される。その結果強誘
電体膜の分極保持特性の劣化が抑止されて、データ保持
特性の劣化が著しく減少する。また、本発明は、半導体
基板と、前記半導体基板の一端近傍に設けられた電源回
路と、前記半導体基板の前記一端と対向する他端近傍に
設けられ、強誘電体膜を情報記憶キャパシタとして用い
る強誘電体メモリセルアレイと、前記半導体基板の前記
電源回路と前記強誘電体メモリセルアレイとの間に配置
され、前記電源回路と強誘電体メモリセルアレイとを電
気的に接続する電源線と、前記電源線に形成された蓄熱
手段とを備えていることを特徴とする不揮発性半導体記
憶装置を提供する。前記蓄熱手段は、前記電源回路と前
記強誘電体メモリセルアレイとの略中間に配置されてい
ても良い。前記電源線は、それぞれ前記蓄熱手段を有す
る高電位側電源線と低電位側電源線を有しており、これ
ら電源線は、それぞれの蓄熱手段によって互いに一定の
間隔を有しているようにしてもよい。

【００１０】前記電源線と前記蓄熱手段との間にはくび
れ部を形成してもよい。前記半導体基板には、前記強誘
電体メモリセルアレイのセルを制御するトランジスタが
形成されており、電源電圧は、前記蓄熱手段を介してこ
のトランジスタに供給されるようにしてもよい。また、
本発明は、前記不揮発性強誘電体メモリを周囲に送受信
用アンテナがループ状に形成されたプラスティック材料
からなる略長方形状のカードの所定の一辺に沿って配置
されていることを特徴とするＩＤカードを提供する。前
記強誘電体メモリは、前記カード上に配置された金属板
上に搭載されているかもしくは直接搭載されていてもよ
い。さらに本発明は、前記不揮発性強誘電体メモリを周
囲に送受信用アンテナがループ状に形成された弾性基板
の所定の一辺に沿って配置されていることを特徴とする
ＩＤカードを提供する。

【００１１】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。ＲＦＩＤシステムは、電波を用いた
非接触型タグ・システム（識別器）のことで、一般的に
は非接触データ・キャリア・システムともいう。本発明
は、このシステムに用いるトランスポンダ及びこのトラ
ンスポンダに搭載する不揮発性強誘電体メモリ及びその
駆動方法に関するものである。図４３は、本発明のトラ
ンスポンダを用いるＲＦＩＤシステム全体のシステム構
成図である。ＲＦＩＤシステムは、パソコン、コントロ
ーラ、アンテナ等で構成されるホスト側と、トランスポ
ンダと呼ばれるデータ・キャリアで構成される（図４３
（ａ））。トランスポンダは、カード基板にＦＲＡＭと
ＡＳＩＣが１チップ化されたモノリシックＲＦＩＤチッ
プ及び電力受信、データ受信／送信を兼ねるアンテナを
内蔵するシンプルな構成である（図４３（ｂ））。図４
３（ｃ）は、モノリシックＲＦＩＤチップの平面図であ
る。ホスト側からは必要に応じてコマンド及びデータを
搬送波に乗せて送信するが、トランスポンダ側ではその
搬送波により必要な電力を発生させ、データの書き込み
及び読み出しと送信に利用してホスト側に情報を返す。
非接触タグは、電池が不要であり、ＦＲＡＭの記憶内容
を電波を使って非接触で読み取り、その内容を書き換え
ることにより人の入退出などの管理に活用することが可
能である。例えば、服のポケットに定期券用の非接触タ
グを入れたまま改札したり、非接触タグを自動車につけ
て走り高速道路の料金所でいちいち精算するために止ま
らなくて済むようしたり、人の介在なしに駐車場の出入
りを監視・管理するなどの用途に利用することが可能で
ある。また、回遊魚や家畜の行動を管理することなどに
も利用できる。

【００１２】図４４は、トランスポンダの内部回路の詳
細を示す。外部から入力される電磁場を検知するＬＣ回
路と、ＬＣ回路が検出した電磁場から信号を生成する回
路（ＦＳＫ復調回路）５８と、ＬＣ回路が検出した電磁
場から電源電圧を発生させる回路（整流ブリッジ）５９
と、電源電圧の立ち上がりを検出してパワーオン信号を
出力するパワーオン回路６０と、強誘電体膜を電極間に
有する強誘電体キャパシタと電荷転送用のＭＯＳトラン
ジスタとからなるメモリセルを複数個行列状に配置し、
例えば、同一行に属するメモリセルのＭＯＳトランジス
タを同一のワード線でそれぞれ共通接続し、同一行に属
するメモリセルの強誘電体キャパシタの一方の電極を同
一のキャパシタプレート線でそれぞれ共通接続し、同一
列に属するメモリセルのＭＯＳトランジスタの一方の端
子を同一のビット線でそれぞれ共通接続して構成したＦ
ＲＡＭセルアレイ３１等から構成されている。

【００１３】次に、図１乃至図１５を参照して第１の実
施例を説明する。図１にトランスポンダに搭載される不
揮発性強誘電体メモリの断面図を示す。この強誘電体メ
モリは、図４３にはモノリシックＲＦＩＤチップとして
示されているようにトランスポンダに搭載されて使用さ
れる。Ｐ型シリコン基板１０の表面にシリコン酸化膜か
らなる素子分離絶縁膜１３が形成され、この素子分離絶
縁膜１３に区画された領域にＭＯＳトランジスタが形成
される。ＭＯＳトランジスタは、Ｎ型拡散領域からなる
ソース／ドレイン領域１１、１２、ゲート絶縁膜２１、
ポリシリコンからなるゲート電極２０等から構成され
る。ゲート電極２０は、ワード線（ＷＬ）と称される。
このＭＯＳトランジスタ上には酸化シリコン（Ｓｉ
Ｏ₂）などの層間絶縁膜１４が形成され、この層間絶縁
膜１４にはソース領域１２に至るコンタクトホール２２
が形成されている。層間絶縁膜１４上には強誘電体キャ
パシタが形成されている。強誘電体キャパシタは、下層
電極１５、ＰＺＴ膜などからなる強誘電体膜１６、上層
電極１７から構成される。下層電極１５は、プレート電
極（プレート線）（ＰＬ）と称される。この強誘電体キ
ャパシタは、シリコン酸化膜などからなる層間絶縁膜１
８に覆われ、強誘電体キャパシタの上層電極１７とソー
ス領域１２とは層間絶縁膜１８のコンタクトホール及び
層間絶縁膜１４のコンタクトホール２２を介してアルミ
ニウムなどの接続配線１９により電気的に接続されてい
る。

【００１４】図２にＰＺＴ膜等の強誘電体薄膜の印加電
圧／分極特性を示す。強誘電体薄膜は図２に示すように
ヒステリシス特性を有する。そして、電圧を印加しない
状態すなわちＶ＝０（Ｖ）の状態での残留分極Ｐｒが
「正」であるか「負」であるかによって、データを記憶
することができる。図３は、不揮発性強誘電体メモリの
強誘電体メモリセルとしては好ましくないヒステリシス
特性である。すなわち、残留分極Ｐｒが非常に小さく、
その結果、センスアンプによる読み出しマージンが低下
する、外部からの撹乱により容易にデータが消失してし
まう等の問題が存在する。図３に示す特性は、８０℃の
高温状態でのヒステリシス特性である。続いて、図４、
図５を用いて強誘電体薄膜を用いたメモリセルの書き込
み動作を説明する。ＦＲＡＭセルを用いた不揮発性強誘
電体メモリは、２つのＭＯＳトランジスタＱ１、Ｑ２と
強誘電体キャパシタＣ１、Ｃ２により一つのメモリセル
を構成する。そして、図４（ａ）の状態、すなわちキャ
パシタＣ１には図中上向きの矢印に示すように上方向の
分極（以下、正分極と称する）が、キャパシタＣ２には
図中下向きの矢印に示すように下方向の分極（以下、負
分極と称する）が現れている状態を“１”と定義し、図
４（ｂ）の状態、即ちキャパシタＣ１には負分極が、キ
ャパシタＣ２には正分極が現れている状態を“０”と定
義する。

【００１５】（“１”書き込み動作）以下、メモリセル
に“１”を書き込む場合のステップを示す。まず、ビッ
ト線ＢＬに５Ｖを印加し、ビット線 /ＢＬ（「 /」は反
転信号を表わす、以下、同じ）には０Ｖを印加する。そ
してワード線ＷＬには７Ｖを印加し、プレート電極ＰＬ
には０Ｖを印加する。この状態は、キャパシタＣ１が図
２のａの状態であり、キャパシタＣ２が図２のｂの状態
にある。続いて、ＰＬを５Ｖにする。この結果、キャパ
シタＣ１は、図２のｂの状態になり、キャパシタＣ２は
図２のｃの状態になる。続いて、ＰＬを０Ｖにする。こ
の結果、キャパシタＣ１は、図２のａの状態になり、キ
ャパシタＣ２は図２のｄの状態になる。図５に書き込み
時のプレート電極ＰＬの電位（ＶPL）の変化を示す。以
上のようにして、図４（ａ）の状態、すなわちキャパシ
タＣ１には正分極が現れ、キャパシタＣ２には負分極が
現れて“１”書き込みが実現される。

【００１６】（“０”書き込み動作）以下、メモリセル
に“０”を書き込む場合のステップを示す。まず、ビッ
ト線ＢＬに０Ｖを印加し、ビット線 /ＢＬには５Ｖを印
加する。そしてワード線ＷＬには７Ｖを印加し、プレー
ト電極ＰＬには０Ｖを印加する。この状態では、キャパ
シタＣ１が図２のｂの状態にあり、キャパシタＣ２が図
２のａの状態にある。続いて、ＰＬを５Ｖにする。この
結果、キャパシタＣ１は、図２のｃの状態になり、キャ
パシタＣ２は、図２のｂの状態になる。続いて、ＰＬを
０Ｖにする。この結果、キャパシタＣ１は、図２のｄの
状態に、なり、キャパシタＣ２は図２のａの状態にな
る。以上のようにして、図４（ｂ）の状態、すなわちキ
ャパシタＣ１には負分極が現れ、キャパシタＣ２には正
分極が現れて“０”書き込みが実現される。

【００１７】以上のような不揮発性強誘電体メモリは、
消費電力が僅少のため、無電源ＩＤ装置等に用いられ
る。無電源ＩＤ装置とは、外部から電波を受信し、この
電波を整流して得られた直流電圧を電源として用いると
共に、この電波搬送信号とされた情報を受信・検波して
外部とデータの入出力を行う。無電源ＩＤ装置には電波
の送信回路も搭載されるのが通常である。以上のように
構成すると、ＩＤカードを無電源で構成でき、外部との
情報のやりとりも親機と全く無接触で行うことが可能と
なる。以上のような無電源ＩＤカードは、免許証、商品
タグ、身分証明書、定期券、スキー場のリフト券等に応
用が期待されている。続いて、図６及び図７に不揮発性
強誘電体メモリのメモリセルアレイと周辺回路との配置
を示す。メモリセルアレイ３１〜３４は、並列して配置
され、ワード線選択回路（ロウデコーダＲＤ）４０は、
これらに共用されている。大きく複数のメモリセルアレ
イ３１〜３４を２分割したときに、中央部にロウデコー
ダ４０が配置され、これに複数のワード線ＷＬが配線さ
れている。そして、左右に分かれて配置されているメモ
リセルアレイをさらに分割してプレート線選択回路（プ
レートデコーダＰＤ）３５、３６がそれぞれ配置され、
このプレートデコーダ３５、３６からそれぞれプレート
線ＰＬ（ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４）が配線され
ている。

【００１８】ワード線ＷＬは、外部から入力されたアド
レス信号に応じてロウデコーダ４０によって選択され
る。プレート線ＰＬは、各メモリセルアレイ毎に分割し
て設けられており、プレートデコーダ３５、３６によっ
て図５のように駆動される。まず、センスアンプ回路
（Ｓ／Ａ）４１〜４４は、各メモリセルアレイ毎に設け
られており、読み出し時にビット線に現れた微小電位差
を増幅する。カラムゲート回路（図示しない）は、カラ
ム選択線に基づきデータ線とビット線とを選択的に接続
する。カラムデコーダ（ＣＤ）５６は、外部から入力さ
れたアドレス信号に応じてカラム選択線（図示しない）
を選択する。データ線センスアンプ回路（図示しない）
は、データ線上のデータを増幅する。図８に示す回路
は、本発明のプレートデコーダである。プレートデコー
ダは、ＮＡＮＤ回路とこのＮＡＮＤ回路の出力信号が入
力されるインバータ回路とから構成され、インバータ回
路は、プレート電圧（ＶPL）として電源電圧（Ｖcc）を
供給する。ＮＡＮＤ回路の入力信号として、まずφ６信
号は、 /ＣＥ(Chip Enable信号) （ＤＲＡＭならば /Ｒ
ＡＳ）からの遅延信号及びパルスを持った信号である
（図９参照）。Ｙα信号は、一部のアドレス信号で横方
向に関わるアドレスである。さらに、ＷＬは、それぞれ
に対応するワード線を示している。ここで、例えば、図
６及び図７に示すメモリセルアレイでは、１本のワード
線ＷＬに対して４本の分割されたプレート線ＰＬが存在
している。そこで、このアドレス信号（Ｙα）によって
４本のプレート線から１本が選択されることとなる。こ
れによって今までのプレート線より少なくとも１／４の
容量となるため、プレート線のデコードが高速になり誤
動作を防ぐことができる。

【００１９】図１１は、プレートデコーダの他の実施例
である。例えば、アドレスｉ、ｊという２つが有ると、
アドレスバッファによってＡic／ /Ａic、Ａjc／ /Ａjc
という相補的な信号が生成される（図１０参照）。これ
を使ってプレコーダ(Precoder)を作ると図１２（ａ）に
示すようになる。図１２（ｂ）に示す４種類の入力方法
がある。この方法により４つのＹα信号（Ｙα０、Ｙα
１、Ｙα２、Ｙα３）が生成される。この４つのＹαｊ
信号を図１１のプレートデコーダに入力すると、４つの
プレート電圧（ＶPL）の内１つのＶPLがパルス駆動する
ことができる。図８及び図１１のプレートデコーダの入
力信号（ＷＬ、ＶPL、 /ＣＥ（φ６）は、図１３のタイ
ミング図に示すような電圧波形を有している。図６及び
図７に示すロウデコーダの詳細な回路図を図１４に示
す。ロウデコーダは、ワード線の選択を行う回路であ
る。行アドレスをプリデコードした信号Ｘαｊ、Ｘα
ｋ、Ｘαｌにより１組のデコーダが選択される。１組の
デコーダには４本のワード線が接続され、信号ＷＤＲＶ
ｉ〜ＷＤＲＶｌによってこの内１本が選択される。

【００２０】また、図６及び図７のメモリセルアレイに
用いられるセンスアンプの詳細を図１５に示す。図１５
に、メモリセルアレイ３１、センスアンプ回路４１、カ
ラムゲート回路５１の詳細が示されている。メモリセル
アレイ３１は、行列状に配置されたメモリセル３０を含
み、同一列に配置されたメモリセルは、同一ビット線対
（ＢＬｎ； /ＢＬｎ）（ｎ＝１、２、・・・）に接続さ
れ、同一行に配置されたメモリセルは、同一ワード線Ｗ
Ｌｎ（ｎ＝１、２、・・・）、プレート線ＰＬｎ（ｎ＝
１、２、・・・）に接続される。センスアンプ回路４１
は、複数のセンスアンプ４１１から構成され、単独のセ
ンスアンプは、交差接続されたＰ型の二つのＭＯＳトラ
ンジスタと、交差接続されたＮ型の二つのＭＯＳトラン
ジスタとから構成される。このセンスアンプ４１１は、
Ｐ型センスアンプ駆動線ＳＡＰ及びＮ型センスアンプ駆
動線 /ＳＡＮによって駆動制御される。また、ビット対
毎に２つのＮ型ＭＯＳトランジスタからなるイコライズ
回路４１２が接続され、イコライズ選択線ＥＱにより制
御される。カラムゲート回路５１は、ビット線毎に接続
されたカラムゲートから構成され各カラムゲートは、２
つのＭＯＳトランジスタから構成される。これらのＭＯ
Ｓトランジスタは、カラム選択線ＣＳＬによって選択駆
動される。

【００２１】次に、図１６乃至図１８を参照して第２の
実施例を説明する。図１６は、トランスポンダに搭載さ
れる不揮発性強誘電体メモリ（ＦＲＡＭ）のメモリセル
アレイと周辺回路の詳細な構造を示す部分回路図であ
る。強誘電体膜を情報記憶キャパシタとして用いるメモ
リセル（ＦＲＡＭセル）３０をマトリックス状に配置し
てなるメモリセルアレイ３１〜３４が配置されている。
ワード線ＷＬは、それらメモリセル３０のポリシリコン
ゲートを共通接続している。同一行のメモリセル３０の
キャパシタの対向電極を共通接続してなるプレート線Ｐ
Ｌ１〜ＰＬ４は、行方向にｎ分割（ここでは４分割）さ
れ、４個のプレート線選択回路３５〜３８がその一端に
それぞれ接続されている。これらプレート線選択回路
は、ＮＡＮＤ回路とインバータ回路とから構成され、イ
ンバータ回路は、プレ−ト線に電源電圧Ｖccをプレート
電圧（ＶPL）として供給する。プレート線選択回路に沿
って列方向に複数のプレート線制御線ＰＬＣ１〜ＰＬＣ
４が配列されている。プレート線制御線には、これらプ
レート線制御線を独立に駆動するプレート線制御線駆動
回路６２〜６５がそれぞれ接続さている。プレート線選
択回路のＮＡＮＤ回路の２入力の一方にプレート線制御
線ＰＬＣが接続され、他方にゲート線ＷＬが接続されて
いる。

【００２２】この実施例の特徴は、図１６に示すよう
に、メモリセルアレイを複数に分割し、プレート線を分
割駆動した構成において、プレート線の駆動タイミング
をずらすことにより一時的に流れる最大電流を減らすこ
とにある。図に示すように、例えば、４つのブロックに
それぞれ独立に駆動制御されるプレート線ＰＬ（ＰＬ１
〜ＰＬ４）が配置されており、これらのプレート線ＰＬ
の駆動を制御するプレート線制御線駆動回路６３〜６５
は、その入力にそれぞれ遅延線チェイン（Ｄ１、Ｄ２、
Ｄ３）６６〜６８を有している。これにより図１７
（ａ）に示すように各プレート線ＰＬ（ＰＬ１〜ＰＬ
４）の立上がりの後半が若干ずつずれるので、電流は分
散して流れる。その結果、最大電流量( ｜Ｉsum ｜）
は、従来（図１７（ｂ））に比較して著しく低下するよ
うになる。この実施例において、遅延線の遅延時間の調
整は重要である。遅延時間が長ければ、読み出しや書き
込みサイクルが長くなり、高速メモリの提供は、不可能
になる。前述のようにＦＲＡＭにおいてはプレート線の
立上がり若しくは立ち下がりの後半のみにパルス的に電
流が流れるに過ぎない。したがって各プレート線の立上
がりもしくは立ち下がり時間は、オーバーラップしても
構わない。具体的に述べると、各プレート線の立上がり
に５ｎｓかかるとする。しかし実際に電流が流れるの
は、最後の０．５ｎｓの部分である。したがってこの場
合は、４．５ｎｓ分はオーバーラップさせても良い。し
たがって、遅延線の遅延時間は０．５ｎｓ以上と決定さ
れる。より一般的にプレート線の立上がり時間をｔと
し、ランプ状態に立上がるとすると、ほぼ９割の時間で
は電流は流れず、残りの１割で多くの電流が流れること
が知られている。この結果、１／１０以上の遅延時間を
設定すれば良い。遅延線の例を図１８に示す。遅延線
は、一般にインバータ回路を直列接続して構成するが、
遅延時間が１ｎｓよりも小さい場合は、金属配線のみで
足りる場合も考えられる。図１８（ａ）、（ｂ）は、イ
ンバータ回路、図１８（ｃ）は、アルミニウムなどの金
属配線の例を示している。

【００２３】次に、図１９乃至図２３を参照して第３の
実施例を説明する。図１９は、トランスポンダに搭載さ
れる不揮発性強誘電体メモリのメモリセルアレイと周辺
回路の詳細な構造を示す部分回路図である。強誘電体膜
を情報記憶キャパシタとして用いるメモリセル（ＦＲＡ
Ｍセル）３０をマトリックス状（行列状）に配置してな
るメモリセルアレイ３１、３２・・・が配置されてい
る。ワード線ＷＬは、それらメモリセル３０のポリシリ
コンゲートを共通接続している。ワード線ＷＬが形成さ
れている半導体基板の上に層間絶縁膜を介してアルミニ
ウムなどの金属配線ワード線Ａｌ−ＷＬが形成されてい
る。このワード線ＷＬは、金属配線ワード線Ａｌ−ＷＬ
に所定間隔毎にシャント線ＳＬにより接続されている。
同一行のメモリセル３０のキャパシタの対向電極を共通
接続してなるプレート線ＰＬ（ＰＬ１、ＰＬ２、・・
・）は、行方向にｎ分割され、ｎ個のプレート線選択回
路３５、３６がその一端にそれぞれ接続されている。プ
レート線選択回路３５、３６は、ＮＡＮＤ回路とインバ
ータ回路とから構成され、インバータ回路は、プレ−ト
線に電源電圧を供給する。プレート線選択回路３５、３
６は、このシャントされる領域に配置されており、メモ
リセルアレイ間に配置されている。プレート線選択回路
に沿って列方向に複数のプレート線制御線ＰＬＣ（ＰＬ
Ｃ１、ＰＬＣ２・・・）が配列されている。プレート線
制御線ＰＬＣには、これらプレート線制御線ＰＬＣを独
立に駆動するプレート線制御線駆動回路６１、６２・・
・がそれぞれ接続さている。

【００２４】プレート線選択回路のＮＡＮＤ回路の２入
力の一方にプレート線制御線が接続され、他方にゲート
線が接続されている。メモリセルのトランジスタのゲー
ト容量（Ｃ１）は、前記メモリセルのキャパシタ容量
（Ｃ２）より小さい（Ｃ１＜Ｃ２）。図２０は、プレー
ト線選択回路３５、３６の回路図である。プレート線Ｐ
Ｌ（ＰＬ１、ＰＬ２・・・）は、このプレート線選択回
路３５、３６によって駆動される。プレート線選択回路
３５、３６は、ＮＡＮＤ回路とインバータ回路とを直列
に接続してなり、ワード線信号ＷＬとプレート線制御信
号ＰＣＬとの論理をとってプレート電極を制御する。図
２１は、図２０の詳細な回路図であり、インバータ回路
は、ＮチャネルトランジスタＮ２とＰチャネルトランジ
スタＰ２とから構成されている。この実施例では、電源
電圧Ｖccは、５Ｖである。図２２は、図１９に示すロウ
デコーダ（ＲＤ）４０の詳細な回路図である。図２２に
示すようにロウデコーダ４０内のトランジスタのゲート
の幅／長さ比（（Ｗ／Ｌ）1 ）とメモリセル３０のトラ
ンジスタのゲート容量（Ｃ１）との積は、プレート線選
択回路ＰＬ内のトランジスタのゲートの幅／長さ比（
（Ｗ／Ｌ）2 ）と前記メモリセルのキャパシタ容量（Ｃ
２）との積にほぼ等しく（（Ｗ／Ｌ）1 ・Ｃ１〜（Ｗ／
Ｌ）2 ・Ｃ２）してあるので信号の立上がり時間と立ち
下がり時間を等しくすることができる。

【００２５】また、図２２に示すように、ロウデコーダ
は、最終段にＰチャネルトランジスタＰ１とＮチャネル
トランジスタＮ１を直接に接続されたインバータ構成を
とり、プレート線選択回路３５、３６は、最終段にＰチ
ャネルトランジスタＰ２とＮチャネルトランジスタＮ２
を接続して構成したインバータを有し、ロウデコーダ内
のＮチャネルトランジスタのゲートの幅／長さ比（（Ｗ
／Ｌ）n1）とメモリセルＭＳのトランジスタのゲート容
量（Ｃ１）との積は、前記プレート線選択回路内のＮチ
ャネルトランジスタＮ２のゲートの幅／長さ比（（Ｗ／
Ｌ）n2）とメモリセルＭＳのキャパシタ容量（Ｃ２）と
の積にほぼ等しく構成されている（（Ｗ／Ｌ）n1・Ｃ１
〜（Ｗ／Ｌ）n2・Ｃ２）。またロウデコーダＲＤ内のＰ
チャネルトランジスタＰ１のゲートの幅／長さ比（（Ｗ
／Ｌ）p1）とメモリセルＭＳのトランジスタのゲート容
量（Ｃ１）との積は、プレート線選択回路３５、３６内
のＰチャネルトランジスタＰ２のゲートの幅／長さ比
（（Ｗ／Ｌ）p2）と前記メモリセルのキャパシタ容量
（Ｃ２）との積にほぼ等しく構成されている（（Ｗ／
Ｌ）p1・Ｃ１〜（Ｗ／Ｌ）p2・Ｃ２）。

【００２６】また、ロウデコーダＲＤ内のＮチャネルト
ランジスタＮ１のゲートの幅／長さ比（（Ｗ／Ｌ）n1）
は、ロウデコーダＲＤ内のＰチャネルトランジスタＰ１
のゲートの幅／長さ比（（Ｗ／Ｌ）p1）より小さく構成
されている（（Ｗ／Ｌ）n1＜Ｗ／Ｌ）p1。さらにプレー
ト線選択回路３５、３６内のＮチャネルトランジスタＮ
２のゲートの幅／長さ比（（Ｗ／Ｌ）n2）は、プレート
線選択回路３５，３６内のＰチャネルトランジスタＰ２
のゲートの幅／長さ比（（Ｗ／Ｌ）p2）より小さくなる
ように構成されている（（Ｗ／Ｌ）n2＜（Ｗ／Ｌ）p
2）。図２３に示すように金属配線ワード線Ａｌ−ＷＬ
は、ワード線ＷＬとシャント接続されている。シャント
線ＳＬは、一定間隔毎に配置されている。本発明では、
所定のシャント線ＳＬ毎にこのシャント線ＳＬとプレー
ト線ＰＬ１、ＰＬ２、・・・の一端に接続されたプレー
ト線選択回路３５、３６、３７、３８とが接続されてい
る。この実施例では、プレート線選択回路と直接接続さ
れたシャント線は、３本毎に配置されている。したがっ
て、メモリセルのトランジスタのゲート容量（Ｃ１）と
メモリセルのキャパシタ容量（Ｃ２）との比（Ｃ１：Ｃ
２）は、１：４となりキャパシタ容量（Ｃ２）の方が４
倍程度大きいことになる。

【００２７】次に、図２４乃至図２８を参照して第４の
実施例を説明する。図２４にプラスチック材料からなる
カード基板１に強誘電体材料を用いた不揮発性強誘電体
メモリ（半導体素子）２を搭載した例を示す。ここで、
搭載位置が非常に重要となる。すなわち、カード基板は
弾性を有するため、外部から印加した物理的ストレスに
より「反り」が発生する。図２５にその状態を示す。す
なわち、カード１の長辺に沿ってＦａ、Ｆｂの力を印加
したとする。なお、ＦａとＦｂは絶対値が等しくその向
きは逆である。この結果Ｆ１、Ｆ２、Ｆ３の力がカード
基板に印加される。これを部分的な領域についてみたの
が図２６である。図２５及び図２６のＦ２の大きさは、
図２４に示す位置（長辺方向カード端からの距離）に依
存する。すなわち、カードの長辺方向の長さｌを１００
とし、これに対する長辺方向カード端から搭載位置まで
の距離ｄとＦ２の大きさとの関係を示したのが図２７で
ある。図２７に示すようにＦ２の大きさは、距離ｄが両
端から３０を超えたところから急激に上昇し、７０を超
えると再び低下する。カード基板と半導体素子もしくは
チップ（不揮発性強誘電体メモリ）との間に金属板を介
在させてこの半導体素子もしくはチップを安定させるこ
とができる。図２８には、距離ｄと残留分極Ｐｒとの関
係を示す。このように、残留分極Ｐｒの大きさはｄが両
端から３０を超えたところから急激に減少し、７０を超
えると再び上昇する。

【００２８】以上より、カードの強誘電体材料を用いた
不揮発性強誘電体メモリ（半導体素子）を搭載する位置
は、弾性体カードの端部より３０パーセント以内の領域
にすべきことが理解される。そして、カードが長方形状
の場合は長辺から３０パーセント以内ではなく短辺から
３０パーセント以内であることが望ましい。カード使用
者は、長辺方向に力を加えがちであるからである。この
カードに送受信用アンテナ等を取り付けこの半導体素子
もしくはチップに接続すると図４３に示すトランスポン
ダが形成される。

【００２９】次に、図２９乃至図３１を参照して第５の
実施例を説明する。前述のように、カード基板に力が加
われば当然これに搭載された半導体素子に形成されたメ
モリセルなどにも同じ様にＦ２などの外力が働く（図２
４乃至図２６参照）。図２９は、トランスポンダに搭載
される不揮発性強誘電体メモリ（半導体素子もしくはチ
ップ）のメモリセルの概略平面図である。この半導体素
子には複数のメモリセルが行列状にメモリセルアレイの
形で配置形成されている。図は、メモリセルアレイの一
部を表わしている。メモリセルは、図１に示すように、
ゲート２０を有するＭＯＳトランジスタとＰＺＴなどか
らなる強誘電体膜１６を有するキャパシタとを備えてい
る。この実施例では、メモリセルの１セルは、２トラン
ジスタ２キャパシタ（２Ｔ／２Ｃ）から構成されている
が、この構成のものに限らず１トランジスタ１キャパシ
タ（１Ｔ／１Ｃ）などであっても良い。この実施例で
は、キャパシタの強誘電体膜の形状に特徴がある。図２
９では、斜線で示すキャパシタの強誘電体膜Ｆは、正方
形状である。カード基板に外力が加えられた場合にこれ
に搭載された半導体素子に形成された強誘電体膜Ｆに掛
かるストレスはその長さに比例する。したがって、強誘
電体膜Ｆの面積が一定の場合長方形状より正方形の方が
ストレスに強い。ところで、この強誘電体膜に加えられ
るストレスの大きさは、そのヒステリシス特性に影響を
与える。したがって、このようなストレスに強い強誘電
体膜を用いると、高いデータ保持特性のメモリカードを
得ることができる。

【００３０】図２４に示すメモリカードのカード基板１
は、略長方形のプラスチック弾性体から構成されてい
る。この実施例の半導体基板に形成された半導体素子２
も略長方形である。そして、この半導体素子２は、カー
ド基板１の短辺に近くに、半導体素子２の長辺がこのカ
ード基板１の短辺に平行になるように搭載される。この
様に半導体素子２を配置すると半導体素子にストレスが
多く掛からなくなる。なお、半導体素子２は、金属板を
介して搭載されていても良く、また直接搭載されていて
も良い。前者ならより高い信頼性が得られ、後者なら低
コストであり、かつ極薄なカードが実現できる。とく
に、後者はこの実施例の構成を利用することによりはじ
めて可能となる。図３０は、キャパシタの強誘電体膜の
他の形状を示す平面図である。ストレスに強い強誘電体
膜には上記正方形状体があるが、この正方形状体の四隅
を面取りしたもの（図３０（ａ））、あるいは円形状体
（図３０（ｂ））がある。面取り体は、正方形の各コー
ナーに曲率半径Ｒをつけたものである。この曲率半径Ｒ
の大きさによって強誘電体膜に加えられるストレスが変
化する。図３１は、強誘電体膜に加えられるストレス
（Ｆ２）の曲率半径Ｒ異存性を示す特性図である。正方
形の一辺の長さをＬとすると、Ｒが０．１Ｒ程度までは
ストレスは殆ど一定であるが０．２Ｒ〜０．３Ｒ付近で
ストレスが急に小さくなり０．５Ｒ（すなわち円形体）
になってストレスが最小になる。以上のような形状のス
トレスに強い強誘電体膜を用いると、図４３のトランス
ポンダに提供される高いデータ保持特性のメモリカード
を得ることができる。

【００３１】次に、図３２及び図３３を参照して第６の
実施例を説明する。図３２は、トランスポンダに搭載さ
れる強誘電体メモリセルを備えた不揮発性強誘電体メモ
リ（半導体素子もしくはチップ）を搭載したメモリカー
ドの平面図及び断面図である。図２４に示すカード基板
１は、長辺Ａ及び短辺Ｂのほぼ長方形のプラスチック弾
性体から構成されている。本発明の半導体素子が形成さ
れた半導体基板２は長辺ａ及び短辺ｂのほぼ長方形であ
る。そしてこの半導体素子２は、カード基板１の短辺Ｂ
に近くに、半導体素子２の長辺ａがこの短辺Ｂに平行に
なるように搭載される。なお、半導体素子２は、金属板
３を介して搭載されていてもよく、また、直接搭載され
ていても良い（この実施例では金属板３を用いてい
る）。前者ならばより高い信頼性が得られ、後者ならは
低コスト、極薄カードが実現できる。とくに、後者はこ
の実施例の構成を利用することによりはじめて可能とな
る。この外力Ｆ２の大きさは、半導体素子２の搭載方向
に依存する。また、この大きさは、カード基板１の長辺
方向の半導体素子の長さに依存する。半導体素子２が形
成されるシリコン基板（チップ）は、略長方形状をして
おり、この長辺ａを図３２のようにカードの短辺Ｂに平
行に配置した場合は外力がＦ２が小さく、逆に、図３３
のように垂直に配置した場合には外力Ｆ２が大きくな
り、したがってこの配置方法は有利ではない。上述した
ように、外力Ｆ２の大きさは、強誘電体膜のヒステリシ
ス特性に影響を与える。従って、トランスポンダなどに
提供される高いデータ保持特性のメモリカードを得るた
めには、図３３のように搭載するのではなく、図３２の
ように搭載すべきである。

【００３２】次に、図３４乃至図３８を参照して第７の
実施例を説明する。図３４（ａ）にＲＦＩＤシステムに
必要な回路を１チップに搭載した不揮発性強誘電体メモ
リ（半導体素子）を示す。図３４（ｂ）は、このＲＦＩ
Ｄシステムに用いるプラスティック材料からなるカード
基板にこの半導体素子を搭載したトランスポンダの例で
ある。図３４（ｂ）に示すように、プラスティック材料
からなるカード基板６９の一端に１チップ型の混載不揮
発性強誘電体メモリ（半導体素子）６０を搭載する。カ
ード基板６９の周囲には送受信用アンテナ８８がループ
状に張り巡らされている。半導体素子６０は、図３４
（ａ）に示すようような構成とされている。すなわち、
半導体素子の一端（好ましくは短辺側）に入出力パッド
６０１の列が配置されている。入出力パッド６０１の近
傍には整流回路６３３及び検波／送信回路６３４が配置
されている。整流回路６３３では入力された信号の搬送
波からダイオードブリッジ回路等により直流５Ｖ電圧を
発生する。検波／送信回路６３４においてはアンテナ８
８により受信した信号をＡＭ変調であれば、例えば、ヘ
テロダイン方式で、ＦＭ変調であれば、例えば、ＰＬＬ
方式で検波することにより外部から情報を受領し、逆に
アンテナ８８を用いて外部に情報を送信する。不揮発性
強誘電体メモリは、半導体素子の他端（特に整流回路６
３３の反対側）に配置されている。このように配置する
ことにより整流回路で発生する熱を効果的に分散するこ
とができる。不揮発性メモリの構成は、以下の通りであ
る。すなわち、不揮発性メモリセルアレイ６１１、６１
２、行デコード回路６１４、プレートデコード／駆動回
路６１３、６１５、センスアンプアレイ６１６、６１
７、カラム選択回路６１８、６１９等から構成される。

【００３３】メモリセルと電源系回路（整流回路６３３
等）との間には各種の制御回路、演算回路等６３１、６
３２が配置されている。これら演算回路は、ＡＳＩＣ用
のスタンダードセル構造であることが設計時間短縮のた
めにも、さらには効果的な放熱のためにも好ましい。不
揮発性強誘電体メモリのメモリセル部（ＦＲＡＭセル
部）と電源系回路との間には電源線が設けられており、
電源系回路で発生した直流電圧を不揮発性強誘電体メモ
リセルに供給する。電源線はＶCC（高電位側）電源線８
４とＶSS（低電位側）電源線８５からなり、両者の電位
差は通常５Ｖである。そして、本願の特徴である蓄熱手
段８６、８７が電源線の中間に配置されている。この蓄
熱手段８６、８７は、電源線に設けられた素材と同一部
材（アルミニウムが好ましい）からなる突出部であり、
以下これをローブと称する。図３５にローブを設けたこ
とによる効果を説明する特性図を示す。図３５の縦軸
は、温度を示し、横軸は、半導体素子上の整流回路など
の電源系回路とＦＲＡＭ部との間の位置（ｄ）を示して
おり、図３５は、半導体素子上の温度分散の状態を示し
ている。図に示すように、もしローブが存在しない場合
（点線で示す曲線Ｂ）は、比較的高温になり易い電源系
回路部からＦＲＡＭセル部に何の障害も無しに熱が伝達
され、メモリセルの温度が上昇してしまう。これは前述
のようにデータ保持特性の劣化につながり得るものであ
る。このときの温度分布を点線による曲線Ｂで示す。ロ
ーブを設けた場合の温度分布は実線による曲線Ａで示さ
れている。実際に用いた形状は、アルミニウム配線ＶCC
／ＶSSがそれぞれ厚さ１．１μｍ、幅１０μｍでローブ
の形状が１５０×９００μｍの長方形状のものである。
このようにローブを設けることにより熱伝達が急峻に変
化するのは、おそらく電源線が熱伝達の主要な役割をし
めていたことに起因するものと思われる。

【００３４】図３６にローブの変形例を示す。電源線、
ローブ等上述と同様の記号を付してある。６３０は、演
算回路、制御回路等を示す。このようにＶCC線とＶSS線
との間に一定程度の間隔をおいて配置し、ローブを左右
に広げる形にすることによりより効果的な熱遮断が可能
となる。図３７は、ローブ８６、８７と電源線８４、８
５との間にネック（くびれ部）７０を設けた例である。
通常無電源ＩＤ装置の電源回路が動作する時間はそれほ
ど長くない（１秒以下）が例外的に多大なデータ処理が
必要になる場合等は動作時間が数秒になることがある。
このような場合、ローブの熱容量がすぐに飽和してしま
うのを防ぐ必要があり、長時間動作が可能な無電源ＩＤ
においては図３７の構成が好ましい。電源線、ローブ等
は前述と同様の記号を付してある。図３８（ａ）は、ロ
ーブを制御回路等のトランジスタに電源を供給するため
のコンタクト部と共用した例である。すなわち、電源線
８４にはローブ８６が設けられているが、このローブに
はその下に配置されたトランジスタ（ソース７４、ドレ
イン７５、ゲート７３）のソース電源供給用のコンタク
トホール７２が設けられている。図３８（ｂ）はその等
価回路を示している。このように構成するとチップ面積
の縮小化が図れる。以上の実施例はＰＺＴ強誘電体膜を
例にとって説明したが、本発明はこれに限るものではな
く、図３９に示す通り、例えば、ＢａＴｉＯ₃（ＢＴ
Ｏ）膜等にも適用可能である。また、当然のことながら
ＰＬＺＴ膜、ＬｉＮｂＯ₃膜、Ｋ₃Ｌｉ₂Ｎｂ₅Ｏ₁₅膜
も適用可能である。

【００３５】次に、図４０乃至図４２を参照して強誘電
体薄膜製造プロセスを説明する。強誘電体薄膜の製造に
は、例えば、ゾル・ゲル法、スパッタ法、ＭＯＣＶＤ法
等が用いられる。本発明と組み合わせてより顕著な効果
が得られるのはゾル・ゲル法及びスパッタ法である。ゾ
ルゲル法又はＭＯＤ法は、有機金属化合物などをソース
原料とする溶液をディッピングやスピンコートにより基
板上に塗布し、それを熱分解して得る方法である。これ
は、大気中でも成膜が可能であり、膜の大面積化が容易
である（図４０）。スパッタ法は、薄膜となるべき材料
のターゲットに、グロー放電中でイオン化したガス（Ａ
ｒガスなど）を衝突させて叩き出した粒子を基板に堆積
させる方法であり、真空蒸着法では作りにくい高融点材
料などの膜形成が可能である。この成膜法には直流スパ
ッタ、高周波（ＲＦ）スパッタ、マグネトロンスパッ
タ、イオンビームスパッタ、反応性スパッタ、レーザア
ブレーションなどがある。ターゲットとしては焼結体又
は粉末を用い、アルゴンと酸素雰囲気でスパッタする。
ターゲットの近傍にマグネットを置くと、スパッタイオ
ンは、その磁場に拘束され、低ガス圧（〜１０^-4Ｔｏｒ
ｒ）でスパッタが可能になり、膜成長速度を数倍高める
ことになる。

【００３６】強誘電体膜の微細構造と特性は、スパッタ
条件（スパッタ電圧、ガス組成とガス圧、膜形成速度、
基板材料、基板温度など）に依存する（図４１）。ＣＶ
Ｄの基本は、薄膜にしたい元素の化合物のうちでガスに
なるものを高温炉の中に導入して、基板表面に堆積させ
て膜形成することにあり、これにより基板表面で平衡状
態で成膜されるため、より均質な結晶膜が得られる可能
性がある。ＭＯＣＶＤは、原料としてアセチルアセトナ
トやアルコキシドなどの有機金属から強誘電体膜が形成
されている（図４２）。本発明は、上記したような半導
体基板上に強誘電体メモリセルを形成する場合に限ら
ず、ＳＯＩなどのように絶縁基板上の半導体層上に強誘
電体メモリセルを形成する場合にも適用することが可能
である。また、本発明は、前記実施例の他種々変形して
実施することが可能である。

【００３７】

【発明の効果】以上、本発明のトランスポンダに搭載さ
れる不揮発性強誘電体メモリは、以上のような構成を有
することによりプレート線のＣＲ（容量・抵抗）を低減
し、誤動作を引き起こす恐れを防止することができる。
また、本発明は、強誘電体膜をキャパシタに用いた不揮
発性強誘電体メモリのプレート線を行方向に複数に分割
し、これをそれぞれ駆動する構成において、分割したプ
レート線の駆動タイミングをずらすことにより一時的に
流れる最大電流を減少させることができる。また、本発
明は、分割したプレート線に付設されるプレート線駆動
回路がシャント領域に配置されているのでワード線の抵
抗を低下させながらチップ面積を小さくすることができ
る。また、本発明は、強誘電体膜に印加される物理的ス
トレスが弱まり、その結果強誘電体膜の分極保持特性の
劣化が抑止され、不揮発性強誘電体メモリのデータ保持
特性が劣化しない。さらに、本発明は、強誘電体膜に印
加される熱ストレスが弱まり、その結果強誘電体膜の分
極保持特性の劣化が抑止され、この強誘電体膜を不揮発
性強誘電体メモリに用いた場合あるいはこれをＩＤカー
ドなどに用いた場合にはデータ保持特性が劣化しない。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリセル（ＦＲＡＭセル）
の断面図。

【図２】強誘電体薄膜の印加電圧／分極特性を示す特性
図。

【図３】ＦＲＡＭセルとして好ましくない状態のヒステ
リシス特性図。

【図４】書き込み動作を説明するＦＲＡＭセルの回路
図。

【図５】ＦＲＡＭセルの書き込み時のプレート電極ＰＬ
の電位変化図。

【図６】本発明のＦＲＡＭセルアレイと周辺回路との配
置を示すブロック図。

【図７】本発明のＦＲＡＭセルアレイと周辺回路との配
置を示すブロック図。

【図８】本発明に用いるプレートデコーダの回路図。

【図９】本発明のプレートデコーダの入力信号を形成す
る回路の回路図。

【図１０】本発明のプレートデコーダの入力信号を形成
する回路の回路図。

【図１１】本発明に用いるプレートデコーダの回路図。

【図１２】本発明のプレートデコーダの入力信号形成回
路及び入力信号を示す図。

【図１３】本発明のプレートデコーダの入力信号のタイ
ミング図。

【図１４】本発明に用いるロウデコーダの回路図。

【図１５】本発明のＦＲＡＭセルアレイと周辺回路との
配置を示す回路図。

【図１６】本発明のＦＲＡＭセルアレイと周辺回路の詳
細な構造を示す部分回路図。

【図１７】本発明及び従来のプレート線の動作図。

【図１８】本発明の遅延線チェインの回路図。

【図１９】本発明のメモリセルアレイと周辺回路の詳細
な構造を示す部分回路図。

【図２０】本発明のプレート線選択回路の回路図。

【図２１】図２０の詳細な回路図。

【図２２】図１９に示すロウデコーダの詳細な回路図。

【図２３】本発明のワード線とプレート線の配置を示す
配線回路図。

【図２４】本発明の半導体素子をプラスチック材料から
なるカード基板の平面図。

【図２５】外部から印加した物理的ストレスにより「反
り」が発生したカード基板の断面図。

【図２６】図２５の部分的な領域の拡大断面図。

【図２７】長辺方向カード端から搭載位置までの距離ｄ
とＦ２の大きさとの関係を示す特性図。

【図２８】カード基板上の距離ｄとヒステリシス曲線に
おける残留分極Ｐｒとの関係を示す特性図。

【図２９】本発明の半導体素子に形成されたメモリセル
アレイの部分平面図。

【図３０】本発明のメモリセルのキャパシタの強誘電体
膜の形状を示す平面図。

【図３１】本発明の強誘電体膜の角部の曲率半径の大き
さと強誘電体膜に掛かるストレスとの関係を示す特性
図。

【図３２】本発明の半導体素子が搭載されたカード基板
の平面図及び断面図。

【図３３】本発明の半導体素子が搭載されたカード基板
の平面図及び断面図。

【図３４】本発明のＲＦＩＤシステムに必要な回路を搭
載した半導体素子の平面図及びカード基板にこの半導体
素子を搭載した平面図。

【図３５】本発明のローブを設けたことによる効果を説
明する特性図。

【図３６】本発明のローブの配置を示す半導体素子の部
分平面図。

【図３７】本発明のローブの配置を示す半導体素子の部
分平面図。

【図３８】本発明のローブの配置を示す半導体素子の部
分平面図及び回路図。

【図３９】本発明に用いる強誘電体膜の特性を示す特性
図。

【図４０】本発明の強誘電体薄膜製造プロセス図。

【図４１】本発明の強誘電体薄膜製造プロセス図。

【図４２】本発明の強誘電体薄膜製造プロセス図。

【図４３】ＲＦＩＤシステムのシステム構成図、トラン
スポンダ斜視図及びＲＦＩＤチップの平面図。

【図４４】トランスポンダの内部回路図。

【図４５】従来のＦＲＡＭセルと周辺回路との配置を示
すブロック図。

【図４６】ＦＲＡＭセルのヒステリシス特性図。

【図４７】強誘電体メモリのプレート線を駆動する電圧
及び電流特性図。

【符号の説明】

１、６９・・・カード基板、２、６０・・・半導体
素子、３・・・金属板、１０・・・シリコン基板、
１１、７５・・・ドレイン領域、１２、７４・・・
ソース領域、１３・・・素子分離絶縁膜、１４、１
８・・・層間絶縁膜、１５・・・下層電極、１６・
・・強誘電体膜（ＰＺＴ膜）、１７・・・上層電極、
１９・・・接続配線、２０、７３・・・ゲート電極、
２１・・・ゲート絶縁膜、２２、７２・・・コンタ
クトホール、３０・・・メモリセル、３１、３２、３
３、３４、６１１、６１２・・・メモリセルアレイ、３
５、３６、３７、３８・・・プレート線選択回路、４０
・・・ロウデコーダ回路、４１、４２、４３、４４・・
・センスアンプ回路、５１、５２、５３、５４・・・カ
ラムゲート回路、５５・・・データ線、５６・・・
カラムデコード回路、５７・・・データ線センスア
ンプ回路、５８・・・ＦＳＫ復調回路、５９・・・
整流ブリッジ、６０・・・パワーオン回路、６１、６
２、６３、６４、６５・・・プレート線制御線駆動回
路、６６、６７、６８・・・遅延線チェイン、７０・・
・ローブのくびれ部、８４・・・ＶCC電源線、８５
・・・ＶSS電源線、８６、８７・・・ローブ（蓄熱
手段）、８８・・・送信兼受信アンテナ、４１１・
・・センスアンプ、４１２・・・イコライズ回路、
６０１・・・入出力パッド、６１３、６１５・・・プレ
ートデコード／駆動回路、６１４・・・行デコード回
路、６１６、６１７・・・センスアンプアレイ、６１
８、６１９・・・カラム選択回路、６３０、６３１、６
３２・・・演算回路、６３３・・・整流回路、６３
４・・・検波／送信回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8242 21/8247 29/788 29/792 (31)優先権主張番号特願平8−231265 (32)優先日平８(1996)８月14日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平8−328333 (32)優先日平８(1996)12月９日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平8−328334 (32)優先日平８(1996)12月９日 (33)優先権主張国日本（ＪＰ） (72)発明者田中寿実夫神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】電極間誘電体に強誘電体膜を用いる情報
記憶キャパシタと電荷転送用ＭＯＳトランジスタとが直
列に接続されてなるメモリセルが行列状に配置されたメ
モリセルアレイと、それぞれ同一行のメモリセルのＭＯＳトランジスタゲー
トに共通に接続された複数本のワード線と、それぞれ同一行のメモリセルのキャパシタの対向電極に
共通に接続された複数本のプレート線と、それぞれ同一行のメモリセルのＭＯＳトランジスタの一
端に共通に接続された複数本のビット線と、アドレス信号に基づいて前記複数本のワード線のうちの
一部を選択するワード線選択回路と、前記複数本のワード線と外部端子によって生成された信
号とから形成されるプレート線選択回路とを備え、前記ワード線と前記プレート線とは平行に配線され、前
記プレート線は、対応するワード線に対して複数に分割
されており、かつ、前記プレート線選択回路はそれぞれ
のワード線に対して複数本存在していることを特徴とす
る不揮発性強誘電体メモリ。
【請求項２】前記プレート線選択回路がアドレス信号
に基づいてスイッチ回路を具備することによって接続さ
れるプレート線が選択されることを特徴とする請求項１
に記載の不揮発性強誘電体メモリ。
【請求項３】前記プレート線選択回路がＮＡＮＤ回路
とインバータ回路とからなり、このＮＡＮＤ回路に入力
されるアドレス信号に基づいてプレート線が選択される
ことを特徴とする請求項２に記載の不揮発性強誘電体メ
モリ。
【請求項４】前記ワード線選択回路と対応する複数の
プレート線選択回路が前記ワード線選択回路と同一のエ
リアに存在しないことを特徴とする請求項１に記載の不
揮発性強誘電体メモリ。
【請求項５】前記分割された各プレート線は、順次ず
らして駆動されることを特徴とする請求項１乃至請求項
４にいずれかに記載の不揮発性強誘電体メモリ。
【請求項６】前記分割された各プレート線のずれの幅
は、前記プレート線の駆動時間の１／１０以上であるこ
とを特徴とする請求項５に記載の不揮発性強誘電体メモ
リ。
【請求項７】前記分割された各プレート線は、これら
分割された各プレート線のそれぞれに接続されたプレー
ト線選択回路によって駆動され、これらプレート線選択
回路には、順次ずれて駆動信号が供給されることを特徴
とする請求項５又は請求項６に記載の不揮発性強誘電体
メモリ。
【請求項８】前記各プレート線選択回路は、プレート
線制御線に接続され、かつこれらプレート線制御線に接
続されたプレート線制御線駆動回路によって駆動され、
これらプレート線制御線駆動回路は、各プレート線制御
線回路に接続された遅延線チェインを接続した信号制御
線に接続されていることを特徴とする請求項７に記載の
不揮発性強誘電体メモリ。
【請求項９】電極間誘電体膜に強誘電体を用いる情報
記憶キャパシタと電荷転送用ＭＯＳトランジスタとが直
列に接続されてなるメモリセルが行列状に配置されたメ
モリセルアレイと、それぞれ同一行のメモリセルのＭＯ
Ｓトランジスタゲートに共通に接続された複数本のワー
ド線と、それぞれ同一行のメモリセルのキャパシタの対
向電極に共通に接続された複数本のプレート線と、それ
ぞれ同一行のメモリセルのＭＯＳトランジスタの一端に
共通に接続された複数本のビット線と、アドレス信号に
基づいて前記複数本のワード線のうちの一部を選択する
ワード線選択回路と、前記複数本のワード線と外部端子
によって生成された信号とから形成されるプレート線選
択回路とを備え、前記ワード線と前記プレート線とは平
行に配線され、前記プレート線は、対応するワード線に
対して複数に分割されており、かつ、前記プレート線選
択回路はそれぞれのワード線に対して複数本存在してい
る不揮発性強誘電体メモリにおいて、前記分割された各プレート線には駆動信号を順次ずらし
て供給することを特徴とする不揮発性強誘電体メモリの
駆動方法。
【請求項１０】前記メモリセルのＭＯＳトランジスタ
のゲート容量は、前記メモリセルのキャパシタ容量より
小さいことを特徴とする請求項１乃至請求項８のいずれ
かに記載の不揮発性強誘電体メモリ。
【請求項１１】前記ワード線選択回路内のＭＯＳトラ
ンジスタのゲートの幅／長さ比と前記メモリセルのＭＯ
Ｓトランジスタのゲート容量との積は、前記プレート線
選択回路内のＭＯＳトランジスタのゲートの幅／長さ比
と前記メモリセルのキャパシタ容量との積にほぼ等しい
ことを特徴とする請求項１０に記載の不揮発性強誘電体
メモリ。
【請求項１２】前記ワード線選択回路は、最終段にＰ
チャネルトランジスタとＮチャネルトランジスタを直列
に接続されたインバータ構成をとり、前記プレート線選
択回路は、最終段にＰチャネルトランジスタとＮチャネ
ルトランジスタを直列に接続されたインバータ構成をと
り、前記ワード線選択回路内のＮチャネルトランジスタ
のゲートの幅／長さ比と前記メモリセルのトランジスタ
のゲート容量との積は、前記プレート線選択回路内のＮ
チャネルトランジスタのゲートの幅／長さ比と前記メモ
リセルのキャパシタ容量との積にほぼ等しく、前記ワー
ド線選択回路内のＰチャネルトランジスタのゲートの幅
／長さ比と前記メモリセルのトランジスタのゲート容量
との積は、前記プレート線選択回路内のＰチャネルトラ
ンジスタのゲートの幅／長さ比と前記メモリセルのキャ
パシタ容量との積にほぼ等しく、前記ワード線選択回路
内のＮチャネルトランジスタのゲートの幅／長さ比は、
前記ワード線選択回路内のＰチャネルトランジスタのゲ
ートの幅／長さ比より小さく、前記プレート線選択回路
内のＮチャネルトランジスタのゲートの幅／長さ比は、
前記プレート線選択回路内のＰチャネルトランジスタの
ゲートの幅／長さ比より小さいことを特徴とする請求項
１０又は請求項１１に記載の不揮発性強誘電体メモリ。
【請求項１３】前記プレート線選択回路は、ＮＡＮＤ
回路とインバータ回路とから構成され、前記インバータ
回路は、電源電圧を供給されることを特徴とする請求項
１０乃至請求項１２のいずれかに記載の不揮発性強誘電
体メモリ。
【請求項１４】前記ワード線は、ポリシリコンからな
り、かつこのワード線の上に配置された金属配線からな
る金属配線ワード線に所定間隔毎にシャント接続されて
おり、前記プレート線選択回路は、このシャントされる
領域に配置されていることを特徴とする請求項１０乃至
請求項１３のいずれかに記載の不揮発性強誘電体メモ
リ。
【請求項１５】前記プレート線選択回路に沿って列方
向に配列された複数のプレート線制御線が存在し、かつ
これらプレート線制御線を独立に駆動するプレート線制
御線駆動回路がそれぞれのプレート線制御線に接続され
ていることを特徴とする請求項１０乃至請求項１４のい
ずれかに記載の不揮発性強誘電体メモリ。
【請求項１６】前記プレート線制御線は前記ＮＡＮＤ
回路入力の一端に接続されていることを特徴とする請求
項１３に記載の不揮発性強誘電体メモリ。
【請求項１７】電極間誘電体膜に強誘電体を用いる情
報記憶キャパシタと電荷転送用ＭＯＳトランジスタとが
直列に接続されてなるメモリセルが行列状に配置された
メモリセルアレイと、それぞれ同一行のメモリセルのＭ
ＯＳトランジスタゲートに共通に接続された複数本のワ
ード線と、それぞれ同一行のメモリセルのキャパシタの
対向電極に共通に接続された複数本のプレート線と、そ
れぞれ同一行のメモリセルのＭＯＳトランジスタの一端
に共通に接続された複数本のビット線と、アドレス信号
に基づいて前記複数本のワード線のうちの一部を選択す
るワード線選択回路と、前記複数本のワード線と外部端
子によって生成された信号とから形成されるプレート線
選択回路とを備え、前記ワード線と前記プレート線とは
平行に配線され、前記プレート線は、対応するワード線
に対して複数に分割されており、かつ、前記プレート線
選択回路はそれぞれのワード線に対して複数本存在して
いる半導体素子と、前記半導体素子が搭載されたプラスチック材料からなる
略長方形状のカードとを備え、前記半導体素子の前記強誘電体膜は、前記カードの長手
方向の端から３０パーセントの領域内のみに位置するよ
う配置されていることを特徴とする不揮発性強誘電体メ
モリ。
【請求項１８】前記強誘電体膜は、ＢａＴｉＯ₃、Ｐ
ＺＴ、ＰＬＺＴ、ＬｉＮｉｂＯ₃、Ｋ₃Ｌｉ₂Ｎｂ₅Ｏ
₁₅の何れかから選択されることを特徴とする請求項１７
に記載の不揮発性強誘電体メモリ。
【請求項１９】前記半導体素子は、前記カード上に配
置された金属板の上に搭載されていることを特徴とする
請求項１７又は請求項１８に記載の不揮発性強誘電体メ
モリ。
【請求項２０】前記半導体素子は、前記カード上に直
接搭載されていることを特徴とする請求項１７又は請求
項１８に記載の不揮発性強誘電体メモリ。
【請求項２１】電極間誘電体膜に強誘電体を用いる情
報記憶キャパシタと電荷転送用ＭＯＳトランジスタとが
直列に接続されてなるメモリセルが行列状に配置された
メモリセルアレイと、それぞれ同一行のメモリセルのＭ
ＯＳトランジスタゲートに共通に接続された複数本のワ
ード線と、それぞれ同一行のメモリセルのキャパシタの
対向電極に共通に接続された複数本のプレート線と、そ
れぞれ同一行のメモリセルのＭＯＳトランジスタの一端
に共通に接続された複数本のビット線と、アドレス信号
に基づいて前記複数本のワード線のうちの一部を選択す
るワード線選択回路と、前記複数本のワード線と外部端
子によって生成された信号とから形成されるプレート線
選択回路とを備え、前記ワード線と前記プレート線とは
平行に配線され、前記プレート線は、対応するワード線
に対して複数に分割されており、かつ、前記プレート線
選択回路はそれぞれのワード線に対して複数本存在して
いる半導体素子と、縁辺部から３０パーセントの領域内のみに前記半導体素
子が搭載された略長方形状の弾性基板とを具備すること
を特徴とする不揮発性強誘電体メモリ。
【請求項２２】前記半導体素子は、前記弾性基板上の
金属板の上に搭載されていることを特徴とする請求項２
１に記載の不揮発性強誘電体メモリ。
【請求項２３】前記半導体素子は、前記弾性基板上に
直接搭載されていることを特徴とする請求項２１に記載
の不揮発性強誘電体メモリ。
【請求項２４】前記強誘電体膜は、略正方形状もしく
は略円形状であることを特徴とする請求項１７乃至請求
項２３のいずれかに記載の不揮発性強誘電体メモリ。
【請求項２５】前記略正方形状の強誘電体膜は、その
角部が所定の大きさの曲率半径になるように面取りされ
ていることを特徴とする請求項２４に記載の不揮発性強
誘電体メモリ。
【請求項２６】前記半導体素子は、略長方形状であ
り、前記半導体素子の短辺は、前記カードの長辺と平行
して配置されていることを特徴とする請求項１７乃至請
求項２５のいずれかに記載の不揮発性強誘電体メモリ。
【請求項２７】半導体基板と、前記半導体基板に形成され、電極間誘電体膜に強誘電体
を用いる情報記憶キャパシタと電荷転送用ＭＯＳトラン
ジスタとが直列に接続されてなるメモリセルが行列状に
配置されたメモリセルアレイと、それぞれ同一行のメモ
リセルのＭＯＳトランジスタゲートに共通に接続された
複数本のワード線と、それぞれ同一行のメモリセルのキ
ャパシタの対向電極に共通に接続された複数本のプレー
ト線と、それぞれ同一行のメモリセルのＭＯＳトランジ
スタの一端に共通に接続された複数本のビット線と、ア
ドレス信号に基づいて前記複数本のワード線のうちの一
部を選択するワード線選択回路と、前記複数本のワード
線と外部端子によって生成された信号とから形成される
プレート線選択回路とを備え、前記ワード線と前記プレ
ート線とは平行に配線され、前記プレート線は、対応す
るワード線に対して複数に分割されており、かつ、前記
プレート線選択回路はそれぞれのワード線に対して複数
本存在している半導体素子と、前記半導体基板の一端近傍に設けられた電源回路と、前記半導体基板の一端と対向する他端近傍に設けられた
前記メモリセルアレイと、前記電源回路と前記メモリセルアレイとの間に配置さ
れ、これらを電気的に接続する電源線と、前記電源線に形成された蓄熱手段とを備えていることを
特徴とする不揮発性強誘電体メモリ。
【請求項２８】前記蓄熱手段は、前記電源回路と前記
強誘電体メモリセルアレイとの略中間に配置されている
ことを特徴とする請求項２７に記載の不揮発性強誘電体
メモリ。
【請求項２９】前記電源線は、それぞれ前記蓄熱手段
を有する高電位側電源線と低電位側電源線を有してお
り、これら電源線は、それぞれの蓄熱手段によって互い
に一定の間隔を有していることを特徴とする請求項２７
又は請求項２８に記載の不揮発性強誘電体メモリ。
【請求項３０】前記電源線と前記蓄熱手段との間には
くびれ部が形成されていることを特徴とする請求項２７
乃至請求項２９のいづれかに記載の不揮発性強誘電体メ
モリ。
【請求項３１】前記半導体基板には、前記メモリセル
アレイのセルを制御するＭＯＳトランジスタが形成され
ており、電源電圧は、前記蓄熱手段を介してこのＭＯＳ
トランジスタに供給されることを特徴とする請求項２７
乃至請求項３０のいづれかに記載の不揮発性強誘電体メ
モリ。
【請求項３２】請求項２７乃至請求項３１のいづれか
に記載の不揮発性強誘電体メモリを周囲に送受信用アン
テナがループ状に形成されたプラスティック材料からな
る略長方形状のカードの所定の一辺に沿って配置されて
いることを特徴とするＩＤカード。
【請求項３３】前記不揮発性強誘電体メモリは、前記
カード上に配置された金属板上に搭載されている事を特
徴とする請求項３２に記載のＩＤカード。
【請求項３４】前記不揮発性強誘電体メモリは、前記
カード上に直接搭載されていることを特徴とする請求項
３２に記載のＩＤカード。
【請求項３５】請求項２７乃至請求項３１のいづれか
に記載の不揮発性強誘電体メモリを周囲に送受信用アン
テナがループ状に形成された弾性基板の所定の一辺に沿
って配置されていることを特徴とするＩＤカード。
【請求項３６】前記不揮発性強誘電体メモリは、前記
弾性基板上に配置された金属板上に搭載されていること
を特徴とする請求項３５に記載のＩＤカード。
【請求項３７】前記不揮発性強誘電体メモリは、前記
弾性基板上に直接搭載されていることを特徴とする請求
項３５に記載のＩＤカード。