JPH06314498A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 冗長による救済ＬＳＩと非救済ＬＳＩとの間
に、反転ビットと非反転ビットとの関係において逆救済
が発生するのを防止し、救済ＬＳＩを非救済のＬＳＩと
同じ条件でディスターブ試験を行う場合に隣接メモリセ
ル間の干渉による影響を正確に評価可能にする。 【構成】 個々のメモリセル領域１，２には、それにお
けるワード線に対する反転ビットと非反転ビットとの関
係に等しい関係を持った冗長用の領域５，６を個々に割
当て、欠陥に対して被救済とされるべきワード線に選択
端子が結合された反転ビット及び非反転ビットの配置と
等しい配置を持ったワード線を、上記被救済とされるべ
きワード線の救済に割当てられるワード線として選択す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、折り返し交点方式のダ
イナミック・ランダムアクセス・メモリ（以下ＤＲＡＭ
と記す）などのように反転ビットと非反転ビットとされ
るメモリセルを有する半導体集積回路、ことにそれにお
けるディスターブ試験の信頼性向上化技術に関する。

【０００２】

【従来の技術】半導体メモリにおいて、マトリクス配置
されたメモリセルの入出力端子に結合される相補データ
線対は最小限の間隔を以て規則的に多数配置され、該デ
ータ線の間には絶縁膜が介在されている。したがって、
隣接するデータ線相互間には容量性カップリングを生じ
負所望な容量成分が寄生する。このようなカップリング
容量によりデータ線の読出し信号が不所望に変化するこ
とを防止する技術について記載された文献の例として、
１９８９ アイ・イー・イー・イー インターナショナル
ソリッドステート サーキッツ コンファレンス、エフ
・エー・エム１６．４ エー ６０ｎｓ ３．３ブイ １
６メガビット ディーラム（１９８９ ＩＥＥＥ ＩＮ
ＴＥＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ； ＦＡＭ１
６．４ Ａ６０ｎｓ ３．３Ｖ ＤＲＡＭ）があり、さ
らに特願平１−６５８４１号の明細書の記載もある。前
者の文献に記載の技術はＤＲＡＭを対象とし、ペアを成
す相補データ線の相互配置を途中で交互に入れ換えた相
補データ線のツイスト構造を採用、ワード線選択動作に
よって各データ線に読出された信号が相互に隣接するデ
ータ線間で影響し合って不所望に変化するのを防止しよ
うとする。

【０００３】上記のようなデータ線ツイスト構造を採用
したＤＲＡＭは、反転データ線と非反転データ線との相
互配置を途中で交互に入れ替えたツイスト構造を持つ複
数の相補データ線対が配置され、それら相補データ線対
の反転データ線にデータ入出力端子が結合された反転ビ
ットとしてのメモリセルと当該相補データ線対の非反転
データ線にデータ入出力端子が結合された非反転ビット
としてのメモリセルとが単数若しくは複数個おきに規則
的に相補データ線対に沿って設けられ、前記相補データ
線対と直交する方向には対応する反転ビットとしての及
び非反転ビットとしてのメモリセルの選択端子が結合さ
れた複数のワード線が配置され、相補データ線対におけ
る初期電位とメモリセルからの読出し電位とを受けて差
動増幅するためのセンスアンプが夫々の相補データ線対
に設けられ、また、相補データ線対を相補レベルに駆動
してメモリセルにデータを書込むためのメインアンプが
設けられている。

【０００４】例えば１６メガビットＤＲＡＭにおけるメ
モリセルアレイの一部を示す図７において、非反転デー
タ線ＤＬと反転データ線ＤＬ＊によって構成される相補
データ線対には、○で示される非反転ビットとしてのメ
モリセルと、●で示される反転ビットとしてのメモリセ
ルのデータ入出力端子が規則的に結合され、縦方向には
対応するメモリセルの選択端子が結合されたワード線が
配置されている。同図においてＡマットとＢマットは特
定のアドレスビットで選択が切換えられる。このとき、
図７から明らかなように、ＡマットとＢマットでは夫々
のワード線に結合される反転ビットと非反転ビットの配
置が異なっている。このとき、Ａマット又はＢマットの
不良メモリセルを救済するための冗長マットは、一方の
Ｂマットにおける反転ビット及び非反転ビットの配置に
等しい配置を以って構成されている。即ち、反転ビット
と非反転ビットの配置が一種類とされた冗長マットは、
これと反転ビット及び非反転ビットの配置が相違される
マットにも共用される。

【０００５】このようなＤＲＡＭにおけるデバイステス
トでは注目メモリセルに対する隣接メモリセルの影響、
或は隣接ワード線やデータ線からの影響を調べるような
ディスターブ試験も行われる。ディスターブ試験では注
目メモリセルと隣接メモリセル並びに隣接ワード線及び
データ先線の位置関係が重要な要素となる。半導体記憶
装置においては内部のデコーダの構成との関係で、外部
からＸ，Ｙアドレスを与えても内部のメモリセルの物理
的配置がそのＸ，Ｙの値で示される位置とは必ずしも一
致しないことがある。そこで、テストパターン発生器か
ら発生されたアドレスをテスト対象メモリの物理的位置
に対応するアドレスに変換するスクランブラが利用され
る。

【０００６】

【発明が解決しようとする課題】しかしながら、図７に
示されるような構成において、Ａマットの欠陥部分を冗
長マットで救済すると、反転ビットと非反転ビットとの
関係においてスクランブラの論理に反するような逆救済
を生ずることが本発明者によって明らかにされた。すな
わち、Ｂマットの欠陥部分Ｅ２を冗長マットで救済した
場合、その欠陥部分Ｅ２と冗長マットとの夫々における
反転ビットと非反転ビットとの配置関係は相互に同一で
ある。したがって、ディスターブ試験において上記冗長
マットで救済した部分に対しても、冗長救済していない
ＤＲＡＭと実質的に同じ様に隣接メモリセル間の干渉の
評価を正確に行うことができる。これに対して、Ａマッ
トの欠陥部分Ｅ１を冗長マットで救済した場合には、そ
の欠陥部分Ｅ１と冗長マットとの夫々における反転ビッ
トと非反転ビットとの配置関係が相違される。したがっ
て、上記冗長マットで救済した部分に対しては、冗長救
済していないＤＲＡＭと同じテストパターン及びスクラ
ンブラでディスターブ試験を行ったのでは、隣接メモリ
セル間の干渉の評価を正確に行うことができない。例え
ば、ディスターブ試験における着目メモリセルをＭＣ１
としたときこれに隣接する一つのメモリセルＭＣ２は非
反転ビットであるが、欠陥部分Ｅ１を冗長マットで救済
したものにおいて上記メモリセルＭＣ１に対応されるメ
モリセルＭＣＲ１に隣接するメモリセルＭＣＲ２は反転
ビットとされ、当該メモリセルＭＣＲ２の保持データ電
荷はメモリセルＭＣ２と相違される。従って、メモリセ
ルＭＣＲ１における隣接メモリセルの電荷保持状態は、
メモリセルＭＣ１における隣接メモリセルの電荷保持状
態と相違され、冗長救済されたＤＲＡＭを非救済ＤＲＡ
Ｍと同じ条件で、換言すれば、相互に同じテストパター
ン及びスクランブラを用いて、そのディスターブ試験を
信頼性を以って行うことができない。

【０００７】本発明の目的は、欠陥に対して冗長構成を
以って救済したものとしないものとの間で反転ビットと
非反転ビットとの関係において逆救済が発生することを
防止できる半導体集積回路を提供することにある。本発
明の別の目的は、冗長救済された半導体集積回路を非救
済の半導体集積回路と同じテストパターン及びスクラン
ブラを用いて、そのディスターブ試験を信頼性を以って
行うことができ、隣接メモリセル間の干渉による影響を
正確に評価可能にした半導体集積回路を提供することに
ある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、反転データ線と非反転データ線
との相互配置を途中で交互に入れ替えたツイスト構造を
持つ複数の相補データ線対が配置され、それら相補デー
タ線対の反転データ線にデータ入出力端子が結合された
反転ビットとしてのメモリセルと当該相補データ線対の
非反転データ線にデータ入出力端子が結合された非反転
ビットとしてのメモリセルとが単数若しくは複数個おき
に規則的に相補データ線対に沿って設けられ、前記相補
データ線対と直交する方向には対応する反転ビットとし
ての及び非反転ビットとしてのメモリセルの選択端子が
結合された複数のワード線が配置され、相補データ線対
における初期電位とメモリセルからの読出し電位とを受
けて差動増幅するための増幅回路と、相補データ線対を
相補レベルに駆動してメモリセルにデータを書込むため
の増幅回路とを備えた半導体集積回路において、欠陥に
対して被救済とされるべきワード線に選択端子が結合さ
れた反転ビット及び非反転ビットの配置と等しい配置を
持ったワード線を、上記被救済とされるべきワード線の
救済に割当てられるワード線として選択する冗長用のワ
ード線選択手段を採用する。このときのメモリセルアレ
イ構成としては、アドレス信号によって選択されるべき
メモリセルが上記反転ビットであるか非反転ビットであ
るかが、メモリセルを選択するためのアドレス信号に含
まれる所定のアドレスビットの論理値に応じて相互に変
化される、複数のメモリセル領域を、上記反転ビットと
非反転ビットが多数配置された領域に有し、個々のメモ
リセル領域には、それにおけるワード線に対する反転ビ
ットと非反転ビットとの関係に等しい関係を持った冗長
用の領域を個々に割当てた構成を採用する。

【００１１】

【作用】上記した手段によれば、個々のメモリセル領域
には、それにおけるワード線に対する反転ビットと非反
転ビットとの関係に等しい関係を持った冗長用の領域を
個々に割当て、欠陥に対して被救済とされるべきワード
線に選択端子が結合された反転ビット及び非反転ビット
の配置と等しい配置を持ったワード線を、上記被救済と
されるべきワード線の救済に割当てられるワード線とし
て選択することは、欠陥に対して冗長構成を以って救済
したものとしないものとの間で反転ビットと非反転ビッ
トとの関係において逆救済が発生することを防止すると
共に、冗長救済された半導体集積回路を非救済の半導体
集積回路と同じテストパターン及びスクランブラを用い
てディスターブ試験を行う場合にも、隣接メモリセル間
の干渉による影響を正確に評価可能にする。

【００１２】

【実施例】図２には本発明の一実施例に係るＤＲＡＭが
示される。同図に示されるＤＲＡＭは、特に制限されな
いが、公知の半導体集積回路製造技術によって単結晶シ
リコンのような一つの半導体基板に形成される。

【００１３】図２においてＭＣＡは、ダイナミック型メ
モリセルがマトリクス配置されたメモリセルアレイであ
る。メモリセルアレイＭＣＡには、欠陥ビットがある場
合には救済対象とされる被救済用の正規アレイＲＧＡ
と、正規アレイＲＧＡに含まれる欠陥ビットを救済する
ための予備エレメントとしての冗長アレイＲＤＡが含ま
れる。

【００１４】正規アレイＲＧＡに含まれるメモリセルは
各行毎にその選択端子が正規ワード線ＷＲＧ0〜ＷＲＧ
ｎに共通接続され、また、上記冗長アレイＲＤＡに含ま
れるメモリセルは各行毎にその選択端子が冗長ワード線
ＷＲＤ0〜ＷＲＤｍに共通接続される。

【００１５】正規ワード線ＷＲＧ0〜ＷＲＧｎ、及び冗
長ワード線ＷＲＤ0〜ＷＲＤｍは、特に制限されない
が、ワードドライバＷＤＲＶを介してその何れか１本が
選択レベルに駆動されるようになっている。特に制限さ
れないが、正規ワード線ＷＲＧ0〜ＷＲＧｎの選択は、
ローアドレスデコーダＲＡＤＥＣの出力選択信号によっ
て行われ、冗長ワード線ＷＲＤ0〜ＷＲＤｍの選択は、
その詳細を後述する冗長プログラム回路ＲＤＰの出力信
号によって行われる。上記ローアドレスデコーダＲＡＤ
ＥＣ及び冗長プログラム回路ＲＤＰには、外部アドレス
信号ＲＡＤＤＲを入力するローアドレスバッファＲＡＢ
ＵＦから出力される相補レベルの内部ローアドレス信号
ＢＸｉ，ＢＸｉ＊（本明細書において記号＊は当該記号
が付されていない信号に対して反転された信号であるこ
とを意味し、また該記号が付された信号がローアクティ
ブの信号であることを意味する）、又は図示しないリフ
レッシュカウンタから出力されるリフレッシュアドレス
が選択的に供給される。

【００１６】上記メモリセルアレイＭＣＡに含まれるメ
モリセルは各列毎にそのデータ入出力端子がデータ線対
ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊に結合される。本明
細書においてＤＬ0＊のように記号＊が付されたデータ
線は反転データ線とされ、記号＊が付されていないデー
タ線は非反転データ線とされる。上記データ線対ＤＬ
0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊は、一方においてセンス
アンプの入出力端子及びプリチャージ回路（センスアン
プ及びプリチャージ回路はセンスアンプ列及びプリチャ
ージ回路列ＳＰＡに含まれる）に夫々結合され、他方に
おいて、カラムアドレスデコーダＣＡＤＥＣによってス
イッチ制御されるカラムスイッチ回路ＣＳＷを介して共
通データ線対ＣＤＬ，ＣＤＬ＊に結合される。カラムア
ドレスデコーダＣＡＤＥＣには、外部カラムアドレス信
号ＣＡＤＤＲを入力するカラムアドレスバッファＣＡＢ
ＵＦから相補レベルの内部アドレス信号が供給される。

【００１７】上記共通データ線対ＣＤＬ，ＣＤＬ＊は、
メインアンプＭＡを介してデータ出力バッファＤＯＢＵ
Ｆ及びデータ入力バッファＤＩＢＵＦに結合される。デ
ータ出力バッファＤＯＢＵＦの出力端子及びデータ入力
バッファＤＩＢＵＦの入力端子は代表的に示された一つ
の外部データ入出力端子２０に結合されている。

【００１８】図２においてＣＯＮＴは、外部信号として
供給されるロー・アドレス・ストローブ信号ＲＡＳ＊、
カラム・アドレス・ストローブ信号ＣＡＳ＊、ライト・
イネーブル信号ＷＥ＊などに基づいて、内部動作モード
を決定して、それに応じた各種内部制御信号を形成する
制御回路である。

【００１９】上記制御回路ＣＯＮＴによる基本的な内部
制御動作は、特に制限されないが、次のようにされる。
すなわち、チップ選択状態にされると、先ず、正規ワー
ド線ＷＲＧ0〜ＷＲＧｎ及び冗長ワード線ＷＲＤ0〜ＷＲ
Ｄｍが一旦非選択レベルに制御されると共にそれに呼応
してセンスアンプが非動作状態にされる。このタイミン
グに同期して上記プリチャージ回路が動作され、それに
よって、各データ線対ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ
＊が所定レベルにプリチャージされる。この後、正規ワ
ード線ＷＲＧ0〜ＷＲＧｎ及び冗長ワード線ＷＲＤ0〜Ｗ
ＲＤｍの内所定の１本が内部ローアドレス信号に従って
選択レベルに駆動され、次いでセンスアンプが動作可能
な状態にされる。センスアンプの動作後、内部カラムア
ドレス信号に従ってカラムスイッチ回路ＣＳＷが選択動
作され、その動作に呼応して所定データ線対が共通デー
タ線対に導通されてデータ入力バッファＤＩＢＵＦ又は
データ出力バッファＤＯＢＵＦに接続される。これによ
り、メモリ・リード動作においては、選択されたメモリ
セルデータが外部に読み出され、また、メモリ・ライト
動作においては、選択されたメモリセルにデータが書き
込まれる。

【００２０】前記冗長プログラム回路ＲＤＰは、特に制
限されないが、救済すべきメモリセルのアドレスがプロ
グラムされると共にプログラムされたアドレスとメモリ
アクセスのためのアドレスとを比較する冗長アドレス判
定回路部、そして冗長アドレス判定回路部の出力を解読
するデコード回路部によって構成される。冗長プログラ
ム回路ＲＤＰを動作可能にするか否かの制御は冗長イネ
ーブル回路ＲＤＥから出力される制御信号（冗長イネー
ブル信号）φｒｅｎによって行われる。この冗長イネー
ブル回路ＲＤＥには例えば図示しないレーザ熔断ヒュー
ズが含まれ、初期状態において非熔断状態にある。この
状態において制御信号φｒｅｎは、冗長プログラム回路
ＲＤＰを非活性もしくはディスエーブルにするためのロ
ーレベルにされる。冗長によって欠陥を救済する場合、
そのヒューズはウェーハプローブテスト後に熔断され
る。これにより制御信号φｒｅｎはハイレベルにされ、
冗長プログラム回路ＲＤＰを活性化もしくはイネーブル
にする。

【００２１】前記冗長アドレス判定回路部は、特に制限
されないが、内部ローアドレス信号に対応して所定の救
済すべきアドレスをプログラムするためのレーザ熔断可
能なヒューズによってプログラムされたアドレスと入力
アドレスとを比較する。その比較結果はデコード回路部
に与えられ、これをデコード回路部が解読することによ
って、冗長ワード線ＷＲＤ0〜ＷＲＤｍを選択するため
の選択信号ＸＲ0〜ＸＲｍの中から所定の一つを選択レ
ベルにする。このとき冗長アドレス判定回路部での比較
結果が一致である場合には制御信号φｉｎｈによってロ
ーアドレスデコーダＲＡＤＥＣの動作が禁止される。

【００２２】図２において３０は冗長救済判定回路であ
る。この冗長救済判定回路３０は、前記冗長イネーブル
回路ＲＤＥ及び冗長プログラム回路ＲＤＰによって回路
の欠陥が個別的なヒューズ熔断プログラムによって救済
されたとき、救済品であることを外部から判定可能にす
るための回路であり、本実施例に従えば、外部データ入
出力端子２０に所定の高電圧を印加したときに冗長救済
の有無に応じた電流変化を当該端子２０に生じさせ、こ
れによって冗長救済が施されているか否かの判定を外部
から可能にする。

【００２３】図３には上記メモリセルアレイＭＣＡ及び
その周辺回路ブロックの一例回路図が示される。尚、図
３において、チャンネル（バックゲート）部に矢印が付
されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の付
されていないＮチャンネル型ＭＯＳＦＥＴと区別して表
示される。

【００２４】メモリセルアレイＭＣＡは、特に制限され
ないが、２交点（折返しデータ線）方式とされ、代表的
に２組図示された相補データ線対ＤＬｉ，ＤＬｉ＊及び
ＤＬｊ，ＤＬｊ＊が図の水平方向に配置され、こにれに
交差する向きをもってワード線ＷＲＧ0〜ＷＲＤｍが設
けられ、それら相補データ線対とワード線との交点には
複数個のメモリセルが配置されて成る。

【００２５】メモリセルアレイＭＣＡの各メモリセル
は、いわゆる１素子型のダイナミック型メモリセルとさ
れ、それぞれ情報蓄積用キャパシタ（以下単に蓄積容量
とも記す）Ｃｓ及びアドレス選択用ＭＯＳＦＥＴＱｍに
より構成される。メモリセルアレイＭＣＡの同一の列に
配置されるメモリセルのアドレス選択用ＭＯＳＦＥＴＱ
ｍのドレインは、対応する相補データ線対の非反転デー
タ線又は反転データ線に所定の規則性をもって例えば２
個おきに交互に結合される。また、メモリセルアレイＭ
ＣＡの同一の行に配置されるメモリセルのアドレス選択
用ＭＯＳＦＥＴＱｍのゲートは、対応するワード線ＷＲ
Ｇ0〜ＷＲＤｍにそれぞれ共通結合される。各メモリセ
ルの情報蓄積用キャパシタＣｓの他方の電極すなわちセ
ルプレートには、所定のセルプレート電圧ＶＰＬが共通
に供給される。

【００２６】上記相補データ線対は最小限の間隔を以て
規則的に多数配置され、該データ線の間には絶縁膜が介
在され、隣接するデータ線相互間には容量性カップリン
グを生じ負所望な容量成分が寄生する。このようなカッ
プリング容量によりデータ線の読出し信号が不所望に変
化することを防止するために、ペアを成す相補データ線
の相互配置を途中で交互に入れ換えた相補データ線のツ
イスト構造が採用されている。これにより、ワード線選
択動作によって各データ線に読出された信号が相互に隣
接するデータ線との間で影響し合って不所望に変化する
ことが防止される。換言すれば、センスアンプのノイズ
マージンが改善される。特に詳細な図示は省略してある
が、相互に隣接する相補データ線対のツイスト位置は、
ツイスト部分からツイスト部分までの単位距離の概ね半
分の距離を以て互いにずらされている。

【００２７】前記メモリセルアレイＭＣＡを構成する相
補データ線Ｄｉ，Ｄｉ＊、Ｄｊ，Ｄｊ＊には夫々Ｎチャ
ンネル型のイコライズＭＯＳＦＥＴＱ１と、電源電圧Ｖ
ｃｃの半分のレベルＨＶＣを供給するＮチャンネル型の
プリチャージＭＯＳＦＥＴＱ２，Ｑ３とが夫々結合さ
れ、これによってプリチャージ回路が構成される。プリ
チャージ回路はタイミング信号φｐｃｇによってその動
作が制御され、チップ非選択期間においてタイミング信
号φｐｃｇがハイレベルにされることにより、Ｄｉ，Ｄ
ｉ＊、Ｄｊ，Ｄｊ＊に代表される全ての相補データ線を
５Ｖのような高レベル側電源電圧の約半分のレベルにプ
リチャージする。

【００２８】前記メモリセルアレイＭＣＡを構成する夫
々の各相補データ線Ｄｉ，Ｄｉ＊、Ｄｊ，Ｄｊ＊には、
ＭＯＳＦＥＴＱ６〜Ｑ９によって構成されるＣＭＯＳス
タティックラッチ型のセンスアンプが設けられ、選択さ
れたメモリセルの蓄積電荷量に応じて電荷再配分される
データ線の微小電位差を増幅する。センスアンプを構成
するＰチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７はメモリセ
ルアレイＭＣＡの左側に配置され、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ８，Ｑ９はメモリセルアレイＭＣＡの右側に
配置されており、相互に導電型の異なるＭＯＳＦＥＴを
隣接配置する場合に必要とされる素子分離領域を不要に
してチップ面積を小さくしている。前記ＭＯＳＦＥＴＱ
６，Ｑ７のソース電極はコモンソース線ＣＳＬｐに共通
接続され、Ｐチャンネル型パワースイッチＭＯＳＦＥＴ
Ｑ１０を介して電源端子Ｖｄｄに接続され、また、ＭＯ
ＳＦＥＴＱ８，Ｑ９のソース電極はコモンソース線ＣＳ
Ｌｎに共通接続され、Ｎチャンネル型パワースイッチＭ
ＯＳＦＥＴＱ１１を介して電源端子Ｖｓｓに接続され
る。電源端子Ｖｄｄには５Ｖのような高レベル側の電源
電圧が供給され、電源端子Ｖｓｓには接地電位のような
低レベル側の電源電圧が供給される。前記パワースイッ
チＭＯＳＦＥＴＱ１０，Ｑ１１のスイッチ制御信号φｓ
ａ，φｓａ＊は、ＤＲＡＭのチップ選択状態において選
択されたワード線に結合されているメモリセルから出力
される微小読出し信号が対応する相補データ線に確立さ
れる時点で、ハイレベル，ローレベルにされ、一斉に活
性化されて動作状態になる。センスアンプは、その動作
状態において、選択されたワード線に結合されるメモリ
セルから相補データ線に読出される微小電位差を増幅し
て、ハイレベル又はローレベルの２値読出し信号とす
る。これらの２値読出し信号は、ＤＲＡＭが読出しモー
ド又はリフレッシュサイクルとされるとき、対応するメ
モリセルに再書込みされ、記憶データをリフレッシュす
る。

【００２９】図３においてＱ２０は、ＤＲＡＭのスタン
バイ状態において前記コモンソース線ＣＳＬｐとＣＳＬ
ｎとを選択的に導通するためのＮチャンネル型ショート
ＭＯＳＦＥＴである。また、Ｑ２１，Ｑ２２はショート
ＭＯＳＦＥＴＱ２０のオン動作に呼応してオン状態にさ
れることによりコモンソース線ＣＳＬｐ，ＣＳＬｎに、
電源電圧の半分のレベルＨＶＣを与えるためのＮチャン
ネル型プリチャージＭＯＳＦＥＴである。これらＭＯＳ
ＦＥＴＱ２０，Ｑ２１，Ｑ２２も前記プリチャージ信号
φｐｃｇでスイッチ制御される。ＤＲＡＭのスタンバイ
状態において、前記パワースイッチＭＯＳＦＥＴＱ１
０，Ｑ１１はカット・オフされると共に、相補データ線
は高レベル側電源電圧の概ね半分のレベルＨＶＣにプリ
チャージされるが、このとき、前記ショートＭＯＳＦＥ
ＴＱ２０及びプリチャージＭＯＳＦＥＴＱ２１，Ｑ２２
の作用により、双方のコモンソース線ＣＳＬｐ，ＣＳＬ
ｎも相補データ線と同様に高レベル側の電源電圧の約半
分のレベルＨＶＣにされ、これにより、スタンバイ状態
においてセンスアンプの動作は完全に停止される。

【００３０】夫々の相補データ線対は夫々カラムスイッ
チＭＯＳＦＥＴＱｉ，Ｑｊを介して相補共通データ線対
ＣＤＬ，ＣＤＬ＊に共通接続されている。

【００３１】図１には上記メモリセルアレイＭＣＡにお
ける非反転ビット（○印で示されるメモリセル）と反転
ビット（●印で示されるメモリセル）との配列状態の一
例が示される。メモリセルアレイＭＣＡにおける正規ア
レイＲＧＡは、特に制限されないが、Ａマット１とＢマ
ット２の二つのメモリセル領域に分けられ、同様に冗長
アレイＲＤＡは、特に制限されないが、Ａマット１側の
冗長マット５とＢマット２側の冗長マット６の二つのメ
モリセル領域に分けられている。Ａマット１とＢマット
２はその途中のデータ線ツイスト構造によって、ワード
線に選択端子が結合された反転ビット及び非反転ビット
の配置構成が相互に異なっている。換言すれば、上記Ａ
マット１とＢマット２は、アドレス信号によって選択さ
れるべきメモリセルが上記反転ビットであるか非反転ビ
ットであるのかが、メモリセルを選択するためのアドレ
ス信号に含まれる所定のアドレスビット例えば図示しな
いアドレスビットＡｘｉの論理値に応じて相互に変化さ
れるようなメモリセル領域として位置付けられる。即
ち、アドレス信号の所定の１ビットＡｘｉが”０”なら
ばＡマット１のメモリセルが選択され、”１”ならばＢ
マット２のメモリセルが選択されると言うことである。
そして、Ａマット１側の冗長マット５は、Ａマット１に
おけるワード線に対する反転ビットと非反転ビットとの
関係に等しい関係を持った冗長用の領域とされ、Ｂマッ
ト２側の冗長マット６は、Ｂマット２におけるワード線
に対する反転ビットと非反転ビットとの関係に等しい関
係を持った冗長用の領域とされる。冗長マット５と６と
の関係は、その途中のＤＴで示される位置でデータ線ツ
イストを施すことによって実現されている。

【００３２】そして上記メモリセルアレイＭＣＡの構成
に対して、Ａマット１の欠陥救済には冗長マット５が割
当てられ、Ｂマット２の欠陥救済には冗長マット６が割
当てられる。斯る割り当ての制御は図２で説明した冗長
プログラム回路ＲＤＰにて実現される。換言すれば、こ
の冗長プログラム回路ＲＤＰは、欠陥に対して被救済と
されるべきワード線に選択端子が結合された反転ビット
及び非反転ビットの配置と等しい配置を持ったワード線
を、上記被救済とされるべきワード線の救済に割当てら
れるワード線として選択する冗長用のワード線選択手段
とされる。例えば、具体的には冗長プログラム回路ＲＤ
Ｐにおいて冗長マット５に含まれるワード線を選択する
ために救済すべきアドレスをプログラムするためのヒュ
ーズなどを利用したプログラム回路において、上記アド
レスビット（Ａｘｉ）に対しては”０”状態に固定され
プログラム不可能な状態にされている。即ち、アドレス
ビット（Ａｘｉ）に対しては、その他のアドレスビット
のようなプログラムリンクが設けられていない。同様
に、冗長プログラム回路ＲＤＰにおいて冗長マット６に
含まれるワード線を選択するために救済すべきアドレス
をプログラムするためのヒューズなどを利用したプログ
ラム回路においては、上記アドレスビット（Ａｘｉ）
は”１”状態に固定され、アドレスビット（Ａｘｉ）に
対しては、その他のアドレスビットのようなプログラム
リンクが設けられていない。

【００３３】図１に示される構成において、Ａマット１
の欠陥部分に対しては冗長マット５で救済し、Ｂマット
２の欠陥部分に対しては冗長マット６で救済するから、
反転ビットと非反転ビットとの関係においてスクランブ
ラの論理に反するような逆救済を生ずることは一切な
い。例えば、Ｂマット２の欠陥部分Ｅ２を冗長マット６
で救済した場合、その欠陥部分Ｅ２と冗長マット６との
夫々における反転ビットと非反転ビットとの配置関係は
相互に同一である。同様に、Ａマット１の欠陥部分Ｅ１
を冗長マット５で救済した場合、その欠陥部分Ｅ１と冗
長マット５との夫々における反転ビットと非反転ビット
との配置関係は相互に同一である。したがって、ＤＲＡ
Ｍのデバイステストの一環で行われるディスターブ試験
において上記冗長マットで救済した部分に対しても、冗
長救済していないＤＲＡＭと実質的に同じ様に隣接メモ
リセル間の干渉の評価を正確に行うことができる。例え
ば、ディスターブ試験における着目メモリセルをＭＣ１
としたときこれに隣接する一つのメモリセルＭＣ２は非
反転ビットであり、欠陥部分Ｅ１を冗長マット５で救済
したものにおいて上記メモリセルＭＣ１に対応されるメ
モリセルＭＣＲ１に隣接するメモリセルＭＣＲ２も同じ
く非反転ビットとされ、当該メモリセルＭＣＲ２の蓄積
電荷はメモリセルＭＣ２と同一であり、メモリセルＭＣ
Ｒ１における隣接メモリセルの蓄積電荷状態は、メモリ
セルＭＣ１における隣接メモリセルの蓄積電荷状態と相
違されない。欠陥部分Ｅ２とこれを救済する冗長マット
６とのあだにおいても同様である。したがって、冗長救
済されたＤＲＡＭを非救済ＤＲＡＭと同じ条件で、換言
すれば、相互に同じテストパターン及びスクランブラを
用いて、そのディスターブ試験を信頼性を以って行うこ
とができる。これにより、冗長による救済の有無に拘ら
ずＤＲＡＭにおける隣接メモリセル間の干渉による影響
を正確に且つ能率的に評価することができる。

【００３４】図４は図１に対してＡマット１側の冗長マ
ット５を当該Ａマット１に隣接させ、Ｂマット２側の冗
長マット６を当該Ｂマット２に隣接させた例が示され
る。この場合には冗長マット５，４が左右に分離される
レイアウトとされるが、図１のＤＴで示される位置でデ
ータ線ツイストを施す必要はない。このようなメモリセ
ルアレイ構造においても図１と同様の作用効果を得るこ
とができる。

【００３５】図５にはマット数が４個の場合のメモリセ
ルアレイ構造の一例が示される。同図において正規アレ
イＲＧＡはＡマット１、Ｂマット２、Ｃマット３、Ｄマ
ット４を有し、夫々のマットに対応して割当てられた冗
長マット５〜８が冗長アレイＲＤＡに配置されている。
図５の構成は、図１に対してマットの分割数を拡張した
構成とされ、Ａマット１の欠陥救済には冗長マット４が
割当てられ、Ｂマット２の欠陥救済には冗長マット６が
割当てられ、Ｃマット３の欠陥救済には冗長マット７が
割り当てられ、Ｄマット４の欠陥救済には冗長マット８
が割当てられ、上記同様に逆救済の防止を図ることがで
きる。

【００３６】図６は図５に対して夫々のマット１〜４に
対応される冗長マット５〜８を個々のマットに隣接させ
た構成とされる。この場合には冗長マット５〜８が散在
されるレイアウトとされるが、図５のＤＴで示される位
置でデータ線ツイストを施す必要はない。このようなメ
モリセルアレイ構造においても上記同様の作用効果を得
ることができる。

【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
マットと冗長マットの分割数は上記実施例に限定され
ず、データ線ツイストを施す箇所とその数によって適宜
決定される。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが本発明はそれに限
定されず、擬似スタティックＲＡＭなどのメモリＬＳＩ
やＤＲＡＭなどをオンチップで搭載したマイクロコンピ
ュータのような論理ＬＳＩなどの半導体集積回路に広く
適用することができる。本発明は、少なくとも非反転ビ
ットと反転ビットが結合される相補データ線対にツイス
ト構造を採用する条件のものに広く適用することができ
る。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、個々のメモリセル領域には、そ
れにおけるワード線に対する反転ビットと非反転ビット
との関係に等しい関係を持った冗長用の領域を個々に割
当て、欠陥に対して被救済とされるべきワード線に選択
端子が結合された反転ビット及び非反転ビットの配置と
等しい配置を持ったワード線を、上記被救済とされるべ
きワード線の救済に割当てられるワード線として選択す
ることにより、欠陥に対して冗長構成を以って救済した
ものとしないものとの間で反転ビットと非反転ビットと
の関係において逆救済が発生することを防止することが
できる。これにより、冗長救済された半導体集積回路を
非救済の半導体集積回路と同じテストパターン及びスク
ランブラを用いてディスターブ試験を行う場合にも、隣
接メモリセル間の干渉による影響を正確に評価すること
ができる。更にこれにより、ディスターブ試験の効率化
と、冗長構成によって救済された半導体集積回路の品質
を非救済品と同等に保証することを容易化できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＤＲＡＭのメモリセ
ルアレイにおける非反転ビットと反転ビットとの配列状
態の一例を示す説明図である。

【図２】本発明の一実施例に係るＤＲＡＭを全体的に示
すブロック図である。

【図３】図２のメモリセルアレイ及びその周辺回路ブロ
ックの一例回路図である。

【図４】図１に対して個々のマットに隣接させて冗長マ
ットを配置したメモリセルアレイの構成説明図である。

【図５】マット数が４個の場合のメモリセルアレイ構成
説明図である。

【図６】図５に対して個々のマットに隣接させて冗長マ
ットを配置したメモリセルアレイの構成説明図である。

【図７】反転ビットと非反転ビットの逆救済によるディ
スターブ試験での不都合を説明するための図面である。

【符号の説明】

１ Ａマット ２ Ｂマット ３ Ｃマット ４ Ｄマット ５ Ａマット側の冗長マット ６ Ｂマット側の冗長マット ７ Ｃマット側の冗長マット ８ Ｄマット側の冗長マット ＭＣＡ メモリセルアレイ ＲＧＡ 正規アレイ ＲＤＡ 冗長アレイ ＷＲＧ0〜ＷＲＧｎ 正規ワード線 ＷＲＤ0〜ＷＲＤｍ 冗長ワード線 ＲＤＰ 冗長プログラム回路 ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊ 相補データ線対 ● 反転ビット ○ 非反転ビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木崎 茂生 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 川本 光男 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 小山田 昌裕 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鈴木 博万 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 反転データ線と非反転データ線との相互
   配置を途中で交互に入れ替えたツイスト構造を持つ複数
   の相補データ線対が配置され、それら相補データ線対の
   反転データ線にデータ入出力端子が結合された反転ビッ
   トとしてのメモリセルと当該相補データ線対の非反転デ
   ータ線にデータ入出力端子が結合された非反転ビットと
   してのメモリセルとが単数若しくは複数個おきに規則的
   に相補データ線対に沿って設けられ、前記相補データ線
   対と直交する方向には対応する反転ビットとしての及び
   非反転ビットとしてのメモリセルの選択端子が結合され
   た複数のワード線が配置され、相補データ線対における
   初期電位とメモリセルからの読出し電位とを受けて差動
   増幅するための増幅回路と、相補データ線対を相補レベ
   ルに駆動してメモリセルにデータを書込むための増幅回
   路とを備えた半導体集積回路において、 欠陥に対して被救済とされるべきワード線に選択端子が
   結合された反転ビット及び非反転ビットの配置と等しい
   配置を持ったワード線を、上記被救済とされるべきワー
   ド線の救済に割当てられるワード線として選択する冗長
   用のワード線選択手段を備えて成るものであることを特
   徴とする半導体集積回路。
2. 【請求項２】 アドレス信号によって選択されるべきメ
   モリセルが上記反転ビットであるか非反転ビットである
   かが、メモリセルを選択するためのアドレス信号に含ま
   れる所定のアドレスビットの論理値に応じて相互に変化
   される、複数のメモリセル領域を、上記反転ビットと非
   反転ビットが多数配置された領域に有し、 個々のメモリセル領域には、それにおけるワード線に対
   する反転ビットと非反転ビットとの関係に等しい関係を
   持った冗長用の領域が個々に割当てられて成るものであ
   ることを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 上記メモリセルはダイナミック型メモリ
   セルであることを特徴とする請求項１又は２記載の半導
   体集積回路。