JPH11126476A - Ｄｒａｍ内蔵ロジック半導体集積回路装置 - Google Patents

Ｄｒａｍ内蔵ロジック半導体集積回路装置

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JPH11126476A
JPH11126476A JP9290948A JP29094897A JPH11126476A JP H11126476 A JPH11126476 A JP H11126476A JP 9290948 A JP9290948 A JP 9290948A JP 29094897 A JP29094897 A JP 29094897A JP H11126476 A JPH11126476 A JP H11126476A
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redundancy
memory cell
cell array
circuit
logic
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JP9290948A
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Hisamune Sato
久統 佐藤
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 レイアウトの自由度が大きいＤＲＡＭ内蔵ロ
ジック半導体集積回路装置を得る。 【解決手段】 複数のメモリセルＭＣ、複数のワード線
ＷＬ、複数のビット線対ＢＬ、／ＢＬ、複数のセンスア
ンプＳＡ−Ｎ、ＳＡ−Ｐ、及び複数のゲート手段ＴＧを
有するメモリセルアレイ６が半導体基板１のＤＲＡＭ形
成領域５に形成される。メモリセルＭＣをリフレッシュ
する際に、複数のワード線ＷＬから所定のワード線ＷＬ
を選択するためのリフレッシュ時ワード線選択信号を出
力するリフレッシュカウンタ１０が半導体基板１のロジ
ック形成領域４に形成される。入出力線７ａ〜７ｄにて
伝達されるデータに応じたデータを送受するための入出
力バッファ１４が半導体基板１のロジック形成領域４に
形成される。インバータ回路、アンド回路、オア回路、
ナンド回路、ノア回路、及びフリップフロップ回路等の
論理回路が半導体基板１のロジック形成領域４に形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば、論理回
路によって構成されるマクロセルと呼ばれる機能ブロッ
クに基づいて構成される専用機能を持った半導体集積回
路に、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭと称す。）を組み込んだＤＲＡＭ内蔵ロジック半
導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の大規模化に
伴い、種々の半導体集積回路装置が提案されている。特
に、大容量メモリとロジックを融合させた半導体集積回
路装置、具体的には、ＤＲＡＭとロジックを１チップに
搭載し、その間をバスで接続して大量のデータを高速に
処理できるＤＲＡＭ内蔵ロジック半導体集積回路装置が
脚光を浴びている。
【０００３】この種、ＤＲＡＭ内蔵ロジック半導体集積
回路装置は、ＤＲＡＭ部分とロジック部分とを分けて１
つの半導体基板に形成し、ＤＲＡＭ部分とロジック部分
とを単にバスにて接続するのが、一般的である。
【０００４】
【発明が解決しようとする課題】しかるに、このよう
に、完全にＤＲＡＭ部分とロジック部分とを分けてレイ
アウトし、形成したものにあっては、ＤＲＡＭ部分の配
置、サイズ（メモリ容量）に制約を受け、レイアウトの
自由度が乏しく、チップサイズの変更がし難いものであ
った。また、ＤＲＡＭ部分からの出力データのビット数
を変更、つまり、バス幅を変更する場合、ＤＲＡＭ部分
の内部回路の変更、修正を有する為、変更に要する時間
がかなり必要であった。
【０００５】この発明は上記した点に鑑みてなされたも
のであり、レイアウトの自由度が大きいＤＲＡＭ内蔵ロ
ジック半導体集積回路装置を得ることを目的とする。第
２の目的は、ＤＲＡＭ部分のサイズ（メモリ容量）にチ
ップサイズがあまり影響を受けないＤＲＡＭ内蔵ロジッ
ク半導体集積回路装置を得ることである。第３の目的
は、ＤＲＡＭ部分からの出力データのビット数を変更し
ても、容易に変更、修正が可能であり、変更に要する期
間が短いＤＲＡＭ内蔵ロジック半導体集積回路装置を得
ることである。
【０００６】
【課題を解決するための手段】第１の発明に係るＤＲＡ
Ｍ内蔵ロジック半導体集積回路装置は、複数のメモリセ
ル、複数のワード線、複数のビット線対、複数のセンス
アンプ、及び複数のゲート手段を有するメモリセルアレ
イが半導体基板のＤＲＡＭ形成領域に形成され、メモリ
セルアレイにおけるメモリセルをリフレッシュする際
に、複数のワード線から所定のワード線を選択するため
のリフレッシュ時ワード線選択信号を出力するリフレッ
シュカウンタが半導体基板のロジック形成領域に形成さ
れ、入出力線にて伝達されるデータに応じたデータを送
受するための入出力バッファが半導体基板のロジック形
成領域に形成され、インバータ回路、アンド回路、オア
回路、ナンド回路、ノア回路、及びフリップフロップ回
路等の論理回路が半導体基板のロジック形成領域に形成
される。
【０００７】第２の発明に係るＤＲＡＭ内蔵ロジック半
導体集積回路装置は、第１の発明に対して、さらに、複
数のワード線から所定のワード線を選択するためのワー
ド線選択信号を出力する行デコーダにおける論理回路に
よって構成される回路が半導体基板のロジック形成領域
に形成され、複数のビット線対から所定のビット線対を
選択するためのビット線対選択信号をゲート手段に出力
する列デコーダにおける論理回路によって構成される回
路が半導体基板のロジック形成領域に形成される。
【０００８】第３の発明に係るＤＲＡＭ内蔵ロジック半
導体集積回路装置は、第１の発明に対して、さらに、行
デコーダがノーマル用及びリダンダンシー用デコード回
路を、又は／及び列デコーダがノーマル用及びリダンダ
ンシー用デコード回路を有し、論理回路によって構成さ
れるノーマル用及びリダンダンシー用デコード回路が半
導体基板のロジック形成領域に形成され、ノーマル用及
びリダンダンシー用デコード回路に置換信号を出力する
救済回路が半導体基板のＤＲＡＭ形成領域に形成され
る。
【０００９】第４の発明に係るＤＲＡＭ内蔵ロジック半
導体集積回路装置は、複数のメモリセル、複数のワード
線、複数のビット線対、複数のセンスアンプ、及び複数
のゲート手段を有するメモリセルアレイが半導体基板の
ＤＲＡＭ形成領域に形成され、複数のワード線から所定
のワード線を選択するためのワード線選択信号を出力す
る行デコーダにおける論理回路によって構成される回路
が半導体基板のロジック形成領域に形成され、複数のビ
ット線対から所定のビット線対を選択するためのビット
線対選択信号をゲート手段に出力する列デコーダにおけ
る論理回路によって構成される回路が半導体基板のロジ
ック形成領域に形成され、入出力線にて伝達されるデー
タに応じたデータを送受するための入出力バッファが半
導体基板のロジック形成領域に形成され、インバータ回
路、アンド回路、オア回路、ナンド回路、ノア回路、及
びフリップフロップ回路等の論理回路が半導体基板のロ
ジック形成領域に形成される。
【００１０】第５の発明に係るＤＲＡＭ内蔵ロジック半
導体集積回路装置は、第１の発明に対して、さらに、行
デコーダがノーマル用デコード回路の他にリダンダンシ
ー用を、又は／及び列デコーダがノーマル用デコード回
路の他にリダンダンシー用デコード回路を有し、論理回
路によって構成されるノーマル用及びリダンダンシー用
デコード回路が半導体基板のロジック形成領域に形成さ
れ、ノーマル用及びリダンダンシー用デコード回路に置
換信号を出力する救済回路が半導体基板のＤＲＡＭ形成
領域に形成される。
【００１１】
【発明の実施の形態】
実施の形態１．図１ないし図１２はこの発明の実施の形
態１を示す図である。図１は実施の形態１におけるＤＲ
ＡＭ内蔵ロジック半導体集積回路装置、例えばハードデ
ィスクコントローラ（ハードディスクの読み書きを制御
する）を構成する半導体集積回路装置の全体構成図を示
す図である。図１において１はロジック形成領域（ラン
ダムロジック形成領域）４及びＤＲＡＭ形成領域（メモ
リ形成領域）５とを有する中央領域２と、周辺領域（Ｉ
／Ｏバッファ領域）３とを具備する半導体基板である。
ランダムロジック形成領域４とメモリ形成領域５とは行
方向（図示左右方向）に沿って配置される。
【００１２】ランダムロジック形成領域４は、この実施
の形態１ではＥＣＡ（Embedded Cell Array）方式又は
セルベース方式によって、インバータ回路、アンド回
路、オア回路、ナンド回路、ノア回路、及びフリップフ
ロップ回路等の論理回路をマクロセルと呼ばれる機能ブ
ロックが配置される領域である。従って、ランダムロジ
ック形成領域４には、その全面に、一般にＥＣＡ方式又
はセルベース方式として知られているように、Ｐ型ＭＯ
Ｓトランジスタのゲート電極とＮ型ＭＯＳトランジスタ
のゲート電極が敷き詰められる。
【００１３】６ａないし６ｄはそれぞれ上記半導体基板
１のメモリ形成領域５に形成されるメモリセルアレイを
構成する第１ないし第４のメモリセルアレイ分割部で、
この実施の形態１では１Ｍビットのメモリセルアレイを
４分割したものを示している。第１及び第２のメモリセ
ルアレイ分割部６ａ、６ｂは上記メモリ形成領域５にお
ける図示上側に行方向に沿って配置される。第３及び第
４のメモリセルアレイ分割部６ｃ、６ｄは上記メモリ形
成領域５における図示下側に行方向に沿って配置され
る。第１及び第２のメモリセルアレイ分割部６ａ、６ｂ
と第３及び第４のメモリセルアレイ分割部６ｃ、６ｄは
上記メモリ形成領域５に列方向（図示上下方向）に沿っ
て配置される。各メモリセルアレイ分割部６ａ〜６ｄは
メガセルとしてのブロックを構成し、上記半導体基板１
へのレイアウトにおいて、メガセルとして扱われる。
【００１４】各メモリセルアレイ分割部６ａ〜６ｄは、
図２及び図３を用いて詳細を後記するが、複数行、複数
列（この実施の形態１では１０２４行、２５６列）に配
置され、それぞれが１つのトランジスタと１つのキャパ
シタによって構成される複数のメモリセルと、複数行に
配設され、それぞれが対応の行に配設される複数のメモ
リセルに接続される複数のワード線と、複数列に配設さ
れ、それぞれが対応の列に配設される複数のメモリセル
が接続される複数のビット線対と、複数列に配設され、
それぞれが対応の列に配設されるビット線対に接続され
る複数のセンスアンプと、複数列に配設され、それぞれ
が対応の列に配設されるビット線対と所定の入出力線と
の間に接続される複数のゲート手段とを有するノーマル
用メモリセルアレイ部を備えている。
【００１５】このノーマル用メモリセルアレイ部は、こ
の実施の形態１ではそれぞれが１０２４行、３２列から
なる８個のメモリブロックに分割される。上記入出力線
は、この実施の形態１では３２本である。なお、この実
施の形態１では、３２本の入出力線を総称して入出力
（Ｉ／Ｏ）バス７ａ〜７ｄと称する。
【００１６】また、各メモリセルアレイ分割部６ａ〜６
ｄは、図２及び図３を用いて詳細を後記するが、ノーマ
ル用メモリセルアレイ部の他に、さらに、行側リダンダ
ンシー用メモリセルアレイ部及び列側リダンダンシー用
メモリセルアレイ部（リダンダンシーメモリブロック）
を有している。上記各行側リダンダンシー用メモリセル
アレイ部は、複数行、複数列（この実施の形態１では４
行、２５６列（ノーマル用メモリセルアレイ部の２５６
列に対応））に配置され、それぞれが１つのトランジス
タと１つのキャパシタによって構成される複数のリダン
ダンシー用メモリセルと、複数行に配設され、それぞれ
が対応の行に配設される複数のリダンダンシー用メモリ
セルに接続される複数のリダンダンシー用ワード線とを
有する。各列に配設される複数のリダンダンシー用メモ
リセルが対応の列に配設されるノーマル用メモリセルア
レイ部のビット線対に接続される。
【００１７】上記各列側リダンダンシー用メモリセルア
レイ部は、複数行、複数列（この実施の形態１では１０
２４行＋４行（ノーマル用メモリセルアレイ部の１０２
４行及び行側リダンダンシー用メモリセルアレイ部の４
行に対応）、３２列）に配置され、それぞれが１つのト
ランジスタと１つのキャパシタによって構成される複数
のリダンダンシー用メモリセルと、複数列に配設され、
それぞれが対応の列に配設される複数のリダンダンシー
用メモリセルが接続される複数のリダンダンシー用ビッ
ト線対と、複数列に配設され、それぞれが対応の列に配
設されるリダンダンシー用ビット線対に接続されるリダ
ンダンシー用センスアンプと、複数列に配設され、それ
ぞれが対応の列に配設されるリダンダンシー用ビット線
対とＩ／Ｏバス７ａ〜７ｄにおける所定の入出力線との
間に接続される複数のリダンダンシー用ゲート手段とを
有する。各行に配設される複数のリダンダンシー用メモ
リセルが対応の行に配設されるワード線またはリダンダ
ンシー用ワード線に接続される。
【００１８】８は第１の電圧発生回路で、上記半導体基
板１のメモリ形成領域５に、上記第１及び第２のメモリ
セルアレイ分割部６ａ、６ｂに対して列方向外側（図示
上側）に形成される。この第１の電圧発生回路８は、上
記半導体基板１に対して基板電位を与えるための基板電
位発生回路、上記メモリセルに対するセルプレート電圧
を与えるためのセルプレート電圧発生回路、上記ワード
線に対して電源電圧より高い電圧を与えるためのワード
線電位発生回路などにより構成される。また、第１の電
圧発生回路７はメガセルとしてのブロックを構成し、上
記半導体基板１へのレイアウトにおいて、メガセルとし
て扱われる。
【００１９】９は第２の電圧発生回路で、上記半導体基
板１のメモリ形成領域５に、上記第３及び第４のメモリ
セルアレイ分割部６ａ、６ｂに対して列方向外側（図示
下側）に形成される。この第２の電圧発生回路９は上記
メモリセルアレイにおけるビット線対に対してプリチャ
ージ電圧（電源電圧（Ｖcc）の１／２）を与えるための
ビットライン電圧発生回路などにより構成される。第２
の電圧発生回路９はメガセルとしてのブロックを構成
し、上記半導体基板１へのレイアウトにおいて、メガセ
ルとして扱われる。
【００２０】１０はＤＲＡＭの制御回路で、この実施の
形態１では、リフレッシュカウンタ、行デコーダにおけ
る論理回路、及び列デコーダにおける論理回路である。
制御回路１０は上記半導体基板１のランダムロジック形
成領域４に形成される。制御回路１０を構成するリフレ
ッシュカウンタ、行デコーダにおける論理回路、及び列
デコーダにおける論理回路を構成する最小単位であるイ
ンバータ回路、アンド回路、オア回路、ナンド回路、ノ
ア回路、及びフリップフロップ回路等の論理回路は、上
記半導体基板１へのレイアウトにおいて、マクロセルと
して扱われる。
【００２１】なお、上記リフレッシュカウンタは、図５
を用いて詳細を後記するが、上記メモリセルアレイにお
けるメモリセルをリフレッシュする際に、上記複数のワ
ード線から所定のワード線、またはリダンダンシー用ワ
ード線を選択するためのリフレッシュ時ワード線選択信
号を選択信号バス１１における所定の選択信号線を介し
てそれぞれのメモリセルアレイ分割部６ａ〜６ｄのワー
ド線もしくはリダンダンシー用ワード線に出力する。
【００２２】上記行デコーダは、図６ないし図９を用い
て詳細を後記するが、上記ノーマル用メモリセルアレイ
部に対するノーマル用行デコード回路と上記行側リダン
ダンシー用メモリセルアレイ部に対するリダンダンシー
用行デコード回路とを有する。ノーマル用行デコード回
路は行アドレス信号を受け、上記ノーマル用メモリセル
アレイ部における複数のワード線から所定のワード線を
選択するためのワード線選択信号を選択信号バス１１に
おける所定の選択信号線を介してそれぞれのメモリセル
アレイ分割部６ａ〜６ｄのワード線に出力する。また、
リダンダンシー用行デコード回路はスペアロウ選択信号
を受け、上記行側リダンダンシー用メモリセルアレイ部
における複数のリダンダンシー用ワード線を選択するた
めのリダンダンシー用ワード線選択信号を選択信号バス
１１における所定の選択信号線を介してそれぞれのメモ
リセルアレイ分割部６ａ〜６ｄのリダンダンシー用ワー
ド線に出力する。
【００２３】上記列デコーダは、図９ないし図１１を用
いて詳細を後記するが、上記ノーマル用メモリセルアレ
イ部に対するノーマル用列デコード回路と上記列側リダ
ンダンシー用メモリセルアレイ部（リダンダンシーメモ
リブロック）に対するリダンダンシー用列デコード回路
とを有する。ノーマル用列デコード回路は列アドレス信
号を受け、上記ノーマル用メモリセルアレイ部における
複数のビット線対から所定のビット線対を選択するため
のビット線対選択信号を選択信号バス１１における所定
の選択信号線を介してそれぞれのメモリセルアレイ分割
部６ａ〜６ｄのゲート手段に出力する。また、リダンダ
ンシー用列デコード回路はスペアコラム選択信号（リダ
ンダンシーメモリブロック選択信号）を受け、上記列側
リダンダンシー用メモリセルアレイ部におけるリダンダ
ンシー用ビット線対を選択するためのリダンダンシー用
ビット線対選択信号を選択信号バス１１における所定の
選択信号線を介してそれぞれのメモリセルアレイ分割部
６ａ〜６ｄのリダンダンシー用ゲート手段に出力する。
【００２４】１２ａは上記行デコーダのノーマル用デコ
ード回路及びリダンダンシー用デコード回路に行置換信
号を置換信号バス１３ａを介して出力する行用救済回路
で、一般に知られているようにプログラム可能なヒュー
ズ素子及びＭＯＳトランジスタによって構成されてい
る。行用救済回路１２ａはある行をスペア行に置換する
場合、ある行に対する行アドレスに基づいてプログラム
され、プログラムされた行アドレスに相当する行アドレ
ス信号ＲＡ０〜ＲＡ９が入力されると、置換を意味する
行置換信号ＲＲＣ及び反転行アドレス信号／ＲＲＣを行
デコーダに出力するとともに、置換された行が存在する
メモリセルアレイ分割部６ａ〜６ｄに対するスペアロウ
選択信号ＳＲＡ０（１）〜ＳＲＡ０（４）、ＳＲＡ１
（１）〜ＳＲＡ１（４）を対応のリダタンダンシー用行
デコーダに出力する。行用救済回路１２ａは第１及び第
２のメモリセルアレイ分割部６ａ、６ｂと第３及び第４
のメモリセルアレイ分割部６ａ、６ｂとの間における上
記半導体基板１のメモリ形成領域５に形成される。ま
た、行用救済回路１２ａはメガセルとしてのブロックを
構成し、上記半導体基板１へのレイアウトにおいて、メ
ガセルとして扱われる。
【００２５】１２ｂは上記列デコーダのノーマル用デコ
ード回路及びリダンダンシー用デコード回路に列置換信
号を置換信号バス１３ｂを介して出力する列用救済回路
で、一般に知られているようにプログラム可能なヒュー
ズ素子及びＭＯＳトランジスタによって構成されてい
る。行用救済回路１２ａはあるメモリブロックをリダン
ダンシー用メモリブロックに置換する場合、あるメモリ
ブロックに対する列アドレスに基づいてプログラムさ
れ、プログラムされた列アドレスに相当する列アドレス
信号ＣＡ０〜ＣＡ２が入力されると、置換を意味する列
置換信号ＣＲＣ及び反転行アドレス信号／ＣＲＣを列デ
コーダに出力するとともに、置換されたメモリブロック
が存在するメモリセルアレイ分割部６ａ〜６ｄに対する
スペアコラム選択信号ＳＣＡ（１）〜ＳＣＡ（４）を対
応のリダタンダンシー用列デコーダに出力する。列用救
済回路１２ｂは第１及び第２のメモリセルアレイ分割部
６ａ、６ｂと第３及び第４のメモリセルアレイ分割部６
ａ、６ｂとの間における上記半導体基板１のメモリ形成
領域５に、行用救済回路１２ａに対して列方向に沿って
形成される。また、列用救済回路１２ｂはメガセルとし
てのブロックを構成し、上記半導体基板１へのレイアウ
トにおいて、メガセルとして扱われる。
【００２６】１４は上記Ｉ／Ｏバス７ａ〜７ｄそれぞれ
を介して伝達されるデータを送受するための入出力バッ
ファで、上記半導体基板１のランダムロジック形成領域
４に形成される。入出力バッファ１４は各メモリセルア
レイ分割部６に対するＩ／Ｏバス７の入出力線の数と同
数（この実施の形態１では３２×４個）の入力バッファ
と出力バッファとを有する。各入力バッファ及び各出力
バッファは、例えば電源電位ノードと接地電位ノードと
の間に直列接続されるＰ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタからなるインバータ回路が偶数段縦続
接続されたもので構成される。入出力バッファ１４にお
ける入力バッファ及び出力バッファそれぞれを構成する
インバータ回路は、上記半導体基板１へのレイアウトに
おいて、マクロセルとして扱われる。
【００２７】次に、各メモリセルアレイ分割部６ａ〜６
ｄについて図２及び図３を用いて詳細に説明する。各メ
モリセル分割部６ａ〜６ｄはそれぞれ同じ構成をしてい
る。従って、図２は代表して１つのメモリセル分割部
（以下、符号６として説明する）を示している。図２に
おいて、２１ａ〜２１ｈはそれぞれメモリセル分割部６
におけるノーマル用メモリセルアレイ部２０を８分割さ
れたメモリブロック＃０〜＃７で、それぞれ同じ構成を
している。各メモリブロック２１は上記でも述べたよう
にこの実施の形態１では１０２４行、３２列によって構
成され、詳細は図３を用いて後記する。２２は行側リダ
ンダンシー用メモリセルアレイ部で、上記でも述べたよ
うにこの実施の形態１では４行、２５６列によって構成
され、詳細は図３を用いて後記する。２３は列側リダン
ダンシー用メモリセルアレイ部（リダンダンシーメモリ
ブロック）で、上記でも述べたようにこの実施の形態１
では１０２８行、３２列によって構成され、上記メモリ
ブロック２１ａ〜２１ｈと実質的に同じ構成をとってい
る。
【００２８】２４はメモリセルアレイ分割部６に対応し
て設けられ、メモリブロック２１ａ〜２１ｈ及びリダン
ダンシーメモリブロック２３に対するノーマル用行デコ
ード回路と行側リダンダンシー用メモリセルアレイ部２
２に対するリダンダンシー用行デコード回路とを有する
行デコーダである。この行デコーダ２４は行アドレス信
号及びスペアロウ選択信号を受けて、複数のワード線及
び複数のリダンダンシー用ワード線のいずれか１本のワ
ード線を選択して活性化する。行デコーダ２４は対応の
メモリセルアレイ分割部６に近接してメモリ形成領域５
に形成される。行デコーダ２４はメガセルとしてのブロ
ックを構成し、上記半導体基板１へのレイアウトにおい
て、メガセルとして扱われる。
【００２９】２５はメモリセルアレイ分割部６に対応し
て設けられ、メモリブロック２１ａ〜２１ｈに対するノ
ーマル用列デコード回路とリダンダンシーメモリブロッ
ク２３に対するリダンダンシー用列デコード回路とを有
する列デコーダである。この列デコーダ２５は列アドレ
ス信号及びリダンダンシーメモリブロック選択信号を受
けて、メモリブロック２１ａ〜２１ｈ及びリダンダンシ
ーメモリブロック２３のいずれか１つのブロックを選択
する。列デコーダ２５は対応のメモリセルアレイ分割部
６に近接してメモリ形成領域５に形成される。列デコー
ダ２５はメガセルとしてのブロックを構成し、上記半導
体基板１へのレイアウトにおいて、メガセルとして扱わ
れる。
【００３０】２６……２６は各メモリブロック２１の複
数列に対応して設けられ、それぞれが対応のトランスフ
ァゲートＴＧ０〜ＴＧ３１を介して対応のビット線対に
接続される複数の入出力線対である。２７……２７はこ
れら複数の入出力線対２６に対応して設けられ、それぞ
れが対応の入出力線対２７と上記対応のＩ／Ｏバス７に
おける対応の入出力線との間に接続される複数のアンプ
である。各アンプ２７は対応の入出力線対２７に現れた
電位差を増幅し、電位差に基づいてＨレベルの電位また
はＬレベルの電位を対応の入出力線７に出力する。
【００３１】次に、各メモリブロック２１及びリダンダ
ンシーメモリブロック２３について図３を用いて詳細に
説明する。各メモリブロック２１及び２３はそれぞれ同
じ構成をしている。従って、図３は代表して１つのメモ
リブロック２１を示している。図３において、ＭＣ……
ＭＣは複数行、複数列（この実施の形態１では１０２４
行、３２列）に配置される複数のメモリセルである。各
メモリセルＭＣは、図４に示すように１つのトランジス
タＴｒと１つのキャパシタＣによって構成される。キャ
パシタＣの一方の電極には、第１の電圧発生回路８にお
けるセルプレート電圧発生回路からのセルプレート電圧
Ｖcpが与えられる。ＲＭＣは複数行、複数列（この実施
の形態１では４行、３２列）に配置される複数のリダン
ダンシー用メモリセルである。各リダンダンシー用メモ
リセルＲＭＣは上記メモリセルＭＣと同様に図４に示し
た構成をしている。
【００３２】ＷＬ０〜ＷＬ１０２３は複数行（この実施
の形態１では１０２４行）に配設され、それぞれが対応
の行に配設される複数のメモリセルＭＣに接続される複
数のワード線である。各ワード線ＷＬは対応の行デコー
ダ２４のノーマル用行デコード回路における対応のデコ
ード回路部ＲＤ０〜ＲＤ１０２３によって活性化され
る。つまり、選択されたワード線ＷＬはＨレベルにさ
れ、非選択のワード線ＷＬはＬレベルを維持される。Ｒ
ＷＬ０〜ＲＷＬ３は複数行（この実施の形態１では４
行）に配設され、それぞれが対応の行に配設される複数
のリダンダンシー用メモリセルＲＭＣに接続される複数
のリダンダンシー用ワード線である。各リダンダンシー
用ワード線ＲＷＬは対応の行デコーダ２４のリダンダン
シー用行デコード回路ＲＲＤによって活性化される。つ
まり、選択されたリダンダンシー用ワード線ＷＬはＨレ
ベルにされ、非選択のリダンダンシー用ワード線ＷＬは
Ｌレベルを維持される。
【００３３】ＢＬ０、／ＢＬ０〜ＢＬ３１、／ＢＬ３１
は複数列（この実施の形態１では３２列）に配設され、
それぞれが対応の列に配設される複数のメモリセルＭＣ
及び対応の列に配設される複数のメモリセルＲＭＣが接
続される複数のビット線対である。
【００３４】ＳＡ−Ｎ０からＳＡ−Ｎ３１は複数列に配
設され、それぞれが対応の列に配設されるビット線対Ｂ
Ｌ、／ＢＬに接続される複数のセンス手段で、対応のビ
ット線対ＢＬ、／ＢＬに現れた電位を検知し、低い電位
の方のビット線電位を低く（略接地電位GND）する。各
センス手段ＳＡ−Ｎは、たすきがけ接続された一対のＮ
型ＭＯＳトランジスタによって構成される。ＳＡ−Ｐ０
からＳＡ−Ｐ３１は複数列に配設され、それぞれが対応
の列に配設されるビット線対ＢＬ、／ＢＬに接続される
複数のプルアップ手段で、対応のビット線対ＢＬ、／Ｂ
Ｌに現れた電位を検知し、高い電位の方のビット線電位
を高く（略電源電位Ｖcc）する。各プルアップ手段ＳＡ
−Ｐは、たすきがけ接続された一対のＰ型ＭＯＳトラン
ジスタによって構成される。対応の列に配設されたセン
ス手段ＳＡ−Ｎ及びプルアップ手段ＳＡ−Ｐは、対応の
列に配設されたビット線対ＢＬ、／ＢＬに現れた電位差
を検知し、増幅するセンスアンプを構成する。
【００３５】ＴＧ０〜ＴＧ３１は複数列に配設され、そ
れぞれが対応の列に配設されるビット線対ＢＬ、／ＢＬ
と対応の入出力線対２６との間に接続される複数のゲー
ト手段で、列デコーダ２５の対応の列デコード回路ＣＤ
０〜ＣＤ７、ＲＣＤからのビット線対選択信号を選択信
号バス１１の対応の選択信号線を介して受け、受けたビ
ット線対選択信号にて対応のビット線対ＢＬ、／ＢＬと
対応の入出力線対２６とを電気的に導通状態もしくは非
導通状態にする。各ゲート手段ＴＧは対応のビット線対
ＢＬ、／ＢＬと対応の入出力線対２６との間に接続さ
れ、ゲート電極が対応の選択信号線に接続される一対の
Ｎ型ＭＯＳトランジスタによって構成される。なお、こ
の実施の形態１では、各メモリブロック２１に対応して
列デコーダ２５の各デコード回路ＣＤが設けられる。各
メモリブロック２１における全てのゲート手段ＴＧ０〜
ＴＧ３１は対応の列デコード回路ＣＤによって導通状
態、非導通状態を同じに制御される。また、リダンダン
シーメモリブロック２３に対応して列デコーダの列デコ
ード回路ＲＣＤが設けられる。リダンダンシーメモリブ
ロック２３における全てのゲート手段ＴＧ０〜ＴＧ３１
は対応の列デコード回路ＲＣＤによって導通状態、非導
通状態を同じに制御される。
【００３６】ＥＱ０〜ＥＱ３１は複数列に配設され、そ
れぞれが、プリチャージ期間に対応の列に配設されるビ
ット線対ＢＬ、／ＢＬのビット線電位を同電位（この実
施の形態１では１／２Ｖcc）にするイコライズ手段であ
る。各イコライズ手段ＥＱは、対応のビット線対ＢＬ、
／ＢＬ間に直列接続され、ゲート電極にプリチャージ信
号φＥを受ける２個のＮ型ＭＯＳトランジスタと、これ
らＭＯＳトランジスタの接続点に一方の主電極が接続さ
れるとともに、他方の主電極に上記第２の電圧発生回路
９を構成するビットライン電圧発生回路９ａからのプリ
チャージ電圧を受け、ゲート電極にプリチャージ信号φ
Ｅを受けるＮ型ＭＯＳトランジスタとによって構成され
る。
【００３７】ＴＮ０〜ＴＮ３１は複数列に配設され、そ
れぞれが対応の列に配設されるセンス手段ＳＡ−Ｎを活
性化するセンス活性化手段である。各センス活性化手段
ＴＮは対応のセンス手段ＳＡ−Ｎと接地電位にされる接
地電位ノードとの間に接続され、ゲート電極にセンス活
性化信号φＮを受けるＮ型ＭＯＳトランジスタによって
構成される。ＴＰ０〜ＴＰ３１は複数列に配設され、そ
れぞれが対応の列に配設されるプルアップ手段ＳＡ−Ｐ
を活性化するプルアップ活性化手段である。各プルアッ
プ活性化手段ＴＰは対応のプルアップ手段ＳＡ−Ｐと電
源電位Ｖccが与えられる電源電位ノードとの間に接続さ
れ、ゲート電極にプルアップ活性化信号φＰを受けるＰ
型ＭＯＳトランジスタによって構成される。
【００３８】次に、図５を用いてＤＲＡＭの制御手段１
０の一つを構成するリフレッシュカウンタについて説明
する。図５において、Ｆ／Ｆ０〜Ｆ／Ｆ１０２３は縦続
接続されたＤ型フリップフロップである。各フリップフ
ロップＦ／ＦはＴ入力端にクロック信号ＣＬＫを受け
る。初段のフリップフロップＦ／Ｆ０の入力端Ｄは最終
段のフリップフロップＦ／Ｆ１０２３の出力端Ｏに接続
され、２段目以降のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ
１０２３の入力端Ｏは前段のフリップフロップＦ／Ｆ０
〜Ｆ／Ｆ１０２２の出力端に接続される。フリップフロ
ップＦ／Ｆ０〜Ｆ／Ｆ１０２３はリングオシレータを構
成する。各フリップフロップＦ／Ｆの出力端Ｏは各メモ
リセル分割部６における対応のワード線ＷＬに選択信号
バス１１における所定の選択信号線を介して接続され、
その出力信号ＯＵＴ０〜ＯＵＴ１０２３によってワード
線ＷＬ０〜ＷＬ１０２３をクロック信号ＣＬＫに同期し
て順次活性化（Ｈレベルに）させる
【００３９】このようにＤＲＡＭのリフレッシュカウン
タはフリップフロップＦ／Ｆによって構成されているた
め、各フリップフロップＦ／Ｆをマクロセルとして半導
体基板１のランダムロジック形成領域４に形成される。
なお、ある行がスペア行に置換されている場合は、ある
行のワード線ＷＬに対するフリップフロップＦ／Ｆの出
力端が置換されたスペア行におけるリダンダンシー用ワ
ード線ＲＷＬに接続される。また、フリップフロップＦ
／Ｆ１０２３の後段にリダンダンシー用としてリダンダ
ンシー用ワード線ＲＷＬの数に応じたフリップフロップ
をさらに追加し、ある行がスペア行に置換されているか
否かに係らず、全てのワード線ＷＬ及び全てのリダンダ
ンシー用ワード線ＲＷＬが順次活性化される構成として
もよい。
【００４０】次に、図６ないし図９を用いてＤＲＡＭの
制御手段１０の一つを構成する行デコーダ２４を説明す
る。図６において、２４ａ〜２４ｄはそれぞれメモリセ
ルアレイ分割部６ａ〜６ｄに対応して設けられる行デコ
ーダである。各行デコーダ２４はノーマル用メモリセル
アレイ部２０に対するノーマル用行デコード回路１００
と行側リダンダンシー用メモリセルアレイ部２２に対す
るリダンダンシー用行デコード回路２００とを有する。
【００４１】各ノーマル用行デコード回路１００は行用
救済回路１２ａからの対応のメモリセルアレイ分割部６
における行置換信号ＲＲＣを置換信号バス１３ａを介し
て受けるとともに、行アドレス信号ＲＡ０〜ＲＡ９を受
け、入力された行置換信号ＲＲＣが置換を意味していな
い時に活性化され、入力された行アドレス信号ＲＡ０〜
ＲＡ９に基づいて対応のメモリセルアレイ分割部６にお
ける複数のワード線ＷＬ０〜ＷＬ１０２３に対して所定
のワード線ＷＬを選択するためのワード線選択信号を出
力する。各リダンダンシー用行デコード回路２００は行
用救済回路１２ａからの対応のメモリセルアレイ分割部
６における反転行置換信号／ＲＲＣを置換信号バス１３
ａを介して受けるとともに、対応のメモリセルアレイ分
割部６に対するスペアロウ選択信号ＳＲＡ０、ＳＲＡ１
を受け、入力された反転行置換信号／ＲＲＣが置換を意
味している時に活性化され、入力されたスペアロウ選択
信号ＳＲＡ０、ＳＲＡ１に基づいて複数のリダンダンシ
ー用ワード線ＲＷＬ０〜ＲＷＬ３に対して所定のリダン
ダンシー用ワード線ＲＷＬを選択するためのリダンダン
シー用ワード線選択信号を出力する。
【００４２】各ノーマル用行デコード回路１００は図７
に示すように主回路１０１とドライバ回路１０２とによ
って構成される。主回路１０１は複数の行アドレス信号
ＲＡ０〜ＲＡ９に対応したインバータ１０３（０）〜１
０３（９）と対応のメモリセルアレイ分割部６における
複数のワード線ＷＬ０〜ＷＬ１０２３に対応した第１及
び第２のアンド回路１０４（０）〜１０４（１０２
３）、１０５（０）〜１０５（１０２３）とによって構
成される。各インバータ１０３は対応の行アドレス信号
ＲＡを受け、入力される行アドレス信号ＲＡの反転行ア
ドレス信号／ＲＡを出力する。
【００４３】各第１のアンド回路１０４は、入力される
複数の行アドレス信号ＲＡ０〜ＲＡ９が図８に示す行デ
コーダ真理値表に基づいた値になると“１”を出力する
ように、複数の行アドレス信号ＲＡ０〜ＲＡ９を受け
る。例えば、第１のアンド回路１０４（０）は行アドレ
ス信号“００００００００００”を受けた時に“１”を
出力するように複数の行アドレス信号ＲＡ０〜ＲＡ９の
全ての反転行アドレス信号／ＲＡ０〜／ＲＡ９（インバ
ータ１０３（０）〜１０３（９）の出力）を受ける。第
１のアンド回路１０４（１）は行アドレス信号“１００
０００００００”を受けた時に“１”を出力するように
行アドレス信号ＲＡ０を受けるとともに行アドレス信号
ＲＡ１〜ＲＡ９の反転行アドレス信号／ＲＡ１〜／ＲＡ
９（インバータ１０３（１）〜１０３（９）の出力）を
受ける。第１のアンド回路１０４（１０２２）は行アド
レス信号“１１１１１１１１１０”を受けた時に“１”
を出力するように行アドレス信号ＲＡ０〜ＲＡ８を受け
るとともに行アドレス信号ＲＡ９の反転行アドレス信号
／ＲＡ９（インバータ１０３（９）の出力）を受ける。
第１のアンド回路１０４（１０２３）は行アドレス信号
“１１１１１１１１１１”を受けた時に“１”を出力す
るように全ての行アドレス信号ＲＡ０〜ＲＡ９を受け
る。
【００４４】各第２のアンド回路１０５は対応の第１の
アンド回路１０４からの出力を受けるとともに、行用救
済回路１２ａからの対応のメモリセルアレイ分割部６に
対する行置換信号ＲＲＣを置換信号バス１３ａを介して
受ける。各第２のアンド回路１０５は入力される行置換
信号ＲＲＣが置換を意味していない時（この実施の形態
１では行置換信号ＲＲＣが“１”を示す）、入力される
対応の第１のアンド回路１０４からの出力に応じた出力
を選択信号バス１１を介して出力し、入力される行置換
信号ＲＲＣが置換を意味している時（この実施の形態１
では行置換信号ＲＲＣが“０”を示す）、入力される対
応の第１のアンド回路１０４からの出力に係らず一定の
出力（この実施の形態１では“０”）を選択信号バス１
１を介して出力する。
【００４５】ドライバ回路１０２は対応のメモリセルア
レイ分割部６における複数のワード線ＷＬ０〜ＷＬ１０
２３に対応した昇圧回路１０６（０）〜１０６（１０２
３）によって構成される。各昇圧回路１０６は対応の第
２のアンド回路１０５からの出力を受け、受けた対応の
第２のアンド回路１０５からの出力が“１”を示すと電
源電位Ｖccより高い電位（この実施の形態１では、Ｖcc
＋α、αはメモリセルＭＣを構成するトランジスタＴｒ
のしきい値電圧Ｖth以上の値である）を対応のワード線
ＷＬに与えて活性化し、受けた対応の第１のアンド回路
１０４からの出力が“０”を示すと接地電位GNDを対応
のワード線ＷＬに与えて非活性状態を維持させるもので
ある。各昇圧回路１０５は一般に知られているようにＮ
型のＭＯＳトランジスタによって構成される。
【００４６】なお、対応のメモリセルアレイ分割部６に
おける複数のワード線ＷＬ０〜ＷＬ１０２３に対応した
第１及び第２のアンド回路１０４、１０５並びに昇圧回
路１０６によってノーマル用行デコード回路１００にお
ける対応のデコード回路部ＲＤ０〜ＲＤ１０２３を構成
している。
【００４７】このようにＤＲＡＭの行デコーダ２４ａ〜
２４ｄを構成するノーマル用行デコード回路１００にお
ける主回路１００は、インバータ１０３（０）〜１０３
（９）、第１及び第２のアンド回路１０４（０）〜１０
４（１０２３）、１０５（０）〜１０５（１０２３）と
によって構成され、全て論理回路で構成されているた
め、各論理回路をマクロセルとして半導体基板１のラン
ダムロジック形成領域４に形成される。この時、主回路
１００をメガセルとして扱い、メガセルとして半導体基
板１のランダムロジック形成領域４に形成してもよい。
また、ＤＲＡＭの行デコーダ２４ａ〜２４ｄを構成する
ノーマル用行デコード回路１００におけるドライバ回路
１０２は、この実施の形態１では、電源電位Ｖccより高
い電位を扱っているため、半導体基板１のメモリ形成領
域５に形成している。しかし、ドライバ回路１０２を論
理回路によって構成できるため、半導体基板１のランダ
ムロジック形成領域４に形成するようにしてもよい。
【００４８】各リダンダンシー用行デコード回路２００
は図９に示すように主回路１０７とドライバ回路１０８
とによって構成される。主回路１０７は対応のメモリセ
ルアレイ分割部６に対するスペアロウ選択信号ＳＲＡ
０、ＳＲＡ１に対応したインバータ１０９（０）、１０
９（１）と対応のメモリセルアレイ分割部６における複
数のリダンダンシー用ワード線ＲＷＬ０〜ＲＷＬ３に対
応した第１及び第２のアンド回路１１０（０）〜１１０
（３）、１１１（０）〜１１１（３）とによって構成さ
れる。各インバータ１０９は対応のスペアロウ選択信号
ＳＲＡを受け、入力されるスペアロウ選択信号ＳＲＡの
反転スペアロウ選択信号／ＳＲＡを出力する。
【００４９】複数の第１のアンド回路１１０（０）〜１
１０（３）はいずれか１つの第１のアンド回路１１０か
らの出力が“１”を出力するように、複数のスペアロウ
選択信号ＳＲＡを受ける。例えば、第１のアンド回路１
１０（０）はスペアロウ選択信号“００”を受けた時に
“１”を出力するように複数のスペアロウ選択信号ＳＲ
Ａ０、ＲＡ１の反転スペアロウ選択信号／ＳＲＡ０、／
ＳＲＡ１（インバータ１０９（０）、１０９（１）の出
力）を受ける。第１のアンド回路１１０（１）はスペア
ロウ選択信号“１０”を受けた時に“１”を出力するよ
うにスペアロウ選択信号ＳＲＡ０を受けるとともに反転
スペアロウ選択信号／ＳＲＡ（インバータ１０９（１）
の出力）を受ける。第１のアンド回路１１０（２）はス
ペアロウ選択信号“１０”を受けた時に“１”を出力す
るようにスペアロウ選択信号ＳＲＡ１を受けるとともに
反転スペアロウ選択信号／ＳＲＡ０（インバータ１０９
（０）の出力）を受ける。第１のアンド回路１１０
（３）はスペアロウ選択信号“１１”を受けた時に
“１”を出力するように全てのスペアロウ選択信号ＳＲ
Ａ０、ＲＡ１を受ける。
【００５０】各第２のアンド回路１１１は対応の第１の
アンド回路１１０からの出力を受けるとともに、行用救
済回路１２ａからの対応のメモリセルアレイ分割部６に
対する反転行置換信号／ＲＲＣを置換信号バス１３ａを
介して受ける。各第２のアンド回路１１１は、入力され
る反転行置換信号／ＲＲＣが置換を意味している時（こ
の実施の形態１では反転行置換信号／ＲＲＣが“１”を
示す）、入力される対応の第１のアンド回路１１０から
の出力に応じた出力を選択信号バス１１を介して出力
し、入力される反転行置換信号／ＲＲＣが置換を意味し
ていない時（この実施の形態１では反転行置換信号／Ｒ
ＲＣが“０”を示す）、入力される対応の第１のアンド
回路１１０からの出力に係らず一定の出力（この実施の
形態１では“０”）を選択信号バス１１を介して出力す
る。
【００５１】ドライバ回路１０８は対応のメモリセルア
レイ分割部６における複数のリダンダンシー用ワード線
ＲＷＬ０〜ＲＷＬ３に対応した昇圧回路１１２（０）〜
１１２（３）によって構成される。各昇圧回路１１２は
対応の第２のアンド回路１１１からの出力を受け、受け
た対応の第２のアンド回路１１１からの出力が“１”を
示すと電源電位Ｖccより高い電位（この実施の形態１で
は、Ｖcc＋α、αはリダンダンシー用メモリセルＲＭＣ
を構成するトランジスタＴｒのしきい値電圧Ｖth以上の
値である）を対応のリダンダンシー用ワード線ＲＷＬに
与えて活性化し、受けた対応の第１のアンド回路１０９
からの出力が“０”を示すと接地電位GNDを対応のリダ
ンダンシー用ワード線ＲＷＬに与えて非活性状態を維持
させるものである。各昇圧回路１０５は一般に知られて
いるようにＮ型のＭＯＳトランジスタによって構成さ
れ、上記した昇圧回路と同じ構成である。
【００５２】なお、対応のメモリセルアレイ分割部６に
おける複数のリダンダンシー用ワード線ＲＷＬに対応し
た第１及び第２のアンド回路１０９、１１０並びに昇圧
回路１１１によってリダンダンシー用行デコード回路１
０１におけるリダンダンシー用デコード回路部ＲＲＤを
構成している。
【００５３】このようにＤＲＡＭの行デコーダ２４ａ〜
２４ｄを構成するリダンダンシー用行デコード回路１０
１における主回路１０７は、インバータ１０９（０）、
１０９（１）、第１及び第２のアンド回路１１０（０）
〜１１０（３）、１１１（０）〜１１１（３）とによっ
て構成され、全て論理回路で構成されているため、各論
理回路をマクロセルとして半導体基板１のランダムロジ
ック形成領域４に形成される。この時、主回路１０７を
メガセルとして扱い、メガセルとして半導体基板１のラ
ンダムロジック形成領域４に形成してもよい。また、Ｄ
ＲＡＭの行デコーダ２４ａ〜２４ｄを構成するリダンダ
ンシー用行デコード回路１０１におけるドライバ回路１
０８は、この実施の形態１では、電源電位Ｖccより高い
電位を扱っているため、半導体基板１のメモリ形成領域
５に形成している。しかし、ドライバ回路１０８を論理
回路によって構成できるため、半導体基板１のランダム
ロジック形成領域４に形成するようにしてもよい。
【００５４】次に、図１０ないし図１１を用いてＤＲＡ
Ｍの制御手段１０の一つを構成する列デコーダ２５を説
明する。図１０において、２５ａ〜２５ｄはそれぞれメ
モリセルアレイ分割部６ａ〜６ｄに対応して設けられる
列デコーダである。各列デコーダ２５はノーマル用メモ
リセルアレイ部２０（メモリブロック２１ａ〜２１ｈ）
に対するノーマル用列デコード回路３００と列側リダン
ダンシー用メモリセルアレイ部（リダンダンシーメモリ
ブロック）２３に対するリダンダンシー用列デコード回
路４００とを有する。
【００５５】各ノーマル用列デコード回路３００は列用
救済回路１２ｂからの対応のメモリセルアレイ分割部６
における列置換信号ＣＲＣを置換信号バス１３ｂを介し
て受けるとともに、列アドレス信号ＣＡ０〜ＣＡ２を受
け、入力された列置換信号ＣＲＣが置換を意味していな
い時に活性化され、入力された列アドレス信号ＣＡ０〜
ＣＡ２に基づいて対応のメモリセルアレイ分割部６にお
けるメモリブロック２１ａ〜２１ｈにおけるゲート手段
ＴＧ０〜ＴＧ３１に対して所定のメモリブロック２１の
ビット線対ＢＬ、／ＢＬを選択するためのビット線対選
択信号を出力する。
【００５６】各リダンダンシー用列デコード回路４００
は列用救済回路１２ｂからの対応のメモリセルアレイ分
割部６における反転列置換信号／ＣＲＣを置換信号バス
１３ｂを介して受けるとともに、対応のメモリセルアレ
イ分割部６に対するスペアコラム選択信号ＳＣＡを受
け、入力された反転列置換信号／ＣＲＣが置換を意味し
ている時に活性化され、入力されたスペアロウ選択信号
ＳＣＡに基づいて対応のメモリセルアレイ分割部６にお
けるリダンダンシーメモリブロック２３におけるリダン
ダンシー用ゲート手段ＴＧ０〜ＴＧ３１に対してリダン
ダンシーメモリブロック２３のビット線対ＢＬ、／ＢＬ
を選択するためのリダンダンシー用ビット線対選択信号
を選択信号バス１１を介して出力する。
【００５７】各ノーマル用列デコード回路１００は図１
１に示すように複数の列アドレス信号ＣＡ０〜ＣＡ２に
対応したインバータ３０１（０）〜３０２（２）と対応
のメモリセルアレイ分割部６におけるメモリセルブロッ
ク２１ａ〜２１ｈに対応した第１及び第２のアンド回路
３０２（０）〜３０２（７）、３０３（０）〜３０３
（１７）とによって構成される。
【００５８】各第１のアンド回路３０２は、入力される
複数の列アドレス信号ＣＡ０〜ＣＡ２が図１２に示す列
デコーダ真理値表に基づいた値になると“１”を出力す
るように、複数の列アドレス信号ＣＡ０〜ＣＡ２を受け
る。例えば、第１のアンド回路３０２（０）は列アドレ
ス信号“０００”を受けた時に“１”を出力するように
複数の列アドレス信号ＣＡ０〜ＣＡ２の全ての反転列ア
ドレス信号／ＣＡ０〜／ＣＡ２（インバータ３０１
（０）〜３０１（２）の出力）を受ける。第１のアンド
回路３０２（１）は列アドレス信号“１００”を受けた
時に“１”を出力するように列アドレス信号ＣＡ０を受
けるとともに列アドレス信号ＣＡ１、ＣＡ２の反転列ア
ドレス信号／ＣＡ１、／ＣＡ２（インバータ３０１
（１）、３０１（２）の出力）を受ける。第１のアンド
回路３０２（６）は列アドレス信号“１１０”を受けた
時に“１”を出力するように列アドレス信号ＣＡ０、Ｃ
Ａ１を受けるとともに列アドレス信号ＣＡ２の反転列ア
ドレス信号／ＣＡ２（インバータ３０１（２）の出力）
を受ける。第１のアンド回路３０２（７）は列アドレス
信号“１１１”を受けた時に“１”を出力するように全
ての列アドレス信号ＣＡ０〜ＣＡ２を受ける。
【００５９】各第２のアンド回路３０３は対応の第１の
アンド回路３０２からの出力を受けるとともに、列用救
済回路１２ｂからの対応のメモリセルアレイ分割部６に
対する列置換信号ＣＲＣを置換信号バス１３ｂを介して
受ける。各第２のアンド回路３０３は入力される列置換
信号ＣＲＣが置換を意味していない時（この実施の形態
１では列置換信号ＲＲＣが“１”を示す）、入力される
対応の第１のアンド回路３０２からの出力に応じた出力
をビット線対選択信号として選択信号バス１１を介して
対応のメモリブロック２１のゲート手段ＴＧ０〜ＴＧ３
１に出力し、ゲート手段ＴＧ０〜ＴＧ３１の導通、非導
通状態を制御し、入力される列置換信号ＣＲＣが置換を
意味している時（この実施の形態１では列置換信号ＣＲ
Ｃが“０”を示す）、入力される対応の第１のアンド回
路３０２からの出力に係らず一定の出力（この実施の形
態１では“０”）をビット線対選択信号として選択信号
バス１１を介して対応のメモリブロック２１のゲート手
段ＴＧ０〜ＴＧ３１に出力し、ゲート手段ＴＧ０〜ＴＧ
３１を非導通状態に維持する。
【００６０】なお、対応のメモリセルアレイ分割部６に
おけるメモリブロック２１ａ〜２１ｈに対応した第１及
び第２のアンド回路３０２、３０３によってノーマル用
列デコード回路３００における対応のデコード回路部Ｃ
Ｄ０〜ＣＤ７を構成している。このようにＤＲＡＭの列
デコーダ２４ａ〜２４ｄを構成するノーマル用列デコー
ド回路３００は、インバータ３０１（０）〜３０１
（２）、第１及び第２のアンド回路３０２（０）〜３０
２（７）、３０３（０）〜３０４（７）とによって構成
され、全て論理回路で構成されているため、各論理回路
をマクロセルとして半導体基板１のランダムロジック形
成領域４に形成される。この時、ノーマル用列デコード
回路３００をメガセルとして扱い、メガセルとして半導
体基板１のランダムロジック形成領域４に形成してもよ
い。
【００６１】各リダンダンシー用列デコード回路（リダ
ンダンシー用デコード回路部ＲＣＤ）４００は、具体的
回路構成を図示しないが、列用救済回路１２ｂからの対
応のメモリセルアレイ分割部６に対するスペアコラム選
択信号ＳＣＡ（リダンダンシーメモリブロック２３を選
択するためのリダンダンシーメモリブロック選択信号）
と対応のメモリセルアレイ分割部６に対する反転列置換
信号／ＣＲＣを置換信号バス１３ｂを介して受け、リダ
ンダンシー用ビット線対選択信号を選択信号バス１１を
介して出力する。
【００６２】各リダンダンシー用列デコード回路４００
を構成するアンド回路は、入力される反転列置換信号／
ＣＲＣが置換を意味している時（この実施の形態１では
反転列置換信号／ＣＲＣが“１”を示す）、入力される
対応のスペアコラム選択信号ＳＣＡに応じた出力を選択
信号バス１１を介して対応のリダンダンシーメモリブロ
ック２３のゲート手段ＴＧ０〜ＴＧ３１に出力し、入力
される反転列置換信号／ＣＲＣが置換を意味していない
時（この実施の形態１では反転列置換信号／ＣＲＣが
“０”を示す）、入力される対応のスペアコラム選択信
号ＳＣＡからの出力に係らず一定の出力（この実施の形
態１では“０”）を選択信号バス１１を介して対応のリ
ダンダンシーメモリブロック２３のゲート手段ＴＧ０〜
ＴＧ３１に出力する。
【００６３】このようにＤＲＡＭの列デコーダ２５ａ〜
２５ｄを構成するリダンダンシー用列デコード回路４０
０はアンド回路によって構成され、全て論理回路で構成
されているため、各論理回路をマクロセルとして半導体
基板１のランダムロジック形成領域４に形成される。こ
の時、リダンダンシー用列デコード回路４００をメガセ
ルとして扱い、メガセルとして半導体基板１のランダム
ロジック形成領域４に形成してもよい。
【００６４】このように構成されたＤＲＡＭ内蔵ロジッ
ク半導体集積回路装置にあっては、従来一般に知られて
いるように、ＤＲＡＭとロジック間をバスで接続して大
量のデータを高速に処理できるという効果を有する他、
ＤＲＡＭの制御回路を構成するリフレッシュカウンタを
半導体基板のランダムロジック部に形成したため、レイ
アウトの自由度が向上するとともに、ＤＲＡＭ部分のサ
イズ（メモリ容量）にリフレッシュカウンタがほとんど
影響を受けずに配置でき、結果としてチップサイズがあ
まり影響を受けないという効果を有する。さらに、ＤＲ
ＡＭ部分からの出力データのビット数を変更、言い換え
れば選択されるワード線の数が変更されようとも、リフ
レッシュカウンタの変更が容易であり、結果として変更
に要する期間が短いという効果を有する。
【００６５】また、ＤＲＡＭの制御回路を構成する行デ
コーダ及び列デコーダにおける論理回路によって構成で
きる回路を半導体基板のランダムロジック部に形成した
ため、レイアウトの自由度が向上するとともに、ＤＲＡ
Ｍ部分のサイズ（メモリ容量）に行デコーダ及び列デコ
ーダがほとんど影響を受けずに配置でき、結果としてチ
ップサイズがあまり影響を受けないという効果を有す
る。さらに、ＤＲＡＭ部分からの出力データのビット数
を変更、言い換えれば選択されるワード線の数が変更さ
れようとも、行デコーダ及び列デコーダの変更が容易で
あり、結果として変更に要する期間が短いという効果を
有する。
【００６６】なお、上記実施の形態１においては、行側
リダンダンシー用メモリセルアレイ部２２及び列側リダ
ンダンシー用メモリセルアレイ部（リダンダンシーメモ
リブロック２３）を備えたものとして説明したが、行側
リダンダンシー用メモリセルアレイ部２２で十分に対処
出来るものであれば、リダンダンシーメモリブロック２
３を設けなくともよい。
【００６７】実施の形態２．図１３はこの発明の実施の
形態２を示すものであり、上記した実施の形態１に対し
て次の点が相違するだけであり、その他の点については
同様である。すなわち、上記した実施の形態１に示すも
のが、メモリセルアレイを第１ないし第４のメモリセル
アレイ分割部６ａ〜６ｄの４分割にしたものであるが、
この実施の形態２においては、列方向（図示上下方向）
に並んだ第１及び第３のメモリセルアレイ分割部６ａ、
６ｃを一体化するとともに、第２及び第４のメモリセル
アレイ分割部６ｂ、６ｄを一体化し、メモリセルアレイ
を２分割した点で相違する。
【００６８】このように、この実施の形態２では、メモ
リセルアレイを２分割したことにより、第１及び第３の
メモリセルアレイ分割部６ａ、６ｃにおける対応の列に
配置されたビット線対ＢＬ、／ＢＬ及びリダンダンシー
用ビット線対ＢＬ、／ＢＬは接続され、第２及び第４の
メモリセルアレイ分割部６ｂ、６ｄにおける対応の列に
配置されたビット線対ＢＬ、／ＢＬ及びリダンダンシー
用ビット線対ＢＬ、／ＢＬは接続される。その結果、対
応の列に配置されるセンスアンプＳＡ−Ｎ、ＳＡ−Ｐ、
ゲート手段ＴＧ、イコライズ手段ＥＱ、センス活性化手
段ＴＮ、プルアップ活性化手段ＴＰは共通化され、入出
力線２６及びアンプ２７も共通化される。
【００６９】また、上記した実施の形態１では、４つの
メモリセルアレイ分割部６ａ〜６ｄに対してそれぞれ図
１０及び図１１に示す列デコーダ２５ａ〜２５ｄを配置
するが、この実施の形態２では、第１及び第３のメモリ
セルアレイ分割部６ａ、６ｃに対して図１０及び図１１
に示す列デコーダ２５を、第２及び第４のメモリセルア
レイ分割部６ｂ、６ｄに図１０及び図１１に示す列デコ
ーダ２５を配置すればよい。
【００７０】さらに、この実施の形態２においては、第
１及び第３のメモリセルアレイ分割部６ａ、６ｃにおけ
るワード線ＷＬから１つのワード線を選択する必要があ
るため、各分割部６に対する行デコーダ２４ａ、２４ｃ
は、図７及び図８に示す行デコーダに対して第１及び第
３のメモリセルアレイ分割部６ａ、６ｃの何れのワード
線ＷＬであるかを示す１ビット分のアドレス信号が増加
される構成にすればよい。具体的には、図７に示す第１
のアンド回路１０４を１１入力、または第２のアンド回
路１０５を３入力のアンド回路にし、追加された入力ノ
ードにブロックを示す信号を入力すればよい。同様に、
第２及び第４のメモリセルアレイ分割部６ｂ、６ｄに対
する行デコーダ２４ｂ、２４ｄもされる。
【００７１】また、さらに、この実施の形態２では、リ
フレッシュカウンタは第１及び第３のメモリセルアレイ
分割部６ａ、６ｃ、第２及び第４のメモリセルアレイ分
割部６ｂ、６ｄがそれぞれ一体化されるため、図５に示
した回路と同様の構成であるものの段数を２倍にすれば
よい。その他の点については上記した実施の形態１と同
様であり、図１３において実施の形態１を示す図１と同
一符号は同一または相当部分を示している。
【００７２】このように構成されたＤＲＡＭ内蔵ロジッ
ク半導体集積回路装置にあっても、上記した実施の形態
１と同様の効果を奏する。また、実施の形態１及び実施
の形態２から明らかなように、メモリ容量が同じであっ
ても、出力データのビット数が異なる（実施の形態１で
は３２×４、実施の形態２では３２×２）ものに設計変
更する場合でも、リフレッシュカウンタ、行デコーダ２
４、及び列デコーダ２５における論理回路部分を半導体
基板１のランダムロジック部４に形成しているため、設
計変更に要する時間が非常に短くできるという効果を有
する。
【００７３】実施の形態３．図１４はこの発明の実施の
形態３を示すものであり、上記した実施の形態１に対し
て次の点が相違するだけであり、その他の点については
同様である。すなわち、上記した実施の形態１に示すも
のが、メモリセルアレイを構成する４つのメモリセルア
レイ分割部６ａ〜６ｄをチップ（半導体基板１）の一側
（図１図示左側）に配置しているのに対して、この実施
の形態３ではチップ（半導体基板１）の４隅にそれぞれ
配置している点で相違するだけである。
【００７４】このように構成されたＤＲＡＭ内蔵ロジッ
ク半導体集積回路装置にあっても、上記した実施の形態
１と同様の効果を奏する。また、実施の形態１及び実施
の形態３から明らかなように、リフレッシュカウンタ、
行デコーダ２４、及び列デコーダ２５における論理回路
部分を半導体基板１のランダムロジック部４に形成して
いるため、メモリセルアレイを構成する４つのメモリセ
ルアレイ分割部６ａ〜６ｄをチップ（半導体基板１）の
適当な位置に配置でき、レイアウトの自由度が向上する
という効果を有する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示す構成図。
【図２】 この発明の実施の形態１におけるメモリセ
ルアレイ分割部を示すブロック図。
【図３】 この発明の実施の形態１におけるメモリブ
ロック２１、２３を示す回路図。
【図４】 メモリセルＭＣを示す回路図。
【図５】 この発明の実施の形態１におけるリフレッ
シュカウンタを示すブロック図。
【図６】 この発明の実施の形態１における行デコー
ダ２４ａ〜２４ｄを示すブロック図。
【図７】 この発明の実施の形態１におけるノーマル
用行デコーダ回路１００を示すブロック図。
【図８】 この発明の実施の形態１におけるノーマル
用行デコーダ回路１００に対する行デコーダ真理値表を
示す図。
【図９】 この発明の実施の形態１におけるリダンダ
ンシー用行デコーダ回路２００を示すブロック図。
【図１０】 この発明の実施の形態１における列デコー
ダ２５ａ〜２５ｄを示すブロック図。
【図１１】 この発明の実施の形態１におけるノーマル
用列デコーダ回路３００を示すブロック図。
【図１２】 この発明の実施の形態１におけるノーマル
用列デコーダ回路３００に対する列デコーダ真理値表を
示す図。
【図１３】 この発明の実施の形態２を示す構成図。
【図１４】 この発明の実施の形態３を示す構成図。
【符号の説明】
１ 半導体基板、２ 中央領域、３ 周辺領域、４ ラ
ンダムロジック形成領域、５ メモリ形成領域、６ａ〜
６ｄ メモリアレイ、７ａ〜７ｄ Ｉ／Ｏバス、８ 第
１の電圧発生回路、９ 第２の電圧発生回路、１０ 制
御回路、１１選択信号バス、１２ａ、１２ｂ 救済回
路、１３ａ、１３ｂ 置換信号バス、１４ 入出力バッ
ファ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｇ１１Ｃ 11/34 ３７１Ｄ Ｈ０１Ｌ 27/10 ６８１Ｅ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 周辺領域と、ロジック形成領域及びＤＲ
    ＡＭ形成領域とを有する中央領域とを具備する半導体基
    板、 複数行、複数列に配置され、それぞれが１つのトランジ
    スタと１つのキャパシタによって構成される複数のメモ
    リセルと、複数行に配設され、それぞれが対応の行に配
    設される複数のメモリセルに接続される複数のワード線
    と、複数列に配設され、それぞれが対応の列に配設され
    る複数のメモリセルが接続される複数のビット線対と、
    複数列に配設され、それぞれが対応の列に配設されるビ
    ット線対に接続される複数のセンスアンプと、複数列に
    配設され、それぞれが対応の列に配設されるビット線対
    と所定の入出力線との間に接続される複数のゲート手段
    とを有し、上記半導体基板のＤＲＡＭ形成領域に形成さ
    れるメモリセルアレイ、 行アドレス信号を受け、上記複数のワード線から所定の
    ワード線を選択するためのワード線選択信号を出力する
    行デコーダ、 列アドレス信号を受け、上記複数のビット線対から所定
    のビット線対を選択するためのビット線対選択信号を上
    記ゲート手段に出力する列デコーダ、 上記メモリセルアレイにおけるメモリセルをリフレッシ
    ュする際に、上記複数のワード線から所定のワード線を
    選択するためのリフレッシュ時ワード線選択信号を出力
    し、上記半導体基板のロジック形成領域に形成されるリ
    フレッシュカウンタ、 上記半導体基板のロジック形成領域に形成され、上記入
    出力線にて伝達されるデータに応じたデータを送受する
    ための入出力バッファ、 上記半導体基板のロジック形成領域に形成され、インバ
    ータ回路、アンド回路、オア回路、ナンド回路、ノア回
    路、及びフリップフロップ回路等の論理回路を備えたＤ
    ＲＡＭ内蔵ロジック半導体集積回路装置。
  2. 【請求項２】 上記行デコーダにおける論理回路によっ
    て構成される回路は、上記半導体基板のロジック形成領
    域に形成され、 上記列デコーダにおける論理回路によって構成される回
    路は、上記半導体基板のロジック形成領域に形成される
    ことを特徴とする請求項１記載のＤＲＡＭ内蔵ロジック
    半導体集積回路装置。
  3. 【請求項３】 上記半導体基板のロジック形成領域に
    は、ゲート電極が敷き詰められていることを特徴とする
    請求項１または請求項２記載のＤＲＡＭ内蔵ロジック半
    導体集積回路装置。
  4. 【請求項４】 上記メモリセルアレイは２分割されてい
    ることを特徴とする請求項１ないし請求項３のいずれか
    に記載のＤＲＡＭ内蔵ロジック半導体集積回路装置。
  5. 【請求項５】 上記メモリセルアレイは４分割されてい
    ることを特徴とする請求項１ないし請求項３のいずれか
    に記載のＤＲＡＭ内蔵ロジック半導体集積回路装置。
  6. 【請求項６】 上記４分割されたメモリセルアレイにお
    けるメモリセルアレイ分割部は、上記半導体基板の４隅
    に分割配置されていることを特徴とする請求項５記載の
    ＤＲＡＭ内蔵ロジック半導体集積回路装置。
  7. 【請求項７】 上記メモリセルアレイは、ノーマル用メ
    モリセルアレイ部の他に、複数行、複数列に配置され、
    それぞれが１つのトランジスタと１つのキャパシタによ
    って構成される複数のリダンダンシー用メモリセルと、
    複数行に配設され、それぞれが対応の行に配設される複
    数のリダンダンシー用メモリセルに接続される複数のリ
    ダンダンシー用ワード線とを有し、各列に配設される複
    数のリダンダンシー用メモリセルが対応の列に配設され
    る上記ビット線対に接続される行側リダンダンシー用メ
    モリセルアレイ部をさらに有し、 上記行デコーダは、上記ノーマル用メモリセルアレイ部
    に対するワード線選択信号を出力するノーマル用デコー
    ド回路の他に、上記リダンダンシー用メモリセルアレイ
    部に対するリダンダンシー用ワード線選択信号を出力す
    るリダンダンシー用デコード回路をさらに有し、 上記行デコーダのノーマル用デコード回路及びリダンダ
    ンシー用デコード回路に行置換信号を出力する行用救済
    回路を備えていることを特徴とする請求項１記載のＤＲ
    ＡＭ内蔵ロジック半導体集積回路装置。
  8. 【請求項８】 上記行デコーダのノーマル用デコード回
    路及びリダンダンシー用デコード回路それぞれは論理回
    路によって構成され、上記半導体基板のロジック形成領
    域に形成され、 上記行用救済回路は上記半導体基板のＤＲＡＭ形成領域
    に形成されることを特徴とする請求項７記載のＤＲＡＭ
    内蔵ロジック半導体集積回路装置。
  9. 【請求項９】 上記メモリセルアレイにおけるノーマル
    用メモリセルアレイ部及び行側リダンダンシー用メモリ
    セルアレイ部はそれぞれ２分割されていることを特徴と
    する請求項７または請求項８記載のＤＲＡＭ内蔵ロジッ
    ク半導体集積回路装置。
  10. 【請求項１０】 上記メモリセルアレイにおけるノーマ
    ル用メモリセルアレイ部及び行側リダンダンシー用メモ
    リセルアレイ部はそれぞれ４分割されていることを特徴
    とする請求項７または請求項８記載のＤＲＡＭ内蔵ロジ
    ック半導体集積回路装置。
  11. 【請求項１１】 上記４分割されたメモリセルアレイに
    おけるメモリセルアレイ分割部は、上記半導体基板の４
    隅に分割配置されていることを特徴とする請求項１０記
    載のＤＲＡＭ内蔵ロジック半導体集積回路装置。
  12. 【請求項１２】 上記メモリセルアレイは、ノーマル用
    メモリセルアレイ部の他に、複数行、複数列に配置さ
    れ、それぞれが１つのトランジスタと１つのキャパシタ
    によって構成される複数のリダンダンシー用メモリセル
    と、複数列に配設され、それぞれが対応の列に配設され
    る複数のリダンダンシー用メモリセルが接続される複数
    のリダンダンシー用ビット線対と、複数列に配設され、
    それぞれが対応の列に配設されるリダンダンシー用ビッ
    ト線対に接続されるリダンダンシー用センスアンプと、
    複数列に配設され、それぞれが対応の列に配設されるリ
    ダンダンシー用ビット線対と上記所定の入出力線との間
    に接続される複数のリダンダンシー用ゲート手段とを有
    し、各行に配設される複数のリダンダンシー用メモリセ
    ルが対応の行に配設されるワード線に接続される列側リ
    ダンダンシー用メモリセルアレイ部をさらに有し、 上記列デコーダは、上記ノーマル用メモリセルアレイ部
    に対するビット線対選択信号を出力するノーマル用デコ
    ード回路の他に、上記リダンダンシー用メモリセルアレ
    イ部に対するリダンダンシー用ビット線対選択信号を出
    力するリダンダンシー用デコード回路をさらに有し、 上記列デコーダのノーマル用デコード回路及びリダンダ
    ンシー用デコード回路に列置換信号を出力する列用救済
    回路を備えていることを特徴とする請求項１記載のＤＲ
    ＡＭ内蔵ロジック半導体集積回路装置。
  13. 【請求項１３】 上記列デコーダのノーマル用デコード
    回路及びリダンダンシー用デコード回路それぞれは論理
    回路によって構成され、上記半導体基板のロジック形成
    領域に形成され、 上記列用救済回路は上記半導体基板のＤＲＡＭ形成領域
    に形成されることを特徴とする請求項１２記載のＤＲＡ
    Ｍ内蔵ロジック半導体集積回路装置。
  14. 【請求項１４】 上記メモリセルアレイにおけるノーマ
    ル用メモリセルアレイ部及び列側リダンダンシー用メモ
    リセルアレイ部はそれぞれ２分割されていることを特徴
    とする請求項１２または請求項１３記載のＤＲＡＭ内蔵
    ロジック半導体集積回路装置。
  15. 【請求項１５】 上記メモリセルアレイにおけるノーマ
    ル用メモリセルアレイ部及び列側リダンダンシー用メモ
    リセルアレイ部はそれぞれ４分割されていることを特徴
    とする請求項１２または請求項１３記載のＤＲＡＭ内蔵
    ロジック半導体集積回路装置。
  16. 【請求項１６】 上記４分割されたメモリセルアレイに
    おけるメモリセルアレイ分割部は、上記半導体基板の４
    隅に分割配置されていることを特徴とする請求項１５記
    載のＤＲＡＭ内蔵ロジック半導体集積回路装置。
  17. 【請求項１７】 周辺領域と、ロジック形成領域及びＤ
    ＲＡＭ形成領域とを有する中央領域とを具備する半導体
    基板、 複数行、複数列に配置され、それぞれが１つのトランジ
    スタと１つのキャパシタによって構成される複数のメモ
    リセルと、複数行に配設され、それぞれが対応の行に配
    設される複数のメモリセルに接続される複数のワード線
    と、複数列に配設され、それぞれが対応の列に配設され
    る複数のメモリセルが接続される複数のビット線対と、
    複数列に配設され、それぞれが対応の列に配設されるビ
    ット線対に接続されるセンスアンプと、複数列に配設さ
    れ、それぞれが対応の列に配設されるビット線対と所定
    の入出力線との間に接続される複数のゲート手段とを有
    し、上記半導体基板のＤＲＡＭ形成領域に形成されるメ
    モリセルアレイ、 上記半導体基板のロジック形成領域に形成される論理回
    路によって構成される回路を有し、行アドレス信号を受
    け、上記複数のワード線から所定のワード線を選択する
    ためのワード線選択信号を出力する行デコーダ、 上記半導体基板のロジック形成領域に形成される論理回
    路によって構成される回路を有し、列アドレス信号を受
    け、上記複数のビット線対から所定のビット線対を選択
    するためのビット線対選択信号を上記ゲート手段に出力
    する列デコーダ、 上記半導体基板のロジック形成領域に形成され、上記入
    出力線にて伝達されるデータに応じたデータを送受する
    ための入出力バッファ、 上記半導体基板のロジック形成領域に形成され、アンド
    回路、オア回路、ナンド回路、ノア回路、及びフリップ
    フロップ回路等の論理回路を備えたＤＲＡＭ内蔵ロジッ
    ク半導体集積回路装置。
  18. 【請求項１８】 上記メモリセルアレイは、ノーマル用
    メモリセルアレイ部の他に、複数行、複数列に配置さ
    れ、それぞれが１つのトランジスタと１つのキャパシタ
    によって構成される複数のリダンダンシー用メモリセル
    と、複数行に配設され、それぞれが対応の行に配設され
    る複数のリダンダンシー用メモリセルに接続される複数
    のリダンダンシー用ワード線とを有し、各列に配設され
    る複数のメモリセルが対応の列に配設される上記ビット
    線対に接続される行側リダンダンシー用メモリセルアレ
    イ部をさらに有し、 上記行デコーダは、上記ノーマル用メモリセルアレイ部
    に対するワード線選択信号を出力するノーマル用デコー
    ド回路の他に、上記リダンダンシー用メモリセルアレイ
    部に対するリダンダンシー用ワード線選択信号を出力す
    るリダンダンシー用デコード回路をさらに有し、 上記半導体基板のＤＲＡＭ形成領域に形成され、上記行
    デコーダのノーマル用デコード回路及びリダンダンシー
    用デコード回路に行置換信号を出力する行用救済回路を
    備えていることを特徴とする請求項１７記載のＤＲＡＭ
    内蔵ロジック半導体集積回路装置。
  19. 【請求項１９】 上記メモリセルアレイは、ノーマル用
    メモリセルアレイ部の他に、複数行、複数列に配置さ
    れ、それぞれが１つのトランジスタと１つのキャパシタ
    によって構成される複数のリダンダンシー用メモリセル
    と、複数列に配設され、それぞれが対応の列に配設され
    る複数のリダンダンシー用メモリセルが接続される複数
    のリダンダンシー用ビット線対と、複数列に配設され、
    それぞれが対応の列に配設されるリダンダンシー用ビッ
    ト線対に接続されるリダンダンシー用センスアンプと、
    複数列に配設され、それぞれが対応の列に配設されるリ
    ダンダンシー用ビット線対と上記所定の入出力線との間
    に接続される複数のリダンダンシー用ゲート手段とを有
    し、各行に配設される複数のリダンダンシー用メモリセ
    ルが対応の行に配設されるワード線に接続される列側リ
    ダンダンシー用メモリセルアレイ部をさらに有し、 上記列デコーダは、上記ノーマル用メモリセルアレイ部
    に対するビット線対選択信号を出力するノーマル用デコ
    ード回路の他に、上記リダンダンシー用メモリセルアレ
    イ部に対するリダンダンシー用ビット線対選択信号を出
    力するリダンダンシー用デコード回路をさらに有し、 上記半導体基板のＤＲＡＭ形成領域に形成され、上記列
    デコーダのノーマル用デコード回路及びリダンダンシー
    用デコード回路に列置換信号を出力する列用救済回路を
    備えていることを特徴とする請求項１記載のＤＲＡＭ内
    蔵ロジック半導体集積回路装置。
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