JPH06314789A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 構成の小型化を図ることができ、且つ信頼性
と応答特性とを向上した薄膜トランジスタを提供する。 【構成】 液晶表示装置３１に用いられている薄膜トラ
ンジスタ２０は、ガラスなどの絶縁性基板２９上に、金
属材料から作成されるゲート電極２１、ゲート絶縁膜２
８、真性アモルファスシリコンからなる半導体層２７、
エッチングストッパー層２６、燐を添加したｎ＋微結晶
シリコンからなるオーミックコンタクト層２４、２５、
金属材料からなるソース電極２２およびドレイン電極２
３を、この順に積層した構造を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば絵素電極と、
該絵素電極毎の絵素電極選択用のスイッチング素子とを
マトリックス状に配列して高密度表示を行うアクティブ
マトリクス液晶表示装置に於ける該スイッチング素子と
して用いられる薄膜トランジスタに関するものである。

【０００２】

【従来技術】図１６は第１の従来技術の薄膜トランジス
タの平面図であり、図１７は図１６の切断面線Ｘ１７−
Ｘ１７から見た断面図である。従来から、アクティブマ
トリクス表示装置等に用いられている薄膜トランジスタ
は、図１６及び図１７に示すように、絶縁性基板９上
に、ゲート電極１、ゲート絶縁膜８、非結晶シリコンの
半導体層７、エッチングストッパー層６、燐をドープし
たオーミックコンタクト層４、５、ソース電極２および
ドレイン電極３を、この順に積層した構造を有してい
る。このような薄膜トランジスタは、その構造に関し
て、逆スタガー型と呼ばれている。

【０００３】図１８は、第２の従来技術の薄膜トランジ
スタの平面図であり、図１９は図１８の切断面線Ｘ１９
−Ｘ１９から見た断面図である。この従来技術の薄膜ト
ランジスタは、前述したような逆スタガー型であって、
しかも図１８及び図１９に示すように、前記第１の従来
技術の薄膜トランジスタに於けるようなエッチングスト
ッパー層を有していない。

【０００４】図２０は、第３の従来技術の薄膜トランジ
スタの平面図であり、図２１は図２０の切断面線Ｘ２１
−Ｘ２１から見た断面図である。本従来例の薄膜トラン
ジスタは、図２０及び図２１に示すように、絶縁性基板
９上に、ソース電極２およびドレイン電極３、燐をドー
プしたオーミックコンタクト層４、５、非結晶シリコン
の半導体層７、ゲート絶縁膜８及びゲート電極１を、こ
の順に積層してなる構造を有している。このような薄膜
トランジスタは、その構造に関して、順スタガー型と呼
ばれている。このほか、逆コプレナ型、順コプレナ型と
称される構造を有する薄膜トランジスタも用いられてい
る。

【０００５】

【発明が解決しようとする課題】従来技術の薄膜トラン
ジスタにおいて、上述したような各種の構造のいずれに
於いても、オーミックコンタクト層４、５として燐をド
ープした非結晶シリコン層を用いている。また、従来の
各構造の薄膜トランジスタにおいて、例として、図１６
に示すように、ソース電極２及びドレイン電極３の各一
部とゲート電極１とがゲート絶縁膜８を介して互いに重
畳し、重畳部１０を有している。

【０００６】ゲート電極８とソース電極２およびドレイ
ン電極３との重畳部１０が無い場合のソース電極２及び
ドレイン電極３を、図１６及び図１７に、２点鎖線で示
す。ソース電極２あるいはドレイン電極３がゲート電極
１に対して重畳していない部分、即ち薄膜トランジスタ
のチャンネル１１からソース電極２あるいはドレイン電
極３までの非重畳部１２は、薄膜トランジスタチャネル
などのオン抵抗に対して無視できない程度の直列抵抗と
成る。このため、薄膜トランジスタの特性が著しく悪化
する。

【０００７】したがって、薄膜トランジスタを設計する
場合、実際には、薄膜トランジスタにおける各種パター
ン作製の為のフォトリソグラフィック工程に於ける作成
されるパターンの位置ずれを十分見込んだ設計をする必
要がある。その結果、前記重畳部１０の面積が必要最小
限の面積よりも大きくなってしまう。これにより、薄膜
トランジスタのサイズ（占有面積）が過度に大きくな
る。

【０００８】一方、前記ソース電極２及びドレイン電極
３とゲート電極１との間に於いて、寄生容量が発生す
る。この寄生容量によって、薄膜トランジスタの応答特
性が悪化する。このような応答特性の悪化を低減しよう
とする場合、前記重畳部１０の面積は、できるだけ小さ
いことが望ましい。しかし、従来技術に於いて、前述し
たように、重畳部１０の面積を減少することは、困難で
ある。従って、従来の薄膜トランジスタに於いて、構成
が大型であり、且つ寄生容量の発生により応答特性が悪
いという問題点を有している。

【０００９】本発明は、上記問題点を解決しようとして
なされたものであり、構成の小型化を図ることができ、
且つ信頼性と応答特性とを向上した薄膜トランジスタを
提供することが本発明の目的である。

【００１０】

【問題を解決するための手段】本発明の薄膜トランジス
タは、電気絶縁性基板と、該電気絶縁性基板上に配置さ
れている帯状のゲート電極と、該ゲート電極の表面を被
覆しているゲート絶縁膜と、該ゲート絶縁膜に関して該
ゲート電極と反対側に配置され、該ゲート絶縁膜と接触
する半導体層と、該半導体層に関して前記ゲート絶縁膜
と反対側に配置され、半導体層に接触し、かつ導電性を
有する複数のコンタクト層と、該複数のコンタクト層の
一方に接続されているソース電極及び該複数のコンタク
ト層の他方に接続されているドレイン電極とを有し、前
記複数のコンタクト層は、比抵抗が１０Ωｃｍ以下のｎ
型微結晶シリコンから形成され、該ソース電極及びドレ
イン電極の少なくともいずれか一方は、該ゲート電極と
重なり合う範囲以外の領域に形成されてされており、そ
のことにより、前記目的を達成することができる。

【００１１】また、他の発明の薄膜トランジスタは、電
気絶縁性基板と、該電気絶縁性基板上に配置されている
帯状のゲート電極と、該ゲート電極の表面を被覆するゲ
ート絶縁膜と、該ゲート絶縁膜に関して該ゲート電極と
反対側に配置され、該ゲート絶縁膜と接触する半導体層
と、該半導体層に関して前記ゲート絶縁膜と反対側に配
置されているチャネル保護層と、該半導体層に関して前
記ゲート絶縁膜と反対側に配置され、該半導体層に接触
し、かつ前記チャネル保護層を境界として分割された複
数の導電性を有するコンタクト層と、該複数のコンタク
ト層の一方に接続されているソース電極及び該複数のコ
ンタクト層の他方に接続されているドレイン電極とを有
し、前記複数のコンタクト層は、比抵抗が１０Ωｃｍ以
下のｎ型微結晶シリコンから形成され、該ソース電極及
びドレイン電極の少なくともいずれか一方は、前記チャ
ネル保護層に重なり合う範囲以外の領域に形成されてお
り、そのことにより、前記目的を達成することができ
る。

【００１２】前記各発明に於いて、前記電気絶縁性基板
上に、前記ゲート電極とゲート絶縁膜と半導体層と、相
互に併設されているコンタクト層とソース電極及びドレ
イン電極とが、この順序に積層されている場合がある。

【００１３】前記各発明に於いて、前記電気絶縁性基板
上に、相互に併設されている前記ソース電極及びドレイ
ン電極と、コンタクト層と、半導体層と、ゲート絶縁膜
と、ゲート電極とが、この順序に積層されている場合が
ある。

【００１４】前記各発明に於いて、前記電気絶縁性基板
上に配置されているゲート電極とゲート絶縁膜と半導体
層とコンタクト層とソース電極及びドレイン電極とは、
逆コプレナ構造に形成されている場合がある。

【００１５】前記各発明に於いて、前記電気絶縁性基板
上に配置されているゲート電極とゲート絶縁膜と半導体
層とコンタクト層とソース電極及びドレイン電極とは、
コプレナ構造に形成されている場合がある。

【００１６】

【作用】上記本発明の薄膜トランジスタの構造によれ
ば、コンタクト層の材料を、比抵抗１０Ωcm以下のｎ型
微結晶シリコンからなる材料とすることにより、このコ
ンタクト層を実質的に電極と等価な層として用いること
ができる。このため、ソース電極あるいはドレイン電極
を、ゲート電極に重畳する必要が無くなる。またチャネ
ル保護層を有するような薄膜トランジスタの構造におい
て、チャネル保護層に対してソース電極及びドレイン電
極を重畳させる必要が無くなる。その結果、コンタクト
層、ソース電極及びドレイン電極などのパターンに於け
るゲート電極やチャネル保護層に対する重畳面積を小さ
く出来る。

【００１７】これにより、薄膜トランジスタの小型化を
図ることができる。また、コンタクト層、ソース電極及
びドレイン電極などが、ゲート電極やチャネル保護層に
対して重畳していない構成としたので、コンタクト層、
ソース電極及びドレイン電極などと、ゲート電極との間
で発生する寄生容量のが低減される。これにより、前記
寄生容量に起因する薄膜トランジスタの応答特性の悪化
を抑制することができる。

【００１８】

【実施例】図１は、本発明の一実施例の薄膜トランジス
タ２０の平面図であり、図２は図１の切断面線Ｘ２−Ｘ
２から見た断面図であり、図３は本実施例の薄膜トラン
ジスタ２０が用いられる例えばアクティブマトリックス
液晶表示装置３１の分解斜視図である。本実施例に於い
て、エッチングストッパーを有する逆スタガー型の薄膜
トランジスタを示す。

【００１９】本実施例の薄膜トランジスタ２０が用いら
れているアクティブマトリクス液晶表示装置（以下、液
晶表示装置）３１は、図３に示すように、ガラス基板な
どの絶縁性基板２９上に、相互に平行な複数のゲートラ
イン３２と、各ゲートライン３２に直交する複数のソー
スライン３３とが配置されている。これらのゲートライ
ン３２とソースライン３３との各交差点付近に、それぞ
れ絵素電極３４が形成され、複数の絵素電極３４は、絶
縁性基板２９上でマトリックス状に配置されている。各
絵素電極３４とゲートライン３２とソースライン３３と
の間に、薄膜トランジスタ２０がそれぞれ接続されてい
る。

【００２０】一方、絶縁性基板２９と対向し、やはり、
ガラスなどからなる絶縁性基板３５が用いられる。絶縁
性基板３５上に、共通電極３６が形成される。絶縁性基
板２９、３５間に液晶が注入され、液晶層３９が絵素電
極３４と共通電極３６とで挟まれる。絶縁性基板２９、
３５の外方表面に於いて、偏光板３７、３８が貼り付け
られる。

【００２１】このような液晶表示装置３１に用いられて
いる薄膜トランジスタ２０は、図１及び図２に示すよう
に、ガラスなどの絶縁性基板２９上に、金属材料からな
るゲート電極２１、ゲート絶縁膜２８、真性アモルファ
スシリコンからなる半導体層２７、エッチングストッパ
ー層２６、燐を添加したｎ＋微結晶シリコンからなるオ
ーミックコンタクト層２４、２５、金属材料からなるソ
ース電極２２およびドレイン電極２３を、この順に積層
した構造を有している。

【００２２】以下、本実施例の薄膜トランジスタ２０の
製造工程を詳述する。

【００２３】まず、絶縁性基板２９上にゲート電極２１
を形成する。本実施例では絶縁性基板２９としてガラス
を採用した。この絶縁性基板２９上に、Ａｌ、Ｔｉ、Ｔ
ａなどの低抵抗な材料からなる導電膜をスパッタリング
法を用いて堆積させ、これをパターニングして幅Ｗ１の
ゲート電極２１が形成される。本実施例において、ゲー
ト電極２１の材料としてＴａが採用された。次に、ゲー
ト電極２１上に、ゲート絶縁膜２８が積層される。本実
施例において、プラズマＣＶＤ法を用いてＳｉＮｘ膜を
膜厚ｔ１（例として、約３００ｎｍ）に積層し、ゲート
絶縁膜２８とした。

【００２４】続いて、ゲート絶縁膜２８上に、半導体層
２７及びエッチングストッパー層２６を、プラズマＣＶ
Ｄ法を用いて連続して作成する。半導体層２７を作成す
るための真性半導体アモルファスシリコン（以下、ａ−
Ｓｉ（ｉ）と称する）層を成膜した後、エッチングスト
ッパー層２６を作成するためのゲート絶縁膜２８の材料
と同じＳｉＮｘ層とを連続して成膜した。各ａ−Ｓｉ
（ｉ）層とＳｉＮｘ層との膜厚ｔ２、ｔ３は、それぞれ
３０ｎｍ、２００ｎｍに選ばれた。ＳｉＮｘ層からなる
エッチングストッパー層２６がパターニングされて、エ
ッチングストッパー層２６が形成される。

【００２５】続いて、リンを添加したｎ＋型微結晶シリ
コン層（以下、μｃ−Ｓｉ（ｎ＋）と称する）層を、プ
ラズマＣＶＤ法によって層厚ｔ４（例として、５０ｎ
ｍ）に積層した。このμｃ−Ｓｉ（ｎ＋）層は、たとえ
ばモノシラン対ホスフィン対水素流量比を１：１：１０
０の比とし、従来よりハイパワーで放電することにより
成膜をおこなうことができる。

【００２６】この後、μｃ−Ｓｉ（ｎ＋）層及びａ−Ｓ
ｉ（ｉ）層のパターニングを行い、半導体層２７、及び
相互に間隔Ｌ１を隔て、幅Ｌ２のオーミックコンタクト
層２４、２５が形成される。このオーミックコンタクト
層２４、２５に挟まれる半導体層２７にチャネル領域４
２が形成される。このμｃ−Ｓｉ（ｎ＋）層は、前記半
導体層２７と、この後に形成されるソース電極２２また
はドレイン電極２３の間のオーミックコンタクトを良好
に実現する。更に、本実施例のオーミックコンタクト層
２４、２５は、従来技術に於けるｎ＋アモルファスシリ
コンからなるオーミックコンタクト層の導電率と比べ
て、１００倍〜１０００倍程度の導電率を有している。
例として、ｎ＋アモルファスシリコンの比抵抗が１００
０Ωｃｍ程度であるのに対し、μｃ−Ｓｉ（ｎ＋）層の
比抵抗は１０Ωｃｍ以下である。従って薄膜トランジス
タ２０の駆動状態において、オーミックコンタクト層２
４、２５を実質的に電極２２、２３と同じように扱うこ
とができる。

【００２７】次に、この絶縁性基板２９の全面に於い
て、ソース電極２２及びドレイン電極２３を作成するた
めの導電体として、Ｔｉ、Ａｌ、Ｃｒ、Ｍｏ等の金属層
をスパッタリング法によって形成した。この金属層にパ
ターニングを行って、ソース電極２２、ドレイン電極２
３を形成した。本実施例において、各電極２２、２３の
材料としてＴｉを使用した。このとき、従来技術と異な
り、ソース電極２２、ドレイン電極２３を、ゲート電極
２１に重畳しない位置に形成する。

【００２８】具体的には、ソース電極２２及びドレイン
電極２３の相互に対向する端部２２ａ、２３ａと、ゲー
ト電極２１の端部２１ａ、２１ｂとの間に、ゲート電極
２１の前記幅方向に沿う長さＬ３、Ｌ４の間隔を隔てる
ように、ソース電極２２及びドレイン電極２３が、ゲー
ト絶縁膜２８及びオーミックコンタクト層２４、２５を
部分的に被覆して形成される。即ち、前記端部２２ａ、
２３ａと、ゲート電極２１の端部２１ａ、２１ｂとの間
に、非重畳部４０、４１が形成される。

【００２９】本実施例の薄膜トランジスタ２０の構造
を、従来のａ−Ｓｉ（ｎ＋）をオーミックコンタクト層
の材料に用いて実現した場合、薄膜トランジスタ２０の
前記チャネル領域４２の端部からソース電極２２あるい
はドレイン電極２３までのａ−Ｓｉ（ｎ＋）部分が、薄
膜トランジスタ２０のオン抵抗に対する直列抵抗成分と
して加算され、トランジスタのソース電流あるいはドレ
イン電流を制限することになる。従って、薄膜トランジ
スタ２０の予め定めるレベルのオン電流を実現すること
が困難である。

【００３０】これに対し、本実施例に於いて、オーミッ
クコンタクト層２４、２５にμｃ−Ｓｉ（ｎ＋）を使用
しているので、この部分の抵抗値が薄膜トランジスタ２
０のオン抵抗に比べて十分小さい。その結果、ソース電
極２２及びドレイン電極２３がゲート電極２１に重畳し
ない場合においても従来と変わらない薄膜トランジスタ
２０の応答特性を得ることができる。また、ソース電極
２２及びドレイン電極２３は、ゲート電極２１と重畳し
ない位置に形成されている。従って、オーミックコンタ
クト層２４、２５とゲート電極２１との、あるいは、オ
ーミックコンタクト層２４、２５とチャネル保護層即ち
エッチングストッパー層２６との重なりマージン（領
域）を小さくすることができる。

【００３１】本実施例の薄膜トランジスタ２０と従来技
術の薄膜トランジスタとを、同一の製造プロセスにおけ
る重なりマージンで設計し製造する場合に於いて、それ
だけ小型のトランジスタを作成することが可能となる。
その結果、トランジスタに発生する寄生容量を抑制する
ことができ、トランジスタの応答特性も改善されること
になる。

【００３２】また、オーミックコンタクト層２４、２５
が、ソース電極２２あるいはドレイン電極２３の部分と
して機能するので、ソース電極２２及びドレイン電極２
３がゲート電極２１に対して重畳していない場合に於い
て、該重畳していない部分、即ち薄膜トランジスタ２０
の前記非重畳部４０、４１が、薄膜トランジスタ２０の
チャネル領域４２などのオン抵抗に対して無視できない
程度の直列抵抗と成る事態が防止されている。したがっ
て、ソース電極２２及びドレイン電極２３を形成する場
合、薄膜トランジスタ２０における各種パターン作製の
為のフォトリソグラフィック工程に於ける作成されるパ
ターンの位置ずれを見込む必要が解消される。その結
果、薄膜トランジスタ２０のサイズ（占有面積）を減少
することができる。

【００３３】図４は、本発明の第２の実施例の薄膜トラ
ンジスタ２０ａの平面図であり、図５は図４の切断面線
Ｘ５−Ｘ５から見た断面図である。本実施例は、前記第
１実施例に類似し、対応する部分には、同一の参照符号
を付す。本実施例において、ソース電極２２およびドレ
イン電極２３は、エッチングストッパー層２６とは重畳
しないが、ゲート電極２１とは重畳する位置に形成され
ている。更に詳細に説明すると、ソース電極２２の端部
２２ａは、前記ゲート電極２１の幅方向に沿って、ゲー
ト電極２１の端部２１ａとエッチングストッパー層２６
の端部２６ａとの間に位置する。また、ドレイン電極２
３の端部２３ａは、前記ゲート電極２１の幅方向に沿っ
て、ゲート電極２１の端部２１ｂとエッチングストッパ
ー層２６の端部２６ｂとの間に位置する。

【００３４】この様な構成の実施例に於いても、前記第
１実施例で述べた効果と同一の効果を達成することがで
きる。前述した薄膜トランジスタ２０の製造工程に続く
後工程に於いて、薄膜トランジスタ２０の特性を検査し
た時、薄膜トランジスタ２０に短絡あるいは断線が発見
されることがある。このような場合、欠陥薄膜トランジ
スタ２０は動作しないように処理される。本実施例に於
いて、薄膜トランジスタ２０ａが欠陥品であるとされた
場合、ゲート電極２１とソース電極２２との重畳部４３
あるいはゲート電極２１とドレイン電極２３との重畳部
４４にレーザー光を照射する。これにより、重畳部４３
あるいは重畳部４４に於いて、ゲート電極２１とソース
電極２２との間、あるいはゲート電極２１とドレイン電
極２３との間を短絡状態とするレーザーメルト処理が可
能となる。これにより、薄膜トランジスタ２０の信頼性
と使用性とを向上することができる。

【００３５】図６は本発明の第３の実施例の薄膜トラン
ジスタ２０ｂの平面図であり、図７は図６の切断面線Ｘ
７−Ｘ７から見た断面図である。本実施例は、前述の各
実施例に類似し、対応する部分には同一の参照符号を付
す。本実施例の薄膜トランジスタ２０ｂに於いて、ドレ
イン電極２３のみがゲート電極２１と重畳せず、ソース
電極２２は、ゲート電極２１に重畳し、且つエッチング
ストッパー２６と重畳しないような構造である。このよ
うな構造の薄膜トランジスタ２０ｂにおいて、前記第１
実施例で述べた効果及び第２実施例で述べた効果を併せ
て達成することができる。

【００３６】このように、例えば、図６及び図７の薄膜
トランジスタ２０ｂの製造工程の後工程に於いて、ゲー
ト電極２１とソース電極２２あるいはゲート電極２１と
ドレイン電極２３とを前述したようにレーザーメルトす
るために、ソース電極２２とドレイン電極２３とのいず
れか一方だけをゲート電極２１と重畳させたままにして
おいても、前記各実施例で述べた効果と同一の効果を達
成することができる。図８は本発明の第４の実施例の薄
膜トランジスタ２０ｃの平面図であり、図９は図８の切
断面線Ｘ９−Ｘ９から見た断面図である。本実施例の薄
膜トランジスタ２０ｃは、前記各実施例に於けるエッチ
ングストッパー層が設けられていない構造を有してい
る。本実施例に於いて、半導体層２７ａを、前記各実施
例に於ける半導体層２７の層厚よりも厚い層厚となるよ
うにしている。オーミックコンタクト層２４、２５をパ
ターンニングする際に、半導体層２７もエッチングさ
れ、凹所２７ｂが形成される。前記本実施例に特有な半
導体層２７ａの層厚は、半導体層２７ａにおいて凹所２
７ｂ以外の部分に於いて、薄膜トランジスタ２０ｃの予
め定めるチャネル領域４２を形成するに十分な程度に選
ばれる。

【００３７】本実施例に於いて、ソース電極２２及びド
レイン電極２３のいずれも、ゲート電極２１と重畳しな
い位置に形成されている。これにより、本実施例に於
て、前記第１実施例に於いて述べた効果と同様の効果を
達成することができる。

【００３８】本実施例の変形例として、前記第３実施例
と同様に、ソース電極２２及びドレイン電極２３のいず
れか一方がゲート電極２１と重畳するように形成され、
ソース電極２２及びドレイン電極２３のいずれか他方が
ゲート電極２１と重畳しないように形成される構造とす
る場合がある。このような場合には、前記第３実施例に
於いて述べた効果と同様の効果を達成することができ
る。

【００３９】図１０及び図１１に、本発明の第５の実施
例の薄膜トランジスタ２０ｄの構造を示す。本実施例
は、本発明をいわゆるスタガー構造のトランジスタに適
用した例である。本実施例の薄膜トランジスタ２０ｄ
は、絶縁性基板２９上に、ソース電極２２およびドレイ
ン電極２３、前述したように形成されるオーミックコン
タクト層２４、２５、半導体層２７、ゲート絶縁膜２８
及びゲート電極２１を、この順に積層してなる構造を有
している。

【００４０】本実施例に於いても、ソース電極２２及び
ドレイン電極２３を、ゲート電極２１と重畳しない範囲
に形成することができる。また、ソース電極２２及びド
レイン電極２３の少なくともいずれか一方をゲート電極
２１と重畳しない範囲に形成し、前記いずれ片方をゲー
ト電極２１と重畳する範囲に形成するようにしてもよ
い。

【００４１】このような本実施例に於いて、前記各実施
例に於いて述べた効果と同様な効果を達成することがで
きる。

【００４２】図１２及び図１３に本発明の第６の実施例
の薄膜トランジスタ２０ｅを示す。本実施例は、本発明
をいわゆる逆コプレナ構造のトランジスタに適用した例
である。本実施例の薄膜トランジスタ２０ｅは、絶縁性
基板２９上に、ゲート電極２１と、ゲート電極２１を被
覆する範囲に形成されるゲート絶縁膜２８とが積層して
形成される。ゲート絶縁膜２８の外方の絶縁性基板２９
上に、ソース電極２２およびドレイン電極２３が形成さ
れる。

【００４３】ゲート電極２１と重畳するように、ゲート
絶縁膜２８とソース電極２２とを被覆するオーミックコ
ンタクト層２４と、ゲート絶縁膜２８とドレイン電極２
３とを被覆するオーミックコンタクト層２５とが形成さ
れる。オーミックコンタクト層２４、２５と、オーミッ
クコンタクト層２４、２５の間に於いて上方に露出した
ゲート絶縁膜２８とを被覆して半導体層２７が形成され
る。

【００４４】本実施例に於いても、ソース電極２２及び
ドレイン電極２３を、ゲート電極２１と重畳しない範囲
に形成することができる。また、ソース電極２２及びド
レイン電極２３の少なくともいずれか一方をゲート電極
２１と重畳しない範囲に形成し、前記いずれ片方をゲー
ト電極２１と重畳する範囲に形成するようにしてもよ
い。

【００４５】このような本実施例に於いて、前記各実施
例に於いて述べた効果と同様な効果を達成することがで
きる。

【００４６】図１４及び図１５に、本発明の第７の実施
例の薄膜トランジスタ２０ｆの構造を示す。本実施例
は、本発明をいわゆるコプレナ構造のトランジスタに適
用した例である。本実施例の薄膜トランジスタ２０ｆ
は、絶縁性基板２９上に、半導体層２７と、半導体層２
７上に於いて、チャネル領域４４を形成するための間隔
Ｌ１を隔てて形成されるオーミックコンタクト層２４、
２５と、該オーミックコンタクト層２４、２５を、それ
ぞれ部分的に被覆するソース電極２２及びドレイン電極
２３と、ソース電極２２、オーミックコンタクト層２
４、半導体層２７、オーミックコンタクト層２５及びド
レイン電極２３を被覆してゲート絶縁膜２８が形成され
る。

【００４７】このゲート絶縁膜２８上であって、該オー
ミックコンタクト層２４、２５と重畳し、且つソース電
極２２及びドレイン電極２３とは重畳しない範囲に、ゲ
ート電極２１が形成される。

【００４８】本実施例に於いて、ソース電極２２及びド
レイン電極２３を、ゲート電極２１と重畳しない範囲に
形成している。また、ソース電極２２及びドレイン電極
２３の少なくともいずれか一方をゲート電極２１と重畳
しない範囲に形成し、前記いずれ片方をゲート電極２１
と重畳する範囲に形成するようにしてもよい。

【００４９】このような本実施例に於いて、前記各実施
例に於いて述べた効果と同様な効果を達成することがで
きる。

【００５０】本発明の薄膜トランジスタは、前記各実施
例のように、液晶表示装置のスイッチング素子で有るに
限らず、集積回路内に於いて形成される薄膜トランジス
タなどであってもよく、その用途は限定されない。

【００５１】

【発明の効果】以上のように本発明に従えば、トランジ
スタのオーミックコンタクト部分を、ｎ型微結晶シリコ
ンで形成した上で、ソース電極およびドレイン電極をゲ
ート電極と重複しない構造をとるため、オーミックコン
タクトとゲート電極あるいはエッチングストッパーとの
重なりマージンを小さくすることができる。それゆえ、
同じフォトリソグラフィックルールでトランジスタを設
計した場合、チャネル長を減少させたトランジスタを作
る事が可能となる。このようなトランジスタはオン電流
を増大できるだけでなく、ゲート電極が小さくなるの
で、ソース電極とゲート電極との間、及びドレイン電極
とゲート電極との間に発生する各寄生容量も小さくな
る。これにより、本発明の薄膜トランジスタの小型化を
図ることができると共に、薄膜トランジスタの信頼性と
応答特性とを向上することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の薄膜トランジスタ２０の
平面図である。

【図２】図１の切断面線Ｘ２−Ｘ２から見た断面図であ
る。

【図３】本発明に従う液晶表示装置３１の分解斜視図で
ある。

【図４】本発明の第２実施例の薄膜トランジスタ２０ａ
の平面図である。

【図５】図４の切断面線Ｘ５−Ｘ５から見た断面図であ
る。

【図６】本発明の第３実施例の薄膜トランジスタ２０ｂ
の平面図である。

【図７】図６の切断面線Ｘ７−Ｘ７から見た断面図であ
る。

【図８】本発明の第４実施例の薄膜トランジスタ２０ｃ
の平面図である。

【図９】図８の切断面線Ｘ９−Ｘ９から見た断面図であ
る。

【図１０】本発明の第５実施例の薄膜トランジスタ２０
ｄの平面図である。

【図１１】図１０の切断面線Ｘ１１−Ｘ１１から見た断
面図である。

【図１２】本発明の第６実施例の薄膜トランジスタ２０
ｅの平面図である。

【図１３】図１２の切断面線Ｘ１３−Ｘ１３から見た断
面図である。

【図１４】本発明の第７実施例の薄膜トランジスタ２０
ｆの平面図である。

【図１５】図１４の切断面線Ｘ１５−Ｘ１５から見た断
面図である。

【図１６】逆スタガー型薄膜トランジスタの従来例を示
す平面図である。

【図１７】図１６の切断面線Ｘ１７−Ｘ１７から見た断
面図である。

【図１８】逆スタガー型薄膜トランジスタの別の従来例
を示す平面図である。

【図１９】図１８の切断面線Ｘ１９−Ｘ１９から見た断
面図である。

【図２０】スタガー型薄膜トランジスタの従来例を示す
平面図である。

【図２１】図２０の切断面線Ｘ２１−Ｘ２１から見た断
面図である。

【符号の説明】

２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０
ｆ 薄膜トランジスタ ２１ ゲート電極 ２２ ソース電極 ２３ ドレイン電極 ２４、２５ オーミックコンタクト層 ２６ エッチングストッパー層 ２７ 半導体層 ２８ ゲート絶縁膜 ２９ 絶縁性基板

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気絶縁性基板と、該電気絶縁性基板上
   に配置されている帯状のゲート電極と、該ゲート電極の
   表面を被覆しているゲート絶縁膜と、該ゲート絶縁膜に
   関して該ゲート電極と反対側に配置され、該ゲート絶縁
   膜と接触する半導体層と、該半導体層に関して前記ゲー
   ト絶縁膜と反対側に配置され、半導体層に接触し、かつ
   導電性を有する複数のコンタクト層と、該複数のコンタ
   クト層の一方に接続されているソース電極及び該複数の
   コンタクト層の他方に接続されているドレイン電極とを
   有し、 前記複数のコンタクト層は、比抵抗が１０Ωｃｍ以下の
   ｎ型微結晶シリコンから形成され、 該ソース電極及びドレイン電極の少なくともいずれか一
   方は、該ゲート電極と重なり合う範囲以外の領域に形成
   されている薄膜トランジスタ。
2. 【請求項２】 電気絶縁性基板と、該電気絶縁性基板上
   に配置されている帯状のゲート電極と、該ゲート電極の
   表面を被覆するゲート絶縁膜と、該ゲート絶縁膜に関し
   て該ゲート電極と反対側に配置され、該ゲート絶縁膜と
   接触する半導体層と、該半導体層に関して前記ゲート絶
   縁膜と反対側に配置されているチャネル保護層と、該半
   導体層に関して前記ゲート絶縁膜と反対側に配置され、
   該半導体層に接触し、かつ前記チャネル保護層を境界と
   して分割された複数の導電性を有するコンタクト層と、
   該複数のコンタクト層の一方に接続されているソース電
   極及び該複数のコンタクト層の他方に接続されているド
   レイン電極とを有し、 前記複数のコンタクト層は、比抵抗が１０Ωｃｍ以下の
   ｎ型微結晶シリコンから形成され、 該ソース電極及びドレイン電極の少なくともいずれか一
   方は、前記チャネル保護層に重なり合う範囲以外の領域
   に形成されている薄膜トランジスタ。
3. 【請求項３】 前記電気絶縁性基板上に、前記ゲート電
   極とゲート絶縁膜と半導体層とコンタクト層と、相互に
   併設されているソース電極及びドレイン電極とが、この
   順序に積層されている請求項１または２のいずれかに記
   載の薄膜トランジスタ。
4. 【請求項４】 前記電気絶縁性基板上に、相互に併設さ
   れている前記ソース電極及びドレイン電極と、コンタク
   ト層と、半導体層と、ゲート絶縁膜と、ゲート電極と
   が、この順序に積層されている請求項１に記載の薄膜ト
   ランジスタ。
5. 【請求項５】 前記電気絶縁性基板上に配置されている
   ゲート電極とゲート絶縁膜と半導体層とコンタクト層と
   ソース電極及びドレイン電極とは、逆コプレナ構造に形
   成されている請求項１に記載の薄膜トランジスタ。
6. 【請求項６】 前記電気絶縁性基板上に配置されている
   ゲート電極とゲート絶縁膜と半導体層とコンタクト層と
   ソース電極及びドレイン電極とは、コプレナ構造に形成
   されている請求項１に記載の薄膜トランジスタ。