JPH0631786Y2 - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH0631786Y2 JPH0631786Y2 JP1989077899U JP7789989U JPH0631786Y2 JP H0631786 Y2 JPH0631786 Y2 JP H0631786Y2 JP 1989077899 U JP1989077899 U JP 1989077899U JP 7789989 U JP7789989 U JP 7789989U JP H0631786 Y2 JPH0631786 Y2 JP H0631786Y2
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案はＤＡ変換装置に係り、とくに、外部から入力
されるシリアルデータのビット数より少ないビット数の
ＤＡ変換器を用いたＤＡ変換装置に関する。
されるシリアルデータのビット数より少ないビット数の
ＤＡ変換器を用いたＤＡ変換装置に関する。
例えばＣＤプレーヤでは、信号処理回路で読み取った１
６ビット、ｆｓ＝44.1kHzのシリアルオーディオサンプ
ルデータをディジタルフィルタで、２０ビット，８ｆｓ
のシリアルオーディオサンプルデータに変換し、信号の
再生精度の向上を図るようにすることがある。
６ビット、ｆｓ＝44.1kHzのシリアルオーディオサンプ
ルデータをディジタルフィルタで、２０ビット，８ｆｓ
のシリアルオーディオサンプルデータに変換し、信号の
再生精度の向上を図るようにすることがある。
このとき、シリアルオーディオサンプルデータをアナロ
グオーディオ信号に変換するＤＡ変換装置は２０ビット
のものを使用する必要がある。
グオーディオ信号に変換するＤＡ変換装置は２０ビット
のものを使用する必要がある。
けれども、一般に市販されているオーディオ用ＤＡ変換
器（ＤＡ−ＩＣ）は、１６ビットや１８ビットのものが
多く値段も安いが、２０ビットのＤＡ変換器は数が少な
く、製造も難しいことから値段がかなり高価なものとな
っている。
器（ＤＡ−ＩＣ）は、１６ビットや１８ビットのものが
多く値段も安いが、２０ビットのＤＡ変換器は数が少な
く、製造も難しいことから値段がかなり高価なものとな
っている。
この考案は上記した従来技術の問題に鑑み、入手が容易
な汎用部品で構成でき、コスト的な負担を軽減できるＤ
Ａ変換装置を提供すること、をその目的とする。
な汎用部品で構成でき、コスト的な負担を軽減できるＤ
Ａ変換装置を提供すること、をその目的とする。
この考案のＤＡ変換装置は、ｎビットシリアルデータと
外部入力同期クロックを入力してＤＡ変換を行うＤＡ変
換装置において、データ入力端子と同期クロック入力端
子を有し、ｎビットより少ないｍビットシルアルデータ
のＤＡ変換が可能で、データ入力端子にｎビットシルア
ルデータが入力されるＤＡ変換器と、外部入力同期クロ
ックから、ｎビットシリアルデータの上位ｍビットと下
位ｎ−ｍビットを区分する時間的に区分信号を形成する
区分信号形成回路と、区分信号と外部入力同期クロック
に基づきｎビットシリアルデータの上位ｍビットに対応
した同期クロックを形成しＤＡ変換器へ出力する同期ク
ロック形成回路と、区分信号と外部入力同期クロックに
基づき、ｎビットシリアルデータかせ下位ｎ−ｍビット
のデータを取り出し、所定のタイミングで並列出力する
下位ビットデータ抽出回路と、下位ビットデータ抽出回
路の並列出力を、ビット位置に応じた所定の重み付けを
してＤＡ変換器の出力と加算する加算回路と、を備えた
こと、を特徴としている。
外部入力同期クロックを入力してＤＡ変換を行うＤＡ変
換装置において、データ入力端子と同期クロック入力端
子を有し、ｎビットより少ないｍビットシルアルデータ
のＤＡ変換が可能で、データ入力端子にｎビットシルア
ルデータが入力されるＤＡ変換器と、外部入力同期クロ
ックから、ｎビットシリアルデータの上位ｍビットと下
位ｎ−ｍビットを区分する時間的に区分信号を形成する
区分信号形成回路と、区分信号と外部入力同期クロック
に基づきｎビットシリアルデータの上位ｍビットに対応
した同期クロックを形成しＤＡ変換器へ出力する同期ク
ロック形成回路と、区分信号と外部入力同期クロックに
基づき、ｎビットシリアルデータかせ下位ｎ−ｍビット
のデータを取り出し、所定のタイミングで並列出力する
下位ビットデータ抽出回路と、下位ビットデータ抽出回
路の並列出力を、ビット位置に応じた所定の重み付けを
してＤＡ変換器の出力と加算する加算回路と、を備えた
こと、を特徴としている。
第１図に基づいてこの考案の１つの実施例を説明する。
第１図は、この考案に係るＣＤプレーヤのＤＡ変換装置
を示すブロック図である。
を示すブロック図である。
ＤＡ変換装置１０の前段側にディジタルフィルタ１２が
接続されており、信号処理回路から入力したＬch，Ｒch
別のｆｓ＝44.1kHz，１６ビットオーディオサンプルデ
ータが、Ｌch，Ｒch別の８ｆｓ，ｎビットシリアルオー
ディオサンプルデータに変換され、ＬchはDOL端子、Ｒc
hはDOR端子から同時にｎビットシリアルデータＬＤ，Ｒ
Ｄとして出力される。ここではｎ＝２０とする。
接続されており、信号処理回路から入力したＬch，Ｒch
別のｆｓ＝44.1kHz，１６ビットオーディオサンプルデ
ータが、Ｌch，Ｒch別の８ｆｓ，ｎビットシリアルオー
ディオサンプルデータに変換され、ＬchはDOL端子、Ｒc
hはDOR端子から同時にｎビットシリアルデータＬＤ，Ｒ
Ｄとして出力される。ここではｎ＝２０とする。
ディジタルフィルタ１２は、２０ビットシリアルデータ
ＬＤ，ＲＤの出力に同期し、１ワードが２０ビットに対
応したビットクロックBCK0とワードクロックWdCK0を各
々、BCK端子とWdCK端子からＤＡ変換装置１０へ出力す
る。
ＬＤ，ＲＤの出力に同期し、１ワードが２０ビットに対
応したビットクロックBCK0とワードクロックWdCK0を各
々、BCK端子とWdCK端子からＤＡ変換装置１０へ出力す
る。
ここで、ビットクロックBCK0の周期をＴとすると、１ワ
ードは２２Ｔとされており、ワードクロックWdCK0は、
１ワードの開始時点から１１Ｔまでの間、「Ｌ」、１１
Ｔの終了時点から２２Ｔまでの間「Ｈ」となり、ビット
クロックBCK0は、１ワードの開始時点から２０Ｔ経過す
るまでの間出力される（第２図参照）。
ードは２２Ｔとされており、ワードクロックWdCK0は、
１ワードの開始時点から１１Ｔまでの間、「Ｌ」、１１
Ｔの終了時点から２２Ｔまでの間「Ｈ」となり、ビット
クロックBCK0は、１ワードの開始時点から２０Ｔ経過す
るまでの間出力される（第２図参照）。
これらのビットクロックBCK0とワードクロックWdCK
0は、外部入力同期クロックとしてＤＡ変換装置１０へ
出力される。
0は、外部入力同期クロックとしてＤＡ変換装置１０へ
出力される。
ＤＡ変換装置１０はＬch，Ｒch別の２つのｍビットシリ
アルＤＡ変換器（ＤＡ−ＩＣ）１４，１６と、区分信号
形成回路１８と、同期クロック形成回路１９と、Ｌch，
Ｒch別の下位ビットデータ抽出回路２０，２２と、Ｌc
h，Ｒch別の加算回路２４，２６とからなる。
アルＤＡ変換器（ＤＡ−ＩＣ）１４，１６と、区分信号
形成回路１８と、同期クロック形成回路１９と、Ｌch，
Ｒch別の下位ビットデータ抽出回路２０，２２と、Ｌc
h，Ｒch別の加算回路２４，２６とからなる。
ｍビットシリアルＤＡ変換器（以下、単位「ＤＡ変換
器」と言う」）１４は、シリアルデータを入力するDATA
端子と、ビットクロックBCK1を入力するBCK端子と、ワ
ードクロックWdCK1を入力するWdCK端子を有している。
器」と言う」）１４は、シリアルデータを入力するDATA
端子と、ビットクロックBCK1を入力するBCK端子と、ワ
ードクロックWdCK1を入力するWdCK端子を有している。
このＤＡ変換器１４は、本来、DATA端子に入力されるｍ
ビットシリアルデータを、このｍビットシリアルデータ
に同期し、１ワードがｍビットに対応したビットクロッ
クBCK1及びワードクロックWdCK1の同期クロックに従い
ＤＡ変換し、電流形式のアナログオーディオ信号として
I-OUT端子から出力する機能を有しているものである。
ビットシリアルデータを、このｍビットシリアルデータ
に同期し、１ワードがｍビットに対応したビットクロッ
クBCK1及びワードクロックWdCK1の同期クロックに従い
ＤＡ変換し、電流形式のアナログオーディオ信号として
I-OUT端子から出力する機能を有しているものである。
ＤＡ変換器１６についても全く同様に、ｍビットシリア
ルデータをＤＡ変換し、電流形式のアナログオーディオ
信号として出力する機能を有している。
ルデータをＤＡ変換し、電流形式のアナログオーディオ
信号として出力する機能を有している。
ｍ＜ｎであり、ここではｍ＝１８とする。
そして、ＤＡ変換器１４のDATA端子はディジタルフィル
タ１２のDOL端子と接続されており、Ｌch側の２０ビッ
トシリアルデータＬＤが入力される。
タ１２のDOL端子と接続されており、Ｌch側の２０ビッ
トシリアルデータＬＤが入力される。
また、ＤＡ変換器１４のWdCK端子はディジタルフィルタ
１２のWdCK端子と接続されて、ワードクロックWdCK0が
ワードクロックWdCK1として入力される。
１２のWdCK端子と接続されて、ワードクロックWdCK0が
ワードクロックWdCK1として入力される。
一方、ＤＡ変換器１６のDATA端子はディジタルフィルタ
１２のDOR端子と接続されており、Ｒch側の２０ビット
シリアルデータＲＤが入力される。
１２のDOR端子と接続されており、Ｒch側の２０ビット
シリアルデータＲＤが入力される。
また、ＤＡ変換器１６のWdCK端子はディジタルフィルタ
１２のWdCK端子と接続されて、ワードクロックWdCK0が
ワードクロックWdCK1として入力される。
１２のWdCK端子と接続されて、ワードクロックWdCK0が
ワードクロックWdCK1として入力される。
ディジタルフィルタ１２のBCK端子とWdCK端子には、前
者が直接、後者がインバータ２７を介して区分信号形成
回路１８が接続されており、２０ビットシリアルデータ
の上位ｍビット（＝１８ビット）と下位ｎ−ｍビット
（＝２ビット）を時間的に区分する区分信号が形成され
る。
者が直接、後者がインバータ２７を介して区分信号形成
回路１８が接続されており、２０ビットシリアルデータ
の上位ｍビット（＝１８ビット）と下位ｎ−ｍビット
（＝２ビット）を時間的に区分する区分信号が形成され
る。
この区分信号形成回路１８は、８ビットシフレトレジス
タ２８と、遅延回路３０から構成されている。
タ２８と、遅延回路３０から構成されている。
８ビットシフトレジスタ２８は、CLK端子（クロック端
子）とCLR端子（クリア端子）が、各々、ディジタルフ
ィルタ１２のBCK端子とインバータ２７の出力端子と接
続されており、ビットクロックBCK0と、ワードクロック
WdCK0を反転したワードクロックWdCK0′が外部入力同期
クロックとして入力されている。
子）とCLR端子（クリア端子）が、各々、ディジタルフ
ィルタ１２のBCK端子とインバータ２７の出力端子と接
続されており、ビットクロックBCK0と、ワードクロック
WdCK0を反転したワードクロックWdCK0′が外部入力同期
クロックとして入力されている。
また、Ａ端子（入力端子）がＶccと接続されて常時
「Ｈ」レベルが入力されている。
「Ｈ」レベルが入力されている。
そして８ビットシフトレジスタ２８の７段目の出力端子
であるOG端子が遅延回路３０と接続されている。
であるOG端子が遅延回路３０と接続されている。
この８ビットシフトレジスタ２８は、CLR端子の入力が
「Ｈ」レベルとされている間、１段目から８段目の各出
力端子であるOA端子〜OH端子の出力を「Ｌ」とし、CLR
端子入力が「Ｌ」になったあと、CLK端子にビットクロ
ックBCK0の立ち上がりが入力される度に、Ａ端子に入力
された「Ｈ」レベルが順に１段目から８段目にシフトさ
れていき、７つ目のビットクロックBCK0の立ち上がりが
入力されたところでOG端子が「Ｈ」レベルとなる。
「Ｈ」レベルとされている間、１段目から８段目の各出
力端子であるOA端子〜OH端子の出力を「Ｌ」とし、CLR
端子入力が「Ｌ」になったあと、CLK端子にビットクロ
ックBCK0の立ち上がりが入力される度に、Ａ端子に入力
された「Ｈ」レベルが順に１段目から８段目にシフトさ
れていき、７つ目のビットクロックBCK0の立ち上がりが
入力されたところでOG端子が「Ｈ」レベルとなる。
従ってOG端子の出力は、１ワードの開始時点から、１８
番目のビットクロックBCK0の立ち上がりが入力されるま
で、「Ｌ」レベル、１８番目のビットクロックBCK0の立
ち上がりが入力されてから次の１ワードの開始時点（ワ
ードクロックWdCK0の立ち下がり時点）まで、「Ｈ」レ
ベルとなる（第２図参照）。
番目のビットクロックBCK0の立ち上がりが入力されるま
で、「Ｌ」レベル、１８番目のビットクロックBCK0の立
ち上がりが入力されてから次の１ワードの開始時点（ワ
ードクロックWdCK0の立ち下がり時点）まで、「Ｈ」レ
ベルとなる（第２図参照）。
８ビットシフトレジスタ２８のOG端子には遅延回路３０
が接続されている。
が接続されている。
この遅延回路３０は、OG端子に直列接続された抵抗Ｒ１
と、抵抗Ｒ１の出力側とアース間に接続されたコンデン
サＣと、抵抗Ｒ１とコンデンサＣの接続点に接続された
インバータ３２から成り、OG端子から出力される信号を
Ｔ／２だけ遅延させて、１ワード期間（＝２２Ｔ）を、
１ワードの１番目から１８番目の各ビットクロック周期
の期間（上位１８ビット期間）と、それ以降で１９番目
と２０番目のビットクロック周期を含み次の１ワードの
開始時点までの期間（下位２ビット期間）に分け、上位
１８ビット期間は「Ｈ」、下位２ビット期間は「Ｌ」と
なる区分信号を出力する。
と、抵抗Ｒ１の出力側とアース間に接続されたコンデン
サＣと、抵抗Ｒ１とコンデンサＣの接続点に接続された
インバータ３２から成り、OG端子から出力される信号を
Ｔ／２だけ遅延させて、１ワード期間（＝２２Ｔ）を、
１ワードの１番目から１８番目の各ビットクロック周期
の期間（上位１８ビット期間）と、それ以降で１９番目
と２０番目のビットクロック周期を含み次の１ワードの
開始時点までの期間（下位２ビット期間）に分け、上位
１８ビット期間は「Ｈ」、下位２ビット期間は「Ｌ」と
なる区分信号を出力する。
この区分信号形成回路１８の出力側には、同期クロック
形成回路１９が接続されており、ビットクロックBCK
0と、区分信号とからビットクロックBCK1が形成され
る。
形成回路１９が接続されており、ビットクロックBCK
0と、区分信号とからビットクロックBCK1が形成され
る。
同期クロック形成回路１９は、遅延回路３０の出力側と
ディジタルフィルタ１２のビットクロックBCK端子と接
続されたＮＡＮＤ回路３４と、このＮＡＮＤ回路３４の
出力側に接続されたインバータ３６とから成り、区分信
号が「Ｈ」となる１番目から１８番目の各ビットクロッ
ク周期に係るビットクロックBCK0の立ち上がりはそのま
ま出力し、１９番目と２０番目のビットクロック周期に
係るビットクロックBCK0の立ち上がりの出力を阻止し
て、ＤＡ変換器１４，１６用のビットクロックBCK1を形
成する（第２図参照）。
ディジタルフィルタ１２のビットクロックBCK端子と接
続されたＮＡＮＤ回路３４と、このＮＡＮＤ回路３４の
出力側に接続されたインバータ３６とから成り、区分信
号が「Ｈ」となる１番目から１８番目の各ビットクロッ
ク周期に係るビットクロックBCK0の立ち上がりはそのま
ま出力し、１９番目と２０番目のビットクロック周期に
係るビットクロックBCK0の立ち上がりの出力を阻止し
て、ＤＡ変換器１４，１６用のビットクロックBCK1を形
成する（第２図参照）。
この同期クロック形成回路１９の出力側は、ＤＡ変換器
１４、１６のBCK端子と接続されており、１８ビットシ
リアルデータを取り込むためのビットクロックBCK1とし
て使用される。
１４、１６のBCK端子と接続されており、１８ビットシ
リアルデータを取り込むためのビットクロックBCK1とし
て使用される。
区分信号形成回路１８の出力側にはまた、Ｌch，Ｒch別
の下位ビットデータ抽出回路２０，２２が接続されてお
り、２０ビットシリアルデータＬＤ，ＲＤの下位２ビッ
トのデータが抽出され、並列出力される。
の下位ビットデータ抽出回路２０，２２が接続されてお
り、２０ビットシリアルデータＬＤ，ＲＤの下位２ビッ
トのデータが抽出され、並列出力される。
下位ビットデータ抽出回路２０は、出力ラッチ形の８ビ
ットレジスタから成り、区分信号形成回路１８の出力側
がCLR端子（クリア端子）と接続されて区分信号が入力
されるようになっており、CLK端子（クロック端子）は
ディジタルフィルタ１２のBCK端子と接続されており、
ビットクロックBCK0が入力されるようになっている。
ットレジスタから成り、区分信号形成回路１８の出力側
がCLR端子（クリア端子）と接続されて区分信号が入力
されるようになっており、CLK端子（クロック端子）は
ディジタルフィルタ１２のBCK端子と接続されており、
ビットクロックBCK0が入力されるようになっている。
更に、下位ビットデータ抽出回路２０のSI端子（データ
入力端子）はディジタルフィルタ１２のDOL端子と接続
されており、２０ビットシリアルデータＬＤが入力され
るようになっており、RCLK端子（ラッチクロック端子）
はインバータ２７の出力側と接続されておりワードクロ
ックWdCK0′が入力されるようになっている。
入力端子）はディジタルフィルタ１２のDOL端子と接続
されており、２０ビットシリアルデータＬＤが入力され
るようになっており、RCLK端子（ラッチクロック端子）
はインバータ２７の出力側と接続されておりワードクロ
ックWdCK0′が入力されるようになっている。
この下位ビットデータ抽出回路２０は、区分信号が
「Ｈ」の間、CLK端子に入力されるビットクロックBCK0
の立ち上がりに関わらず、シフト動作を行わず、１段目
から８段目までの出力端子であるOA端子からOH端子まで
の出力状態を変化させない。
「Ｈ」の間、CLK端子に入力されるビットクロックBCK0
の立ち上がりに関わらず、シフト動作を行わず、１段目
から８段目までの出力端子であるOA端子からOH端子まで
の出力状態を変化させない。
よって、SI端子に入力されている２０ビットシリアルデ
ータＤＬの内、ＭＳＢから18ＳＢまでの各ビットデータ
は下位ビットデータ抽出回路２０に入力されない。
ータＤＬの内、ＭＳＢから18ＳＢまでの各ビットデータ
は下位ビットデータ抽出回路２０に入力されない。
その後、区分信号が「Ｌ」になると、CLK端子に入力さ
れるビットクロックBCK0の立ち上がり毎に、SI端子に入
力されているデータのシフト入力を行う。
れるビットクロックBCK0の立ち上がり毎に、SI端子に入
力されているデータのシフト入力を行う。
よって、SI端子に入力されている２０ビットシリアルデ
ータＬＤの内、19ＳＢと20ＳＢに係る下位２ビット分の
データが内部に取り込まれる。
ータＬＤの内、19ＳＢと20ＳＢに係る下位２ビット分の
データが内部に取り込まれる。
そして、１ワードの終了でワードクロックWdCK0が立ち
下がり、RCLK端子の入力が立ち上がると、出力ラッチが
掛かって19ＳＢに係るビットデータがOB端子から出力さ
れ、20ＳＢ（ＬＳＢ）に係るビットデータがOA端子から
出力される。
下がり、RCLK端子の入力が立ち上がると、出力ラッチが
掛かって19ＳＢに係るビットデータがOB端子から出力さ
れ、20ＳＢ（ＬＳＢ）に係るビットデータがOA端子から
出力される。
これにより、ワードクロックWdCK0の立ち下がりタイミ
ングに２０ビットシリアルデータＬＤの内下位２ビット
が抽出され、並列出力されることになる（第２図参
照）。
ングに２０ビットシリアルデータＬＤの内下位２ビット
が抽出され、並列出力されることになる（第２図参
照）。
この下位２ビットの出力状態は、次にワードクロックWd
CK0が立ち下がるまで保持される。
CK0が立ち下がるまで保持される。
Ｒch用の下位ビットデータ抽出回路２２についても、Ｌ
ch用と同様に構成されており、唯一の相違はSI端子がデ
ィジタルフィルタ１２のDOR端子と接続されている点で
ある。
ch用と同様に構成されており、唯一の相違はSI端子がデ
ィジタルフィルタ１２のDOR端子と接続されている点で
ある。
よって、１９番目と２０番目のビットクロックBCK0の立
ち上がりでSI端子に入力されている２０ビットシリアル
データＲＤの内、19ＳＢと20ＳＢに係る下位２ビット分
のデータが内部に取り込まれる。
ち上がりでSI端子に入力されている２０ビットシリアル
データＲＤの内、19ＳＢと20ＳＢに係る下位２ビット分
のデータが内部に取り込まれる。
そして、ワードクロックWdCK0が立ち下がり、RCLK端子
の入力が立ち上がると、出力ラッチが掛かって19ＳＢに
係るビットデータがOB端子から出力され、20ＳＢ（ＬＳ
Ｂ）の係るビットデータがOA端子から出力される。
の入力が立ち上がると、出力ラッチが掛かって19ＳＢに
係るビットデータがOB端子から出力され、20ＳＢ（ＬＳ
Ｂ）の係るビットデータがOA端子から出力される。
これにより、ワードクロックWdCK0の立ち下がりタイミ
ングに２０ビットシリアルデータＲＤの内、下位２ビッ
トが抽出され、並列出力される（第２図参照）。
ングに２０ビットシリアルデータＲＤの内、下位２ビッ
トが抽出され、並列出力される（第２図参照）。
この下位２ビットの出力状態は、次にワードクロックWd
CK0が立ち下がるまで保持される。
CK0が立ち下がるまで保持される。
下位ビットデータ抽出回路２０の並列出力側にはＬch用
の加算回路２４が接続されており、抽出された下位２ビ
ットのデータに対し、各々所定の重み付けをしながら、
ＤＡ変換器１４から出力されるアナログ信号電流に電流
加算され、更に、Ｌchのアナログオーディオ信号電圧に
変換されて出力される。
の加算回路２４が接続されており、抽出された下位２ビ
ットのデータに対し、各々所定の重み付けをしながら、
ＤＡ変換器１４から出力されるアナログ信号電流に電流
加算され、更に、Ｌchのアナログオーディオ信号電圧に
変換されて出力される。
加算回路２４は、非反転入力端子がアースされたオペア
ンプ３８を有している。
ンプ３８を有している。
そしてＤＡ変換器１４のI-OUT端子が直接反転入力端子
と接続されており、下位ビットデータ抽出回路２０のOA
端子が抵抗Ｒ２を介して、また、OB端子が抵抗Ｒ３を介
して反転入力端子と接続されている。
と接続されており、下位ビットデータ抽出回路２０のOA
端子が抵抗Ｒ２を介して、また、OB端子が抵抗Ｒ３を介
して反転入力端子と接続されている。
オペアンプ３８の出力端子がフィードバック抵抗Ｒｆを
介して反転入力端子と接続されている。
介して反転入力端子と接続されている。
抵抗Ｒ２，Ｒ３の値は、ＤＡ変換器１４がＤＡ変換する
１８ビットシリアルデータの内、ＭＳＢを含めて上位１
７ビットが「０」で、最小ビットが「１」としたときの
出力電流値をｉｃ、OA端子出力が「１」のときのOA端子
電圧をＶＥとしたとき、Ｒ３＝２ＶＥ／ｉｃ、Ｒ２＝４
ＶＥ／ｉｃとされており、２０ビットシリアルデータＬ
ＤのうちＤＡ変換器１４でＤＡ変換された上位１８ビッ
トに係る電流値に対し、抵抗Ｒ２、Ｒ３から出力される
アナログ信号電流値は２０ビットシリアルデータの下位
２ビットに対応する重み付けがされた形となり、かつ、
オペアンプ３８で、加算と電圧変換がなされてＬchのア
ナログオーディオ信号電圧として出力されるようになっ
ている。
１８ビットシリアルデータの内、ＭＳＢを含めて上位１
７ビットが「０」で、最小ビットが「１」としたときの
出力電流値をｉｃ、OA端子出力が「１」のときのOA端子
電圧をＶＥとしたとき、Ｒ３＝２ＶＥ／ｉｃ、Ｒ２＝４
ＶＥ／ｉｃとされており、２０ビットシリアルデータＬ
ＤのうちＤＡ変換器１４でＤＡ変換された上位１８ビッ
トに係る電流値に対し、抵抗Ｒ２、Ｒ３から出力される
アナログ信号電流値は２０ビットシリアルデータの下位
２ビットに対応する重み付けがされた形となり、かつ、
オペアンプ３８で、加算と電圧変換がなされてＬchのア
ナログオーディオ信号電圧として出力されるようになっ
ている。
下位ビットデータ抽出回路２２の出力側とＤＡ変換器１
６の出力側には加算回路２６が接続されている。
６の出力側には加算回路２６が接続されている。
この加算回路２６は加算回路２４と全く同様に構成され
ており、２０ビットシリアルデータＲＤのうちＤＡ変換
器１６でＤＡ変換された上位１８ビットに係る電流値に
対し、抵抗Ｒ４，Ｒ５から出力される電流値は２０ビッ
トシリアルデータＲＤの下位２ビットに対応する重み付
けがされた形となり、かつ、オペアンプ４０で、加算と
電圧変換がなされてＲchのアナログオーディオ信号電圧
として出力される。
ており、２０ビットシリアルデータＲＤのうちＤＡ変換
器１６でＤＡ変換された上位１８ビットに係る電流値に
対し、抵抗Ｒ４，Ｒ５から出力される電流値は２０ビッ
トシリアルデータＲＤの下位２ビットに対応する重み付
けがされた形となり、かつ、オペアンプ４０で、加算と
電圧変換がなされてＲchのアナログオーディオ信号電圧
として出力される。
次に、この実施例の動作を第２図のタイムチャートを参
照して説明する。
照して説明する。
ＤＡ変換装置１０では、Ｌch側とＲch側が全く同じ動作
を行うので、ここではＬch側についてのみ説明すること
とする。
を行うので、ここではＬch側についてのみ説明すること
とする。
ｔ＝ｔ０で１ワード期間が開始すると、ディジタルフィ
ルタ１２のDOL端子からは、Ｌchの２０ビットシリアル
データＬＤの内、ＭＳＢがｔ０で出力されたあと、１Ｔ
経過する毎に、２ＳＢ、３ＳＢ、……と１ビットずつ出
力され、ｔ０から１９Ｔ経過したところで20ＳＢ＝ＬＳ
Ｂが出力される。
ルタ１２のDOL端子からは、Ｌchの２０ビットシリアル
データＬＤの内、ＭＳＢがｔ０で出力されたあと、１Ｔ
経過する毎に、２ＳＢ、３ＳＢ、……と１ビットずつ出
力され、ｔ０から１９Ｔ経過したところで20ＳＢ＝ＬＳ
Ｂが出力される。
この２０ビットシリアルデータＬＤは、ＤＡ変換装置１
０のＤＡ変換器１４のDATA端子と、下位ビットデータ抽
出回路２０のSI端子に入力される。
０のＤＡ変換器１４のDATA端子と、下位ビットデータ抽
出回路２０のSI端子に入力される。
また、ディジタルフィルタ１２からは２０ビットシリア
ルデータＬＤの入力に同期した外部入力同期クロックと
して、ワードクロックWdCK0とビットクロックBCK0がＤ
Ａ変換装置１０に出力される。
ルデータＬＤの入力に同期した外部入力同期クロックと
して、ワードクロックWdCK0とビットクロックBCK0がＤ
Ａ変換装置１０に出力される。
ワードクロックWdCK0は、ｔ０で立ち下がって「Ｌ」と
なり、１１Ｔ経過時点で立ち上がって「Ｈ」となり、ｔ
０から２２Ｔ経過した時点で立ち下がって「Ｌ」とな
る。
なり、１１Ｔ経過時点で立ち上がって「Ｈ」となり、ｔ
０から２２Ｔ経過した時点で立ち下がって「Ｌ」とな
る。
よって、ワードクロックWdCK0の立ち下がりから立ち下
がりまでの２２Ｔが１ワード期間となる。
がりまでの２２Ｔが１ワード期間となる。
ビットクロックBCK0は、ｔ０で立ち下がって「Ｌ」とな
り、Ｔ／２経過時点で１ワード期間での１番目の立ち上
がりをして「Ｈ」となり、ｔ０からＴ経過した時点で再
び立ち下がって「Ｌ」となり、ｔ０から３Ｔ／２経過し
た時点で２番目の立ち上がりをして「Ｈ」となり、以
降、２０Ｔ経過するまで同様の変化を繰り返す。
り、Ｔ／２経過時点で１ワード期間での１番目の立ち上
がりをして「Ｈ」となり、ｔ０からＴ経過した時点で再
び立ち下がって「Ｌ」となり、ｔ０から３Ｔ／２経過し
た時点で２番目の立ち上がりをして「Ｈ」となり、以
降、２０Ｔ経過するまで同様の変化を繰り返す。
ｔ０から１１Ｔ経過するまでのワードクロックWdCK0が
「Ｌ」の間、区分信号形成回路１８の８ビットシフトレ
ジスタ２８はクリア状態になるのでOG端子出力は「Ｌ」
となり、ｔ０から１１Ｔ経過したあと、ビットクロック
BCK0の立ち上がり毎にＡ端子に入力されている「Ｈ」を
１段ずつシフトしていく。
「Ｌ」の間、区分信号形成回路１８の８ビットシフトレ
ジスタ２８はクリア状態になるのでOG端子出力は「Ｌ」
となり、ｔ０から１１Ｔ経過したあと、ビットクロック
BCK0の立ち上がり毎にＡ端子に入力されている「Ｈ」を
１段ずつシフトしていく。
よって、ｔ０から見て、ビットクロックBCK0の１８番目
の立ち上がりで８ビットシフトレジスタ２８のOG端子出
力が「Ｈ」となり（ｔ０から３５Ｔ／２経過時点）、ワ
ードクロックWdCK0が立ち下がったところで「Ｌ」に落
ちる。
の立ち上がりで８ビットシフトレジスタ２８のOG端子出
力が「Ｈ」となり（ｔ０から３５Ｔ／２経過時点）、ワ
ードクロックWdCK0が立ち下がったところで「Ｌ」に落
ちる。
OG端子の出力は、遅延回路３０でＴ／２だけ遅延され、
かつ、反転されて区分信号として、同期クロック形成回
路１９と下位ビットデータ抽出回路２０へ出力される。
かつ、反転されて区分信号として、同期クロック形成回
路１９と下位ビットデータ抽出回路２０へ出力される。
同期クロック形成回路１９では、区分信号がビットクロ
ックBCK0とともにＮＡＮＤ回路３４に入力され、このＮ
ＡＮＤ回路３４の出力がさらにインバータ３６で反転さ
れる。
ックBCK0とともにＮＡＮＤ回路３４に入力され、このＮ
ＡＮＤ回路３４の出力がさらにインバータ３６で反転さ
れる。
よって同期クロック形成回路１９の出力は、ビットクロ
ックBCK0の内、ｔ０から１８Ｔ経過するまでの１８個分
だけとなり、ＤＡ変換器１４用の同期クロックの１つで
あるビットクロックBCK1としてＤＡ変換器１４へ出力さ
れる。
ックBCK0の内、ｔ０から１８Ｔ経過するまでの１８個分
だけとなり、ＤＡ変換器１４用の同期クロックの１つで
あるビットクロックBCK1としてＤＡ変換器１４へ出力さ
れる。
このＤＡ変換器１４には、外部入力同期クロックの１つ
であるワードクロックWdCK0も同期クロックの１つのワ
ードクロックWdCK1として入力されている。
であるワードクロックWdCK0も同期クロックの１つのワ
ードクロックWdCK1として入力されている。
ＤＡ変換器１４は、ｔ０でワードクロックWdCK0が立ち
下がったあと、同期クロック形成回路１９から入力され
るビットクロックBCK1の立ち上がり毎に、２０ビットシ
リアルデータＬＤのＭＳＢから１ビットずつデータの取
り込みを行う。
下がったあと、同期クロック形成回路１９から入力され
るビットクロックBCK1の立ち上がり毎に、２０ビットシ
リアルデータＬＤのＭＳＢから１ビットずつデータの取
り込みを行う。
このデータの取り込みは、１８ＳＢまでなされる。
そして次のワードクロックWdCK0の立ち下がり時点ｔ１
で、ＤＡ変換器１４は、取り込んだ１８ビットシリアル
データに対しＤＡ変換を行い、アナログ信号電流として
出力する。
で、ＤＡ変換器１４は、取り込んだ１８ビットシリアル
データに対しＤＡ変換を行い、アナログ信号電流として
出力する。
一方、下位ビットデータ抽出回路２０は、区分信号が
「Ｈ」の間、ビットクロックBCK0が入力されても、デー
タの取り込み動作を行わずディジタルフィルタ１２から
出力されている２０ビットシリアルデータＬＤの内、Ｍ
ＳＢから18ＳＢまで無視し、また、この間出力状態を変
化させない。
「Ｈ」の間、ビットクロックBCK0が入力されても、デー
タの取り込み動作を行わずディジタルフィルタ１２から
出力されている２０ビットシリアルデータＬＤの内、Ｍ
ＳＢから18ＳＢまで無視し、また、この間出力状態を変
化させない。
そしてｔ０から１８Ｔ経過し、区分信号が「Ｌ」になっ
たあと、１９番目と２０番目のビットクロックBCK0の立
ち上がりで、19ＳＢと20ＳＢのデータをシフト動作で取
り込む。
たあと、１９番目と２０番目のビットクロックBCK0の立
ち上がりで、19ＳＢと20ＳＢのデータをシフト動作で取
り込む。
その後、ワードクロックWdCK0の立ち下がり時点ｔ
１で、下位ビットデータ抽出回路２０は、OB端子から19
ＳＢを出力し、OA端子から20ＳＢを出力する。
１で、下位ビットデータ抽出回路２０は、OB端子から19
ＳＢを出力し、OA端子から20ＳＢを出力する。
下位ビットデータ抽出回路２０から並列出力された19Ｓ
Ｂと20ＳＢのデータは、論理状態に対応する電圧状態と
して出力されるが、加算回路２４で19ＳＢと20ＳＢのビ
ット位置に応じた重み付けで電流値に変換されながら、
ＤＡ変換器１４から出力されるアナログ信号電流に加算
され、かつ、電圧に変換されてＬchのアナログオーディ
オ信号電圧として出力される。
Ｂと20ＳＢのデータは、論理状態に対応する電圧状態と
して出力されるが、加算回路２４で19ＳＢと20ＳＢのビ
ット位置に応じた重み付けで電流値に変換されながら、
ＤＡ変換器１４から出力されるアナログ信号電流に加算
され、かつ、電圧に変換されてＬchのアナログオーディ
オ信号電圧として出力される。
ＤＡ変換器１４、下位ビットデータ抽出回路２０、加算
回路２４の出力状態は、ｔ１から２２Ｔ経過するまで保
持される。
回路２４の出力状態は、ｔ１から２２Ｔ経過するまで保
持される。
以下、同様の動作を繰り返すことで、ディジタルフィル
タ１２から出力される２０ビットシリアルデータＬＤが
Ｌchのアナログオーディオ信号電圧に変換されていく。
タ１２から出力される２０ビットシリアルデータＬＤが
Ｌchのアナログオーディオ信号電圧に変換されていく。
Ｒch側についても全く同様の動作により、ディジタルフ
ィルタ１２から出力される２０ビットシリアルデータＲ
ＤがＲchのアナログオーディオ信号電圧に変換されてい
く。
ィルタ１２から出力される２０ビットシリアルデータＲ
ＤがＲchのアナログオーディオ信号電圧に変換されてい
く。
この実施例によれば、外部入力同期クロックとしてのワ
ードクロックWdCK0′とビットクロックBCK0から区分信
号形成回路１８で、ディジタルフィルタ１２から出力さ
れる２０ビットシリアルデータＬＤ（ＲＤ）のうち、Ｍ
ＳＢから18ＳＢまでの上位ビットと、19ＳＢ及び20ＳＢ
の下位ビットを区分するタイミングを示す区分信号を形
成し、同期クロック形成回路１９で区分信号を用いてビ
ットクロックBCK0を区分し、上位ビットに対応するビッ
トクロックBCK1を形成してＤＡ変換器１４（１６）にワ
ードクロックWdCK0とともに同期クロックとして入力し
たので、ＤＡ変換器１４（１６）はディジタルフィルタ
１２から出力される２０ビットシリアルデータＬＤ（Ｒ
Ｄ）の内、上位１８ビットだけＤＡ変換を行い、アナロ
グ信号電流として出力し、また、下位ビットデータ抽出
回路２０（２２）により、区分信号とワードクロックWd
CK0′、ビットクロックBCK0を用いて２０ビットシリア
ルデータＬＤ（ＲＤ）を区分し、下位２ビットだけ抽出
して所定のタイミングで並列出力し、更に、加算回路２
４（２６）で、下位ビットデータに所定の重み付けをし
た電流値に変換しながらＤＡ変換器１４（１６）から出
力されるアナログ信号電流に加算し、かつ、電圧変換し
てＬch（Ｒch）用のアナログオーディオ信号電圧を形成
したので、２０ビットシリアルデータをＤＡ変換する際
に、２０ビットよりビットが少なく、ディジタルオーデ
ィオ等で多用されていることから入手が容易で安価なシ
リアル入力型のＤＡ変換器１４（１６）を使用でき、他
の区分信号形成回路１８、同期クロック形成回路１９、
下位ビットデータ抽出回路２０（２２）、加算回路２４
（２６）は、一般の極めて安価な汎用品を利用して構成
できるので、全体としてコスト的な負担が著しく軽減さ
れる。
ードクロックWdCK0′とビットクロックBCK0から区分信
号形成回路１８で、ディジタルフィルタ１２から出力さ
れる２０ビットシリアルデータＬＤ（ＲＤ）のうち、Ｍ
ＳＢから18ＳＢまでの上位ビットと、19ＳＢ及び20ＳＢ
の下位ビットを区分するタイミングを示す区分信号を形
成し、同期クロック形成回路１９で区分信号を用いてビ
ットクロックBCK0を区分し、上位ビットに対応するビッ
トクロックBCK1を形成してＤＡ変換器１４（１６）にワ
ードクロックWdCK0とともに同期クロックとして入力し
たので、ＤＡ変換器１４（１６）はディジタルフィルタ
１２から出力される２０ビットシリアルデータＬＤ（Ｒ
Ｄ）の内、上位１８ビットだけＤＡ変換を行い、アナロ
グ信号電流として出力し、また、下位ビットデータ抽出
回路２０（２２）により、区分信号とワードクロックWd
CK0′、ビットクロックBCK0を用いて２０ビットシリア
ルデータＬＤ（ＲＤ）を区分し、下位２ビットだけ抽出
して所定のタイミングで並列出力し、更に、加算回路２
４（２６）で、下位ビットデータに所定の重み付けをし
た電流値に変換しながらＤＡ変換器１４（１６）から出
力されるアナログ信号電流に加算し、かつ、電圧変換し
てＬch（Ｒch）用のアナログオーディオ信号電圧を形成
したので、２０ビットシリアルデータをＤＡ変換する際
に、２０ビットよりビットが少なく、ディジタルオーデ
ィオ等で多用されていることから入手が容易で安価なシ
リアル入力型のＤＡ変換器１４（１６）を使用でき、他
の区分信号形成回路１８、同期クロック形成回路１９、
下位ビットデータ抽出回路２０（２２）、加算回路２４
（２６）は、一般の極めて安価な汎用品を利用して構成
できるので、全体としてコスト的な負担が著しく軽減さ
れる。
なお上記した実施例では、ｎ＝２０、ｍ＝１８を例に挙
げたが、ｍ＜ｎの関係があれば他の組み合わせでもよ
く、また、ＤＡ変換器は、電流出力形としたが、電圧出
力形としてもよく、このとき、加算回路はＤＡ変換器の
出力電圧と、下位ビットデータ抽出回路の並列出力電圧
とを、所定の重み付けで電圧加算するようにすればよ
い。
げたが、ｍ＜ｎの関係があれば他の組み合わせでもよ
く、また、ＤＡ変換器は、電流出力形としたが、電圧出
力形としてもよく、このとき、加算回路はＤＡ変換器の
出力電圧と、下位ビットデータ抽出回路の並列出力電圧
とを、所定の重み付けで電圧加算するようにすればよ
い。
この考案に係るＤＡ変換装置によれば、ｎビットシリア
ルデータの外部入力同期クロックを入力してＤＡ変換を
行うＤＡ変換装置において、データ入力端子と同期クロ
ック入力端子を有し、ｎビットより少ないｍビットシリ
アルデータのＤＡ変換が可能で、データ入力端子にｎビ
ットシリアルデータが入力されるＤＡ変換器を設け、区
分信号形成回路で、外部入力同期クロックから、ｎビッ
トシリアルデータの上位ｍビットと下位ｎ−ｍビットを
時間的に区分する区分信号を形成し、同期クロック形成
回路で、区分信号と外部入力同期クロックに基づき、ｎ
ビットシリアルデータの上位ｍビットに対応した同期ク
ロックを形成しＤＡ変換器へ出力し、下位ビットデータ
抽出回路で区分信号と外部入力同期クロックに基づき、
ｎビットシリアルデータから下位ｎ−ｍビットのデータ
を取り出して所定のタイミングで並列出力し、この下位
ビットデータ抽出回路の並列出力を、ビット位置に応じ
た所定の重み付けをしてＤＡ変換器の出力と加算回路で
加算するようにしたことで、外部から入力されるシリア
ルデータのビット数よりビット数が少なく、ディジタル
オーディオ等で多用されていることから入手が容易で安
価なシリアル入力型のＤＡ変換器を使用でるきととも
に、他の周辺回路も極めて安価な汎用品で構成できるの
で、全体のコストを著しく低減できる。
ルデータの外部入力同期クロックを入力してＤＡ変換を
行うＤＡ変換装置において、データ入力端子と同期クロ
ック入力端子を有し、ｎビットより少ないｍビットシリ
アルデータのＤＡ変換が可能で、データ入力端子にｎビ
ットシリアルデータが入力されるＤＡ変換器を設け、区
分信号形成回路で、外部入力同期クロックから、ｎビッ
トシリアルデータの上位ｍビットと下位ｎ−ｍビットを
時間的に区分する区分信号を形成し、同期クロック形成
回路で、区分信号と外部入力同期クロックに基づき、ｎ
ビットシリアルデータの上位ｍビットに対応した同期ク
ロックを形成しＤＡ変換器へ出力し、下位ビットデータ
抽出回路で区分信号と外部入力同期クロックに基づき、
ｎビットシリアルデータから下位ｎ−ｍビットのデータ
を取り出して所定のタイミングで並列出力し、この下位
ビットデータ抽出回路の並列出力を、ビット位置に応じ
た所定の重み付けをしてＤＡ変換器の出力と加算回路で
加算するようにしたことで、外部から入力されるシリア
ルデータのビット数よりビット数が少なく、ディジタル
オーディオ等で多用されていることから入手が容易で安
価なシリアル入力型のＤＡ変換器を使用でるきととも
に、他の周辺回路も極めて安価な汎用品で構成できるの
で、全体のコストを著しく低減できる。
第１図はこの考案の一つの実施例に係るＤＡ変換装置を
示すブロック図、第２図は第１図の動作を示すタイムチ
ャートである。 主な符号の説明 １０：ＤＡ変換装置、 １４，１６：ＤＡ変換器、 １８：区分信号形成回路、 １９：同期クロック形成回路、 ２０，２２：下位ビットデータ抽出回路、 ２４，２６：加算回路。
示すブロック図、第２図は第１図の動作を示すタイムチ
ャートである。 主な符号の説明 １０：ＤＡ変換装置、 １４，１６：ＤＡ変換器、 １８：区分信号形成回路、 １９：同期クロック形成回路、 ２０，２２：下位ビットデータ抽出回路、 ２４，２６：加算回路。
Claims (1)
- 【請求項１】ｎビットシリアルデータと外部入力同期ク
ロックを入力してＤＡ変換を行うＤＡ変換装置におい
て、 データ入力端子と同期クロック入力端子を有し、ｎビッ
トより少ないｍビットシリアルデータのＤＡ変換が可能
で、データ入力端子にｎビットシリアルデータが入力さ
れるＤＡ変換器と、 外部入力同期クロックから、ｎビットシリアルデータの
上位ｍビットと下位ｎ−ｍビットを時間的に区分する区
分信号を形成する区分信号形成回路と、 区分信号と外部入力同期クロックに基づきｎビットシリ
アルデータの上位ｍビットに対応した同期クロックを形
成しＤＡ変換器へ出力する同期クロック形成回路と、 区分信号と外部入力同期クロックに基づき、ｎビットシ
リアルデータから下位ｎ−ｍビットのデータを取り出
し、所定のタイミングで並列出力する下位ビットデータ
抽出回路と、 下位ビットデータ抽出回路の並列出力を、ビット位置に
応じた所定の重み付けをしてＤＡ変換器の出力と加算す
る加算回路と、 を備えたこと、を特徴とするＤＡ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989077899U JPH0631786Y2 (ja) | 1989-06-30 | 1989-06-30 | Ｄａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989077899U JPH0631786Y2 (ja) | 1989-06-30 | 1989-06-30 | Ｄａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316741U JPH0316741U (ja) | 1991-02-19 |
| JPH0631786Y2 true JPH0631786Y2 (ja) | 1994-08-22 |
Family
ID=31620699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989077899U Expired - Lifetime JPH0631786Y2 (ja) | 1989-06-30 | 1989-06-30 | Ｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0631786Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197019A (ja) * | 1984-03-21 | 1985-10-05 | Nec Corp | Ｄ／ａ変換装置 |
| JPS634720A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | デイジタル・アナログ変換器 |
-
1989
- 1989-06-30 JP JP1989077899U patent/JPH0631786Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316741U (ja) | 1991-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061201 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061212 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |