JPH0682372B2 - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
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- JPH0682372B2 JPH0682372B2 JP11274590A JP11274590A JPH0682372B2 JP H0682372 B2 JPH0682372 B2 JP H0682372B2 JP 11274590 A JP11274590 A JP 11274590A JP 11274590 A JP11274590 A JP 11274590A JP H0682372 B2 JPH0682372 B2 JP H0682372B2
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- 230000015654 memory Effects 0.000 description 37
- 239000000872 buffer Substances 0.000 description 33
- 238000004364 calculation method Methods 0.000 description 12
- 230000005236 sound signal Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 230000035807 sensation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Description
【発明の詳細な説明】 背景技術 本発明はディジタル信号プロセッサ（以下、DSPと称す
る）に関する。
る）に関する。
背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば特開昭64−72615号公報に示されてい
る。このようなオーディオ信号処理装置は、チューナ等
のオーディオ信号源から出力されたオーディオ信号をデ
ィジタル演算処理することにより音場制御を施すDSPが
設けられている。DSPは四則演算等の演算処理を行なう
演算部、該演算部に供給されるべきディジタルオーディ
オ信号データを記憶するデータRAMやそのオーディオ信
号データに乗算させるディジタル係数信号データ（以
下、単に係数データとする）を記憶する係数RAM等のメ
モリを備えている。DSP内では予め定められたプログラ
ムに従って各メモリ間及びメモリから演算部へ信号デー
タを転送して信号データの演算処理を高速で繰り返し行
なうことができるように構成されている。またプログラ
ムはDSP内のRAM等の書き換え可能なプログラムメモリに
書き込まれており、操作により音場モードが切り換えら
れる毎にDSP外のマイクロコンピュータによりプログラ
ムが変更される。すなわちプログラムを変更することに
よりあらゆる音響空間を作り出せるのである。
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば特開昭64−72615号公報に示されてい
る。このようなオーディオ信号処理装置は、チューナ等
のオーディオ信号源から出力されたオーディオ信号をデ
ィジタル演算処理することにより音場制御を施すDSPが
設けられている。DSPは四則演算等の演算処理を行なう
演算部、該演算部に供給されるべきディジタルオーディ
オ信号データを記憶するデータRAMやそのオーディオ信
号データに乗算させるディジタル係数信号データ（以
下、単に係数データとする）を記憶する係数RAM等のメ
モリを備えている。DSP内では予め定められたプログラ
ムに従って各メモリ間及びメモリから演算部へ信号デー
タを転送して信号データの演算処理を高速で繰り返し行
なうことができるように構成されている。またプログラ
ムはDSP内のRAM等の書き換え可能なプログラムメモリに
書き込まれており、操作により音場モードが切り換えら
れる毎にDSP外のマイクロコンピュータによりプログラ
ムが変更される。すなわちプログラムを変更することに
よりあらゆる音響空間を作り出せるのである。
従来のDSPにおいては、第２図に示すように、バッファ
メモリ１及び２、乗算器３、ALU4及びアキュームレータ
５が備えられている。また、入力されたディジタル信号
データを記憶する信号データRAM6及び複数の係数データ
を記憶する係数データRAM7が備えられている。演算時に
は信号データRAM6からは信号データが読み出されてバッ
ファメモリ１にバス８を介して供給されて保持され、係
数データRAM7からは係数データが所定のタイミングで順
次読み出されてバッファメモリ２に供給されて保持され
る。バッファメモリ1,2に保持されたデータが示す値は
乗算器３によって乗算される。乗算器３による乗算結果
はALU4によりアキュームレータ５に保持された値と加算
されてアキュームレータ５に保持される。このALU4及び
アキュームレータ５が累算手段を形成している。また、
アキュームレータ５の保持出力はバス８を介してバッフ
ァメモリ１及び信号データRAM6に接続され、保持データ
が転送されるようになっている。
メモリ１及び２、乗算器３、ALU4及びアキュームレータ
５が備えられている。また、入力されたディジタル信号
データを記憶する信号データRAM6及び複数の係数データ
を記憶する係数データRAM7が備えられている。演算時に
は信号データRAM6からは信号データが読み出されてバッ
ファメモリ１にバス８を介して供給されて保持され、係
数データRAM7からは係数データが所定のタイミングで順
次読み出されてバッファメモリ２に供給されて保持され
る。バッファメモリ1,2に保持されたデータが示す値は
乗算器３によって乗算される。乗算器３による乗算結果
はALU4によりアキュームレータ５に保持された値と加算
されてアキュームレータ５に保持される。このALU4及び
アキュームレータ５が累算手段を形成している。また、
アキュームレータ５の保持出力はバス８を介してバッフ
ァメモリ１及び信号データRAM6に接続され、保持データ
が転送されるようになっている。
このような従来のDSPにおいて、非線形関数の近似式と
して例えば、 により近似値計算を行ないたい場合がある。このcnは係
数データ、ｘは信号データである。しかしながら、第３
図に示したDSPの如くバッファメモリ２には係数データ
しか供給されない構成では乗算器３により信号データ値
ｘのべき乗を算出することは不可能であり、当然、 を算出することはできない。
して例えば、 により近似値計算を行ないたい場合がある。このcnは係
数データ、ｘは信号データである。しかしながら、第３
図に示したDSPの如くバッファメモリ２には係数データ
しか供給されない構成では乗算器３により信号データ値
ｘのべき乗を算出することは不可能であり、当然、 を算出することはできない。
また、バッファメモリ２をバス８に接続して信号データ
RAM6からの信号データがバッファメモリ1,2に供給さ
れ、乗算器３により信号データ値ｘのべき乗を算出し得
るようにすれば、近似値計算をすることはできる。
RAM6からの信号データがバッファメモリ1,2に供給さ
れ、乗算器３により信号データ値ｘのべき乗を算出し得
るようにすれば、近似値計算をすることはできる。
しかしながら、乗算器３による算出結果をアキュームレ
ータに保持すると共にバス８を介してバッファメモリ１
又は２に転送する必要がある。例えば、c2x2を算出する
ためにはx2を乗算器３にて乗算した後、その乗算結果の
値をALU4を介してアキュームレータ５に供給して保持
し、バス８を介してバッファメモリ１に転送した後、c2
とx2とを乗算することになる。よって、このデータが転
送されて来るまで新たな乗算や累算ができず、プログラ
ムのステップ数が多くなり、処理時間が掛かるという問
題点があった。
ータに保持すると共にバス８を介してバッファメモリ１
又は２に転送する必要がある。例えば、c2x2を算出する
ためにはx2を乗算器３にて乗算した後、その乗算結果の
値をALU4を介してアキュームレータ５に供給して保持
し、バス８を介してバッファメモリ１に転送した後、c2
とx2とを乗算することになる。よって、このデータが転
送されて来るまで新たな乗算や累算ができず、プログラ
ムのステップ数が多くなり、処理時間が掛かるという問
題点があった。
発明の概要 ［発明の目的］ 本発明の目的は、近似値計算の場合には処理時間の短縮
化を図ることができるDSPを提供することである。
化を図ることができるDSPを提供することである。
［発明の構成］ 本発明のDSPは、２つのディジタル信号データの値を乗
算するディジタル乗算手段及び該乗算手段の出力値を累
算するディジタル累算手段から各々なる第１及び第２演
算部を備えたディジタル信号プロセッサであり、第２演
算部の乗算手段の出力が第１及び第２演算部の双方の乗
算手段の各々の一方の入力に接続されていることを特徴
としている。
算するディジタル乗算手段及び該乗算手段の出力値を累
算するディジタル累算手段から各々なる第１及び第２演
算部を備えたディジタル信号プロセッサであり、第２演
算部の乗算手段の出力が第１及び第２演算部の双方の乗
算手段の各々の一方の入力に接続されていることを特徴
としている。
実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図に示した本発明の一実施例たるDSPにおいて、２
つの演算部が備えられている。第１演算部はバッファメ
モリ11,12、乗算器13、ALU14及びアキュームレータ15か
らなる。バッファメモリ11,12の出力は乗算器13に各々
接続されている。乗算器13の出力はALU14の入力に接続
され、ALU14の出力はアキュームレータ15に接続されて
いる。アキュームレータ15は２つの出力を有し、一方の
出力はALU14の一方の入力に接続され、他方の出力はバ
ス10に接続されている。なお、バッファメモリ11は２つ
の入力を有し、一方の入力は係数データRAM21に接続さ
れ、他方の入力はバス10に接続されている。バッファメ
モリ12は３つの入力を有し、そのうちの第１の入力は信
号データRAM22に接続され、第２の入力はバス10に接続
されている。
つの演算部が備えられている。第１演算部はバッファメ
モリ11,12、乗算器13、ALU14及びアキュームレータ15か
らなる。バッファメモリ11,12の出力は乗算器13に各々
接続されている。乗算器13の出力はALU14の入力に接続
され、ALU14の出力はアキュームレータ15に接続されて
いる。アキュームレータ15は２つの出力を有し、一方の
出力はALU14の一方の入力に接続され、他方の出力はバ
ス10に接続されている。なお、バッファメモリ11は２つ
の入力を有し、一方の入力は係数データRAM21に接続さ
れ、他方の入力はバス10に接続されている。バッファメ
モリ12は３つの入力を有し、そのうちの第１の入力は信
号データRAM22に接続され、第２の入力はバス10に接続
されている。
また、第２演算部はバッファメモリ16,17、乗算器18、A
LU19及びアキュームレータ20からなり、第１演算部と同
様に構成されている。また、バッファメモリ16の一方の
入力は係数データRAM23に接続され、他方の入力はバス1
0に接続されている。バッファメモリ17の第１の入力は
信号データRAM24に接続され、第２の入力はバス10に接
続されている。しかしながら、第２演算部の乗算器18は
３つの出力を有し、第１の出力はALU19の一方の入力に
接続され、第２の出力はバッファメモリ12の残り第３の
入力に接続され、第３の出力はバッファメモリ17の第３
の入力に接続されている。
LU19及びアキュームレータ20からなり、第１演算部と同
様に構成されている。また、バッファメモリ16の一方の
入力は係数データRAM23に接続され、他方の入力はバス1
0に接続されている。バッファメモリ17の第１の入力は
信号データRAM24に接続され、第２の入力はバス10に接
続されている。しかしながら、第２演算部の乗算器18は
３つの出力を有し、第１の出力はALU19の一方の入力に
接続され、第２の出力はバッファメモリ12の残り第３の
入力に接続され、第３の出力はバッファメモリ17の第３
の入力に接続されている。
なお、係数データRAM21,23はバス10にも接続されてい
る。また、ALU14の他方の入力は２つの入力を有し、第
１の入力が乗算器13の出力に接続され、第２の入力はバ
ス10に接続されている。
る。また、ALU14の他方の入力は２つの入力を有し、第
１の入力が乗算器13の出力に接続され、第２の入力はバ
ス10に接続されている。
また、バッファメモリ12,17の３つの入力、それ以外の
バッファメモリ11,16の２つの入力、乗算器18の３つの
出力、アキュームレータ15及び20の２つの出力、信号デ
ータRAM22,24の２つの出力、ALU14の他方の２つの入力
は選択的に１だけ又は２以上有効となるものである。こ
れらは例えば、複数の３ステートバッファ等からなる切
替回路により構成される。
バッファメモリ11,16の２つの入力、乗算器18の３つの
出力、アキュームレータ15及び20の２つの出力、信号デ
ータRAM22,24の２つの出力、ALU14の他方の２つの入力
は選択的に１だけ又は２以上有効となるものである。こ
れらは例えば、複数の３ステートバッファ等からなる切
替回路により構成される。
RAM21及び23からの係数データの読み出し動作、RAM22及
び24からの信号データの読み出し動作、ALU14,19の演算
動作、アキュームレータ15,20の保持データの出力選択
動作、乗算器18の出力選択動作等の動作はDSP内のシー
ケンスコントローラ（図示せず）によって制御される。
シーケンスコントローラはDSP内のプログラムメモリ
（図示せず）に書き込まれたプログラムに従って動作す
る。
び24からの信号データの読み出し動作、ALU14,19の演算
動作、アキュームレータ15,20の保持データの出力選択
動作、乗算器18の出力選択動作等の動作はDSP内のシー
ケンスコントローラ（図示せず）によって制御される。
シーケンスコントローラはDSP内のプログラムメモリ
（図示せず）に書き込まれたプログラムに従って動作す
る。
かかる構成を有するDSPにおいては、 の近似値計算を行なう場合には演算動作の開始前に係数
データ値c0,c1,c2……cnが係数データRMA21に書き込ま
れる。また、外部から供給されたオーディオ信号データ
ｘは信号データRAM22に書き込まれる。
データ値c0,c1,c2……cnが係数データRMA21に書き込ま
れる。また、外部から供給されたオーディオ信号データ
ｘは信号データRAM22に書き込まれる。
演算動作が開始されると、先ず、第１ステップにおいて
は、信号データRAM24から信号データｘが読み出されて
バッファメモリ12,16及び17に供給される。一方、バッ
ファメモリ11には係数データRAM21から係数データc1が
読み出されて供給される。よって、乗算器13は信号デー
タｘと係数データc1との値を乗算する。乗算器13による
乗算結果の値c1xは第１ステップより１ステップ後の第
２ステップにおいてALU14を介してアキュームレータ15
に供給されて保持される。また、乗算器18は信号データ
ｘを掛け合って二乗計算を行なう。乗算器18による乗算
結果の値x2は第２ステップにおいてバッファメモリ12及
び17に供給される。
は、信号データRAM24から信号データｘが読み出されて
バッファメモリ12,16及び17に供給される。一方、バッ
ファメモリ11には係数データRAM21から係数データc1が
読み出されて供給される。よって、乗算器13は信号デー
タｘと係数データc1との値を乗算する。乗算器13による
乗算結果の値c1xは第１ステップより１ステップ後の第
２ステップにおいてALU14を介してアキュームレータ15
に供給されて保持される。また、乗算器18は信号データ
ｘを掛け合って二乗計算を行なう。乗算器18による乗算
結果の値x2は第２ステップにおいてバッファメモリ12及
び17に供給される。
この第２ステップにおいてバッファメモリ11には係数デ
ータRAM21から係数データc2が読み出されて供給され
る。よって、乗算器13はx2と係数データ値c2とを乗算す
る。乗算器13による乗算結果の値c2x2はALU14の他方の
第１の入力に供給される。この供給に同期してアキュー
ムレータ15に保持されているデータ値c1xがALU14の一方
の入力に供給される。よって、第３ステップにおいてAL
U14はc1x＋c2x2の累算を行ない、この累算結果の値はア
キュームレータ15に保持される。また、乗算器18はバッ
ファメモリ16に保持された信号データｘとバッファメモ
リ17に保持された信号データx2とを掛け合う。乗算器18
による乗算結果の値x3は第３ステップにおいてバッファ
メモリ12及び17に供給される。
ータRAM21から係数データc2が読み出されて供給され
る。よって、乗算器13はx2と係数データ値c2とを乗算す
る。乗算器13による乗算結果の値c2x2はALU14の他方の
第１の入力に供給される。この供給に同期してアキュー
ムレータ15に保持されているデータ値c1xがALU14の一方
の入力に供給される。よって、第３ステップにおいてAL
U14はc1x＋c2x2の累算を行ない、この累算結果の値はア
キュームレータ15に保持される。また、乗算器18はバッ
ファメモリ16に保持された信号データｘとバッファメモ
リ17に保持された信号データx2とを掛け合う。乗算器18
による乗算結果の値x3は第３ステップにおいてバッファ
メモリ12及び17に供給される。
第３ステップにおいてバッファメモリ11には係数データ
RAM21から係数データc3が読み出されて供給される。よ
って、乗算器13はx3と係数データ値c3とを乗算する。乗
算器13による乗算結果の値c3x3はALU14の他方の第１の
入力に供給される。この供給に同期してアキュームレー
タ15に保持されている累算データ値c1x＋c2x2がALU14の
一方の入力に供給される。よって、第４ステップにおい
てALU14はc1x＋c2x2＋c3x3の累算を行ない、この累算結
果の値はアキュームレータ15に保持される。また、乗算
器18はバッファメモリ16に保持された信号データｘとバ
ッファメモリ17に保持された信号データx3とを掛け合
う。乗算器18による乗算結果の値x4は第４ステップにお
いてバッファメモリ12及び17に供給される。
RAM21から係数データc3が読み出されて供給される。よ
って、乗算器13はx3と係数データ値c3とを乗算する。乗
算器13による乗算結果の値c3x3はALU14の他方の第１の
入力に供給される。この供給に同期してアキュームレー
タ15に保持されている累算データ値c1x＋c2x2がALU14の
一方の入力に供給される。よって、第４ステップにおい
てALU14はc1x＋c2x2＋c3x3の累算を行ない、この累算結
果の値はアキュームレータ15に保持される。また、乗算
器18はバッファメモリ16に保持された信号データｘとバ
ッファメモリ17に保持された信号データx3とを掛け合
う。乗算器18による乗算結果の値x4は第４ステップにお
いてバッファメモリ12及び17に供給される。
このような動作を繰り返すことにより が算出されるのである。
がアキュームレータ15に保持された後のステップにおい
て係数データRAM21から係数データc0が読み出されてALU
14の他方の第２の入力に供給される。この供給に同期し
てアキュームレータ15に保持されている累算データ値 がALU14の一方の入力に供給される。よって、ALU14は の累算を行ない、この累算結果の値 はアキュームレータ15に保持される。例えば、ｎ＝４の
場合には第２図に示すように第６ステップでその累算結
果の値 はアキュームレータ15に保持されて得られる。なお、係
数データRAM21からは係数データがc1,c2,……cn,c0の順
にステップ毎に読み出される。
て係数データRAM21から係数データc0が読み出されてALU
14の他方の第２の入力に供給される。この供給に同期し
てアキュームレータ15に保持されている累算データ値 がALU14の一方の入力に供給される。よって、ALU14は の累算を行ない、この累算結果の値 はアキュームレータ15に保持される。例えば、ｎ＝４の
場合には第２図に示すように第６ステップでその累算結
果の値 はアキュームレータ15に保持されて得られる。なお、係
数データRAM21からは係数データがc1,c2,……cn,c0の順
にステップ毎に読み出される。
なお、上記した実施例においては、近似値計算として の計算を示したが、これに限定されるものではなく、他
の近似値計算の場合にも本発明を適用することができ
る。
の近似値計算の場合にも本発明を適用することができ
る。
発明の効果 以上の如く、本発明によるDSPにおいては、２つのディ
ジタル信号データの値を乗算するディジタル乗算手段及
び該乗算手段の出力値を累算するディジタル累算手段か
ら各々なる第１及び第２演算部が備えられ、第２演算部
の乗算手段の出力が第１及び第２演算部の双方の乗算手
段の各々の一方の入力に接続されている。よって、DSP
により の如く近似値計算する場合には、演算途中で累算手段の
出力からバスを介して途中結果データを乗算手段に転送
する必要がない故、信号データや係数データをメモリか
ら毎ステップ読み出して効率良いデータ処理が可能とな
るので、プログラムのステップ数を従来より少なくさせ
ることができ、これにより処理時間の短縮化を図ること
ができる。
ジタル信号データの値を乗算するディジタル乗算手段及
び該乗算手段の出力値を累算するディジタル累算手段か
ら各々なる第１及び第２演算部が備えられ、第２演算部
の乗算手段の出力が第１及び第２演算部の双方の乗算手
段の各々の一方の入力に接続されている。よって、DSP
により の如く近似値計算する場合には、演算途中で累算手段の
出力からバスを介して途中結果データを乗算手段に転送
する必要がない故、信号データや係数データをメモリか
ら毎ステップ読み出して効率良いデータ処理が可能とな
るので、プログラムのステップ数を従来より少なくさせ
ることができ、これにより処理時間の短縮化を図ること
ができる。
第１図は本発明の実施例を示すブロック図、第２図は近
似値計算の進行状況を示す図、第３図は従来のDSPの構
成を示す図である。 主要部分の符号の説明 3,13,18……乗算器 4,14,19……ALU 5,15,20……アキュームレータ
似値計算の進行状況を示す図、第３図は従来のDSPの構
成を示す図である。 主要部分の符号の説明 3,13,18……乗算器 4,14,19……ALU 5,15,20……アキュームレータ
Claims (2)
- 【請求項１】２つのディジタル信号データの値を乗算す
るディジタル乗算手段及び前記乗算手段の出力値を累算
するディジタル累算手段から各々なる第１及び第２演算
部を備えたディジタル信号プロセッサであって、前記第
２演算部の乗算手段の出力が前記第１及び第２演算部の
双方の乗算手段の各々の一方の入力に接続されているこ
とを特徴とするディジタル信号プロセッサ。 - 【請求項２】前記第２演算部の乗算手段は乗算結果を示
すデータを前記第２演算部の累算手段の入力並びに前記
第１及び第２演算部の双方の乗算手段の各々の一方の入
力に供給することを特徴とする請求項１記載のディジタ
ル信号プロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274590A JPH0682372B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
| GB9022567A GB2243469B (en) | 1990-04-27 | 1990-10-17 | Digital signal processor |
| DE19904036995 DE4036995A1 (de) | 1990-04-27 | 1990-11-20 | Digitaler signalprozessor |
| US07/844,991 US5179531A (en) | 1990-04-27 | 1992-03-02 | Accelerated digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11274590A JPH0682372B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410054A JPH0410054A (ja) | 1992-01-14 |
| JPH0682372B2 true JPH0682372B2 (ja) | 1994-10-19 |
Family
ID=14594491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11274590A Expired - Fee Related JPH0682372B2 (ja) | 1990-04-27 | 1990-04-27 | ディジタル信号プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682372B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192738A (ja) * | 1986-02-20 | 1987-08-24 | Konishiroku Photo Ind Co Ltd | 帯電防止性等が改良されたハロゲン化銀写真材料 |
-
1990
- 1990-04-27 JP JP11274590A patent/JPH0682372B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410054A (ja) | 1992-01-14 |
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