JPH06318865A - プログラマブル論理機能を実行する集積回路 - Google Patents

プログラマブル論理機能を実行する集積回路

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JPH06318865A
JPH06318865A JP4329094A JP4329094A JPH06318865A JP H06318865 A JPH06318865 A JP H06318865A JP 4329094 A JP4329094 A JP 4329094A JP 4329094 A JP4329094 A JP 4329094A JP H06318865 A JPH06318865 A JP H06318865A
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nodes
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block
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JP4329094A
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Barry K Britton
ケビン ブリットン バリー
Dwight D Hill
ダグラス ヒル ドワイト
William A Oswald
アンソニー オズワルド ウイリアム
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AT&T Inc
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】 【目的】 少ない構成可能な論理ブロック（Configurab
le Logic BlocksＣＩＰ）を用いて、多数のＲノードを
接続することができるようなＦＰＧＡのルーティング構
成を提供すること。 【構成】 本発明は、資源（例、トランジスタ）をルー
ティングする階層状のセットを有するフィールドプログ
ラマブルゲートアレイである。スイッチングＲノードと
称されるＲノードの追加のセット３０５−３０７が、ア
クセスＲノードとブロック間Ｒノードとを接続し、さら
に、ブロック間Ｒノードの間を接続する。一実施例にお
いては、第１のブロック間Ｒノード３０１−３０４は、
第２のブロック間Ｒノード３０８−３１２に、スイッチ
ングＲノード３０５−３０７により接続される。その結
果、ブロック間Ｒノードの何れの間の直接接続が不要と
なり、この少ない直接接続に利点があり、特に、スピー
ド向上に利点がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ）を実行する集積回路に関
する。
【０００２】
【従来の技術】従来の集積回路（ＩＣ）は、単一の機
能、あるいはソフトウェアプログラムによって規定され
る機能を実現していた。しかし、何れの場合にもこのＩ
Ｃの設計に際しては、機能を実現する論理構造（logic
architecture）は固定されていた。近年、その論理構造
が製造後に変更できるような集積回路が開発されてい
る。例えば、プログラマブルロジック素子（ＰＬＤ）と
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）が
開発され、その論理機能が使用者により確立されうる。
１つのＦＰＧＡを実現した回路が、例えば、米国特許第
４８７０３０２号に開示されている。図１において、従
来のＦＰＧＡ構成が示されている。この論理機能は、プ
ログラマブル機能ユニット（ＰＦＵ）１００、１０１、
１０２、１０３で実行され、これらは構成可能な論理ブ
ロック（Configurable Logic Blocks）とも称される。
各ＰＦＵは、様々な論理回路要素（ＡＮＤゲート、ＯＲ
ゲート、ＮＡＮＤゲート、ＮＯＲゲート、フリップフロ
ップ、マルチプレクサ、レジスタ、ラッチ、３状態バッ
ファ）を有し、これらは所望の論理機能、メモリ機能を
実現するために、所望の装置内で接続されている。例え
ば、典型的な論理機能は組み合わせ論理、加算器、カウ
ンタ及び他のデータパス機能を有する。さらに、またＰ
ＦＵ間の接続は必要により行うことができる。ＰＦＵ間
及びＰＦＵ内で所望の接続を行うために用いられるある
種の手段は、フューズ、アンチフューズ及びプログラム
レジスタ、または電気的に消去可能なプログラマブルリ
ードオンリメモリ（ＥＥＰＲＯＭ）により制御されるパ
ストランジスタを含む。
【０００３】図１に示すように、ＰＦＵは、ルーティン
グノード（R-nodes、ここでは導体グループ１０４、１
０５、１０６、１０７により示されている）により接続
されている。構成可能な相互接続点（Configurable Int
erconnect Points）を用いて、複数のＲノードを接続し
ている。このＣＩＰは、Ｃ−ブロック（１０８）とＳ−
ブロック（１０９）とにグループ分けされ、これらの機
能は、以下の通りである。その対称なレイアウトによ
り、ＦＰＧＡは、プログラマブル論理セル（Programmab
le Logic Cells）と称する回路の同一のブロックに分割
される。例えば、あるＰＬＣ（１２１）は、１個のＰＦ
Ｕ（１０１）と上記の関連ＲノードとＣＩＰとを含む。
集積回路の周囲には、プログラマブル入力／出力セル
（１１１、１１２）が配置され、これらは「ＰＩＣ」と
称される。これらはボンドパッド（１１７、１１８、１
１９、１２０）を介して、集積回路の外部と通信する入
力／出力ブロック（１１３、１１４、１１５、１１６）
を有する。
【０００４】現在のＦＰＧＡの構成においては、Ｒノー
ドは、以下の２つのクラスに分類される。 アクセスＲノード（Access R-nodes） 入力Ｒノードと出力Ｒノードを用いて、信号をＰＦＵ、
またはプログラマブル入力／出力セル（ＰＩＣ）内へ、
あるいはそこから信号をやりとりする。例えば、ＰＦＵ
１００に接続される導体グループ１０４、１０５は、こ
こではＰＦＵアクセスＲノードと称する。信号をプログ
ラマブル入力／出力セル（ＰＩＣ）とやりとりする入力
Ｒノードと出力Ｒノードは、ＰＩＣアクセスＲノードと
称する。
【０００５】ブロック間Ｒノード（Inter-Block R-node
s）：このブロック間Ｒノードを用いて、１つのブロッ
クから他のブロックに信号をやりとりする。例えば、導
体グループ１０６は、Ｃ−ブロック１０８とＳ−ブロッ
ク１０９とを接続し、導体グループ１０７は、Ｓ−ブロ
ック１０９とＣ−ブロック１１０とを接続する。
【０００６】アクセスＲノードとブロック間Ｒノードと
の間の接続は、この２つのＲノードをＣＩＰ（バッファ
の有無に関係なく）と共に直接接続することにより行わ
れる。このタイプの接続は、接続ブロック（Ｃ−ブロッ
ク）と称する各ＰＬＣのブロックにグループ分けされ
る。例えば、信号が、ＰＦＵ（１００）の出力である場
合は、この信号は、出力ＰＦＵアクセスＲノード（グル
ープ１０５内の）に出力されて、この２個のＲノードを
直接接続するＣＩＰ（ブロック１１０内の）をターンオ
ンすることにより、水平方向のブロック間Ｒノード（グ
ループ１０７内の）上に出力できる。同様に、信号がＰ
ＦＵ（１００）への入力である場合には、この信号は、
ブロック間Ｒノードから得られ、この２個のＲノードを
直接接続するＣＩＰ（ブロック１１０内の）をターンオ
ンすることにより、入力は、ＰＦＵアクセスＲノード上
に現れる。このブロック間Ｒノード間の接続は、この２
個のＲノードをＣＩＰ（バッファの有無に関係なく）に
より直接接続することにより行われる。例えば、水平方
向のブロック間Ｒノードはコーナーをターンオンして、
そして、垂直方向のブロック間Ｒノードに配置される。
これは、この２個のＲノードを直接接続するＣＩＰ上で
ターンオンすることにより達成される。この種の接続は
スイッチマトリックスブロック（Ｓ−ブロック）と称す
るＰＬＣ用のグループにグループ分けされる。
【０００６】図２は、Ｃ−ブロックとＳ−ブロック内の
接続の達成方法の例を示す。図２（Ａ）において、Ｃ−
ブロックが示されており、垂直方向のルーティング導体
２０１と２０２は、水平方向のルーティング導体２０３
にＣＩＰ２０５と２０６の手段により選択的に接続され
ている。同様に、垂直方向のルーティング導体２０１と
２０２は、他の水平方向のルーティング導体２０４、２
０７、２０８、２０９、２１０により、他のＣＩＰによ
り接続されている。図２（Ａ）に示すように、ＣＩＰ
は、ひし形で示されており、第１のソース／ドレイン領
域は垂直導体に、第２のソース／ドレイン領域は水平導
体に接続されるフィールド電解効果型トランジスタを含
む。このトランジスタのゲートは、抵抗（図示せず）あ
るいは所望の接続情報を記憶する他の手段により制御さ
れる。ｎ−チャネルトランジスタの場合には、このトラ
ンジスタ上のゲート電圧がハイの場合には、トランジス
タは導通し、２つの導体を接続する。図面において、黒
く塗りつぶしたひし形は、ＣＩＰが導通している場合を
表す。ゲート電圧がロウの場合には、このトランジスタ
は導通しない。これは、塗りつぶしていないひし形で表
される。上記したようにこれらの接続は、別法として、
フューズ、アンチフューズでも実現できる。
【０００７】図２（Ｂ）において、Ｓ−ブロック２５０
が図示されている。垂直方向導体２５１は水平方向導体
２５３にトランジスタ２５７を介して、水平方向導体２
５４にはトランジスタ２５８を介して選択的に接続され
る。同様に、垂直方向導体２６３は、水平方向導体２５
３、２５４にはトランジスタ２５９、２６８を介してそ
れぞれ選択的に接続される。垂直方向導体２５１、２６
３は、トランジスタ２６２を介して選択的に接続され
る。一方、水平方向導体２５３、２５４はトランジスタ
２６１を介して選択的に接続される。同様にして、垂直
方向導体２５２と２６４と、水平方向導体２５５と２５
６は、他のトランジスタにより前述したのと類似の方法
により、選択的に接続される。
【０００８】上記の構成の問題点は、ＣＩＰと共に接続
されるべき各対のＲノードが必要な点である。これらの
各ＣＩＰは相当な大きさの要素からなるため、これによ
りＦＰＧＡのサイズが大きくなることである。このよう
にサイズが大きくなることにより、ＦＰＧＡの構成は、
Ｒノードの多数の対間の接続のサブセットのみが可能と
なる点である。しかし、Ｒノード間の接続の数を減らす
ことは、あるＦＰＧＡの設計上でルーティングすること
が難しくなる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、より少ないＣＩＰを用いて、多数のＲノードを接続
することができるようなＦＰＧＡのルーティング構成を
提供することである。また、このルーティング構成の全
体のサイズが比較的小さいものを提供することである。
【００１０】
【課題を解決するための手段】本発明は、資源（例、ト
ランジスタ）をルーティングする階層状のセットを有す
るフィールドプログラマブルゲートアレイである。この
設計においては、スイッチングＲノードと称されるＲノ
ードの追加のセットが、信号をＲノード導体グループ
間、あるいはグループ内でルーティングする。例えば、
このスイッチングＲノードを用いて、アクセスＲノード
とブロック間Ｒノードとを接続し、さらに、ブロック間
Ｒノードの間を接続する。一実施例においては、第１
（水平方向）のブロック間Ｒノードは、第２（垂直方
向）のブロック間ＲノードにスイッチングＲノードによ
り接続される。その結果、ブロック間Ｒノードの何れの
間の直接接続が不要となり、この少ない直接接続に利点
があり、特に、スピード向上に利点がある。１つのアク
セスＲノードから他のアクセスＲノードへの接続もまた
可能で、その結果、あるＰＦＵにフィードバックを与
え、あるいは隣接するプログラマブル論理セル内のＰＦ
Ｕを接続する。
【００１１】
【実施例】以下の説明は、ルーティング導体をプログラ
ム上で接続する分散スイッチマトリックスを有するＦＰ
ＧＡに関する。この分散スイッチマトリックスは、ここ
では「スイッチングＲノード」と称する追加の導体のグ
ループを含む。このスイッチングＲノードは、ルーティ
ング導体の１つを他の１つにプログラム上で接続する。
このようにして、導体間の直接接続が回避され、それに
よりプログラマブル相互接続素子の数を減らすことがで
きる。多くの場合において、水平方向のルーティング導
体と垂直方向のルーティング導体の接続が提供される
が、他の方向のルーティング導体間の接続も可能であ
る。
【００１２】図３に本発明の一実施例を示す。このスイ
ッチングマトリックスＲノード（３０５−３０７）は、
水平方向のセット＃１（導体３０１−３０４）と垂直方
向のセット＃２（導体３０８−３１２）をターンオン
（導通）する関連ＣＩＰ（３１３−３３０）により選択
的に接続する。例えば、このＲノード導体３０１と３１
０は、スイッチングＲノード導体３０７と導通状態のＣ
ＩＰ３１９、３２６により接続される。同様に、Ｒノー
ド導体３０３と３１１は、スイッチングＲノード導体３
０５と導通状態のＣＩＰ３１５、３２７により接続され
る。同様に、Ｒノード導体３０４と３０９は、スイッチ
ングＲノード導体３０６と導通状態のＣＩＰ３１８、３
２４により接続されている。他のＣＩＰはターンオフ、
すなわち、非導通状態である。各スイッチングＲノード
は、少なくとも２個の関連ＣＩＰを有する。少なくとも
１個のＣＩＰがスイッチングＲノードをＲノードセット
＃１内の少なくとも１本の導体に接続するために存在
し、そして、少なくとも１個のＣＩＰが、このスイッチ
ングＲノードをＲノードセット＃２内の少なくとも１本
の導体に接続するために存在する。このＲノードセット
＃１と＃２は、ブロックアクセスＲノード、あるいはブ
ロック間Ｒノードの何れかである。
【００１３】Ｒノードの３つの組が、２以上の導体レベ
ル（層）で形成される。このレベルは互いに絶縁された
金属層である。例えば、Ｒノードセット＃１は第１金属
層で、Ｒノードセット＃２は第２金属層で、スイッチン
グＲノードは何れかのレベルに形成されている。しか
し、必要ならば１個の導体レベルのみを使用することが
できる。例えば、１個の金属レベルをＲノード用に使用
し、ポリシリコンのジャンパー（他の導体タイプ）を交
差点に配置できる。このＣＩＰは、下の半導体基板に形
成され、Ｒノード導体によりウィンドウ開口及びレベル
間バイアス（貫通導体）により接続可能である。図３は
このスイッチングＲノードの論理を表しているが、物理
的なレイアウトを意味しない。例えば、図５のレイアウ
トにおいては、スイッチングＲノードは、垂直Ｒノード
５１、５２を水平Ｒノード５０にＣＩＰ５３、５４、５
５により選択的に接続する導体セグメント５６を有す
る。図６の別のレイアウトにおいては、スイッチングＲ
ノードは、垂直方向Ｒノード６１と６２水平方向Ｒノー
ド６０にＣＩＰ６３、６４、６５により選択的に接続す
るスイッチングＲノード６６を表す。
【００１４】信号がＰＦＵの出力であるような本発明の
応用においては、信号は、出力ＰＦＵアクセスＲノード
に表れて、その後スイッチングＲノードに転送され、さ
らに、ブロック間Ｒノードに転送される。信号が、ＰＦ
Ｕ入力の場合には、この信号はブロック間Ｒノードから
取り出されて、スイッチングＲノードへ転送され、その
後、さらに入力ＰＦＵアクセスＲノードに転送される。
複数のＰＦＵアクセスＲノードとブロック間Ｒノードと
がＣＩＰを介して、同一のスイッチングＲノードに接続
できる場合には、より少ないＣＩＰを用いて、ＰＦＵア
クセスＲノードとブロック間Ｒノードとの間の必要な接
続を従来のＦＰＧＡよりも少なくて可能である。様々な
接続が可能であるが、各スイッチングＲノードは、一時
に一信号のみを搬送する。それ故に、現在の装置では、
複数のスイッチングＲノードを用いて、ＰＦＵアクセス
Ｒノードとブロック間Ｒノードとの間の複数の接続が可
能となる。２個のブロック間Ｒノードが接続されるよう
な上記の例においては、ブロック間Ｒノードの一方の上
の信号は、スイッチングＲノードに転送され、その後、
このスイッチングＲノードから他方のブロック間Ｒノー
ドに転送される。前と同様に、複数のブロック間Ｒノー
ドを同一のスイッチングＲノードに接続すると、より少
ない数のＣＩＰでもって、従来のＦＰＧＡの構造より
も、それらの間の必要な接続ができる。１個のスイッチ
ングＲノードに対し、複数の接続が可能なために、一時
に１つの信号に対しては１個の接続のみが可能である。
それ故に、現在の装置においては、複数のスイッチング
Ｒノードを用いて、ブロック間Ｒノードの２つのグルー
プの間の複数の接続が可能である。
【００１５】第３のルーティング、すなわち、ＰＦＵフ
ィードバックルーティングもスイッチングＲノードで実
現できる。これは出力アクセスＲノードをスイッチング
Ｒノードに接続し、その後、このスイッチングＲノード
を入力アクセスＲノードに接続する。このようにして、
ＰＦＵ間のルーティングは異なるＰＦＵ間のルーティン
グを行う。このスイッチングＲノードが実際にスイッチ
ングＲノードの同一のセットの場合には、これらのスイ
ッチングＲノードは３つの機能、すなわち、（１）ＰＦ
Ｕアクセスノードからブロック間Ｒノードへのルーティ
ング、（２）ブロック間Ｒノードからブロック間Ｒノー
ドへのルーティング、（３）ＰＦＵフィードバックルー
ティングの３つの機能を有する。かくして、このブロッ
ク間Ｒノードは、スイッチングＲノードの３個のセット
（言い替えると、ルーティングの各タイプに対する１つ
のセット）に接続する必要はなく、さらに、ＣＩＰの数
を減らすことができる。これにより、スイッチングＲノ
ードは同時に３つの機能を全てを実行できる。図４は１
個のスイッチングＲノードがある信号用の同時に３つの
タイプの接続を行う構成を示す。本発明に関して用いた
ように「ブロック」はあるＰＦＵ（すなわち、入力／出
力セル）とアクセスＲノードとは、直接それに接続され
ているものと考える。それ故に、ブロック間Ｒノード
は、２個のＰＦＵの間の接続をそれらの関連アクセスＲ
ノードを介して行う。複数のブロック間Ｒノードは、前
記の接続を行うために、垂直方向のブロック間Ｒノード
を水平方向のブロック間Ｒノードに接続する時に関係し
てくる。
【００１６】図４において、水平方向のブロック間Ｒノ
ード４００−４０３と垂直方向のブロック間Ｒノード４
０４−４０７は、スイッチングＲノード４０８−４１０
と関連ＣＩＰにより選択的に接続される。例えば、ブロ
ック間Ｒノード４００と４０４は、スイッチングＲノー
ド４０９を介して接続され、ブロック間Ｒノード４０１
と４０６は、スイッチングＲノード４０８を介して接続
される。それ故に、このスイッチングＲノードは、ブロ
ック間Ｒノードを選択的に接続する上記の機能を提供す
る。入力アクセスＲノード４１４と出力アクセスＲノー
ド４１２は、共にブロック間Ｒノード４００と４０４と
にスイッチングＲノード４０９を介して接続される。同
様に、出力アクセスＲノード４１２は、ブロック間Ｒノ
ード４０３にスイッチングＲノード４１０を介して接続
される。そして、このスイッチングＲノード４１０は、
ＰＦＵ４１１のアクセスＲノードをブロック間Ｒノード
に選択的に接続する機能を提供する。このスイッチング
Ｒノード４０９は、ＰＦＵ出力アクセスＲノード４１２
をＰＦＵ入力アクセスＲノード４１４に接続して、ＰＦ
Ｕフィードバックを形成する。かくして、スイッチング
Ｒノード４０９は、同時に３つの機能を実行する。さら
に、他の接続も可能で図４に示した非導通ＣＩＰにより
可能である。
【００１７】現在実行しているものにおいては、このス
イッチングＲノードは、５個のＲノードからなる４つの
組に分割される。それらは、ＰＬＣの各コーナーに１つ
づつある。Ｒノードのこれらのセットの各々は、ＰＬＣ
の各コーナーにあるブロック間Ｒノードを接続し、その
コーナーのブロック間ＲノードをＰＦＵアクセスＲノー
ドに接続し、またこのＰＦＵアクセスＲノードを互いに
接続する。例えば、出力ＰＦＵアクセスＲノードは、入
力ＰＦＵアクセスＲノードに接続されて、ＰＦＵにフィ
ードバックされる。各グループのこのスイッチングＲノ
ードは、４個のデータ導体を含み、データのニブル（４
ビット）をユーザに提供し、ＰＬＣの各コーナーに接続
される１個（または複数）の制御導体も有する。複数本
（例、８本）の４本のデータ導体を有するＲノードのグ
ループは、ある応用例においては利点が有する。しか
し、グループの数とグループ当たりのビットの数は如何
なるものでも良い。プログラマブル入力／出力セル（図
１の１１１、１１２）に接続されるこのＲノードは、Ｐ
ＦＵアクセスＲノードとブロック間Ｒノードに対するの
と同様にスイッチングＲノードで相互接続される。
【００１８】図８において、２個の隣接するプログラマ
ブル論理セル８０１と８０２が図示されている。それら
は水平方向のブロック間Ｒノード（８０５−８０６と８
１５−８１６）と垂直方向のブロック間Ｒノード（８０
７−８０８と８１７−８１８）とを有する。さらに、各
ＰＬＣは、ＰＦＵアクセスＲノード（８１１−８１２と
８２１−８２２）を有する。また、各ＰＬＣが以下のよ
うに選択的に接続するスイッチングＲノード（８０９−
８１０と８１９−８２０）とを有する。 （１） ＰＦＵアクセスＲノードを水平方向及び垂直方
向のブロック間Ｒノードへの接続。 （２） 水平方向及び垂直方向のブロック間Ｒノードの
相互接続。 （３） フィードバックをするためのあるＰＬＣ内のＰ
ＦＵアクセスＲノード間の接続。 さらに、２つの異なるＰＬＣからのスイッチングＲノー
ドは、ＣＩＰ８１３と８１４により互いに選択的に接続
可能である。これは隣接するＰＬＣ間の直接信号パスが
可能になり、この場合、ブロック間Ｒノードを使用せず
に動作スピードを上げることができる。さらに、他の使
用者のために、ブロック間Ｒノードをあけておくことが
できる。
【００１９】スイッチングＲノードは、図４と８に示さ
れ、あるＰＬＣの１つのコーナーにのみ接続され、一般
的な場合には、さらに、スイッチングＲノードは他のコ
ーナーにも接続され、その結果、各ＰＬＣの全ての４個
のコーナーにおいては、対称接続系が提供できる。この
スイッチングＲノードは、このアレイの２つの異なる軸
（水平方向及び垂直方向）に沿って、ブロック間Ｒノー
ド間の接続を提供するが、これは必ずしも必要ではな
い。例えば、図７はスイッチングＲノード７１が同一軸
（水平方向）の導体７２−７５を選択的に接続できる場
合を示している。特に、導通したＣＩＰ７６と７９は、
Ｒノード７２と７５との間の接続を提供する。Ｒノード
が異なる軸に沿って配置されていても、それらは直交す
る必要はない。例えば、Ｒノードの２つのグループは互
いに直交する軸に沿って配置される。しかし、多くの場
合軸の１つはＰＦＵのアレイの主軸と同一である。
【００２０】
【発明の効果】以上述べたように、本発明の配線の接続
構成は、従来のものに比較して、プログラム上でその接
続及び切断ができ、極めて有用なゲートアレイシステム
を提供することができる。
【図面の簡単な説明】
【図１】従来のＦＰＧＡのルーティング回路を表す図。
【図２】従来のＣ−ブロックルーティングとＳ−ブロッ
クルーティングを表す図。
【図３】本発明の一実施例によるスイッチングマトリッ
クスを表す図。
【図４】本発明の他の実施例によるスイッチングマトリ
ックスを表す図。
【図５】スイッチングＲノードを実現する導体のレイア
ウトを表す図。
【図６】スイッチングＲノードを実現する導体のレイア
ウトを表す図。
【図７】スイッチングＲノードを実現する導体のレイア
ウトを表す図。
【図８】隣接するプログラマブル論理セル内の２個のス
イッチングＲノードの接続を表す図である。
【符号の説明】
１００、１０１、１０２、１０３ プログラマブル機能
ユニットのアレイ ３０１、３０２、３０３、３０４ 第１のルーティング
導体 ３０８、３０９、３１０、３１１、３１２ 第２のルー
ティング導体 ３１３…３１６、３１９…３３０ プログラマブル相互
接続手段 ３０５、３０６、３０７ 第３のルーティング導体
フロントページの続き (72)発明者 バリー ケビン ブリットン アメリカ合衆国、18078 ペンシルベニア、 リハイ カウンテイ、シュネックスビル、 モホーク ドライブ 5072 (72)発明者 ドワイト ダグラス ヒル アメリカ合衆国、94070 カリフォルニア、 サン マテオ カウンテイ、 サン カ ルロス、 ベスト コート 718 (72)発明者 ウイリアム アンソニー オズワルド アメリカ合衆国、18104 ペンシルベニア、 リハイ カウンテイ、アレンタウン、ロン レイン 223

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブル機能ユニットのアレイ
    （１００、１０１、１０２、１０３）と、 第１のルーティング導体の複数のグループ（３０１、３
    ０２、３０３、３０４）と、 第２のルーティング導体の複数のグループ（３０８、３
    ０９、３１０、３１１、３１２）と、 からなるプログラマブル論理機能を実現する集積回路に
    おいて、 前記第１のルーティング導体の１つと前記第２のルーテ
    ィング導体の１つとをプログラム上で接続する少なくと
    も２つのプログラマブル相互接続手段（３１３…３１
    ６；３１９…３３０）をそれぞれが有する第３のルーテ
    ィング導体の複数のグループ（３０５、３０６、３０
    ７）を有することを特徴とするプログラマブル論理機能
    を実行する集積回路。
  2. 【請求項２】 前記ルーティング導体のグループは、そ
    れぞれ４個のデータ導体を有することを特徴とする請求
    項１の回路。
  3. 【請求項３】 前記ルーティング導体のグループは、さ
    らに少なくとも１つの制御導体を含むことを特徴とする
    請求項２の回路。
  4. 【請求項４】 前記第１のルーティング導体の第１グル
    ープ（４１２、４１３、４１４、４１５）は、第１のプ
    ログラマブル機能ユニット（４１１）、または第１のプ
    ログラマブル入力／出力セルにアクセスし、 前記第２のルーティング導体の第２グループ（４０４、
    ４０５、４０６、４０７）は、ブロック間ルーティング
    導体であり、 前記第３のルーティング導体の第３グループ（４０８、
    ４０９、４１０）は、前記第１グループの導体と前記第
    ２グループの導体とをプログラム上で接続することを特
    徴とする請求項１の回路。
  5. 【請求項５】 前記第１ルーティング導体の第１グルー
    プは、ブロック間ルーティング導体（４００、４０１、
    ４０２、４０３）であり、 前記第２のルーティング導体の第２グループ（４０４、
    ４０５、４０６、４０７）も、ブロック間ルーティング
    導体で、 前記第３のルーティング導体の第３グループ（４０８、
    ４０９、４１０）は、前記第１グループの導体と第２グ
    ループの導体とをプログラム上で相互接続することを特
    徴とする請求項１の回路。
  6. 【請求項６】 前記第１ルーティング導体の第１グルー
    プは、第１プログラマブル機能ユニット（４１１）の入
    力と出力にアクセスし、 前記第３のルーティング導体の少なくとも１つ（４０
    ９）は、出力アクセスルーティング導体（４１２）を所
    定のプログラマブル機能ユニット（４１１）の入力アク
    セスルーティング導体（４１４）に接続し、 これによりフィードバックを形成することを特徴とする
    請求項１の回路。
  7. 【請求項７】 前記第１ルーティング導体は、前記アレ
    イの第１軸に平行で前記第２ルーティング導体は、前記
    アレイの第２軸に平行であることを特徴とする請求項１
    の回路。
JP4329094A 1993-02-19 1994-02-18 プログラマブル論理機能を実行する集積回路 Pending JPH06318865A (ja)

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