JPH0631927B2

JPH0631927B2 - 表示データ転送方法及びディスプレイシステム

Info

Publication number: JPH0631927B2
Application number: JP61096758A
Authority: JP
Inventors: 智久小檜山; 繁村崎; 行宏関; 吉明北爪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-04-28
Filing date: 1986-04-28
Publication date: 1994-04-27
Anticipated expiration: 2009-04-27
Also published as: JPS62254181A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デュアルポートメモリを用いたディスプレイ
システムに係り、特にディスプレイ装置への表示読み出
しと非同期に描画する描画手段を備えたスプレイシステ
ムおよびそれにおける表示データ転送方法に関する。

〔従来の技術〕

近年のハードウエア技術やソフトウエア技術の進歩によ
り、パーソナルコンピュータやワークステーションに代
表される情報処理装置にはグラフィックス表示を主体と
したマンマシンインタフェースが採用されるようになっ
てきた。これの代表的なものの一つがウインドウ操作環
境と呼ばれるマンマシンインタフェースである。ウイン
ドウ操作環境とは、表示器の上にウインドウと呼ぶ矩形
の窓を１つ以上表示し、それぞれのウインドウ内で応用
プログラムを動作させるものである。このウインドウ内
に表示される文字や図形は全てグラフィックスによって
描画されるので、使用者の使い勝手を向上するためには
グラフィックス描画処理の高速化が必須となる。本明細
書においては上記のような装置を総称してディスプレイ
システム、もしくはディスプレイ装置と呼ぶことにす
る。こうしたグラフィックスによる文字や図形の描画を
主体としたディスプレイ装置においては、文字や図形な
どの表示データを格納する表示用メモリ（フレームバッ
ファもしくはＶＲＡＭ）に対する描画のためのアクセス
時間の割合をいかに増やすかが性能向上のキーポイント
となる。すなわちラスタスキャン型のディスプレイ装置
では、表示するためにフレームバッファの記憶内容を常
に読出して表示器に送らねばならないので、フレームバ
ッファに対して定常的に表示のための読出しアクセスを
行なう必要がある。この読出し動作を、以後表示読出し
という。この表示読出しに時間をとられてしまうと、描
画アクセスが抑制されて相対的にグラフィックスの描画
速度が低下してしまう。具体的には表示している期間に
ＣＰＵ等でフレームバッファに描画するためには表示読
出しのサイクルと描画アクセスのサイクルを時分割で割
当てたり、表示読出しを行なっていない期間、例えば水
平、垂直帰線期間を待って描画アクセスを行なってい
た。すなわち、フレームバッファへのアクセスは表示読
出しによるものが主導的であり、描画のためのアクセス
サイクルは特定のタイムスロット（ある定められた時刻
と時刻の間）に制限されていた。以上のような理由によ
り、フレームバッファに対する描画のためのアクセス可
能な時間の割合をいかに増やすかが性能向上のキーポイ
ントになるわけである。

この問題を解決するための技術として、特開昭５９−１
３１９７９号公報もしくは特開昭６１−１１７９１号公
報にデュアルポートメモリ、およびこれを用いたコンピ
ュータシステムが開示されている。このデュアルポート
メモリはランダムアクセスメモリ部（ランダムアクセス
メモリパート）とシリアルアクセスメモリ部（シリアル
アクセスメモリパート）を備え、ランダムアクセスメモ
リ部は通常のダイナミックメモリと同様にメモリセルを
ロウ（行）とカラム（列）のマトリクスで構成してお
り、シリアルアクセスメモリ部は上記ランダムアクセス
メモリ部の１ロウ分のデータをデータ転送と呼ぶ１回の
メモリサイクルでコピーできるように１ロウに含まれる
カラムのビット数分のデータを格納できる容量を備えて
いる。そして表示のための読出しアクセスがランダムア
クセスメモリ部に格納された表示データをアドレスの順
番に読み出せばよいことに着目して、一旦シリアルアク
セスメモリ部にデータ転送した内容は読出しアドレスを
与えることなく、単に読出しクロックを与えることによ
り順次読み出すことができる。また、シリアルアクセス
メモリ部はシフトレジスタで構成されており、このシフ
トレジスタに設けられている複数のタップを選択するこ
とで、ある程度、最初の読出し位置が変えられるもので
あった。このデュアルポートメモリをフレームバッファ
に用いることにより、表示データを初めにシリアルアク
セスメモリ部に転送して読出せば、ランダムアクセスメ
モリ部からシリアルアクセスメモリ部へのデータ転送サ
イクルや、メモリのリフレッシュサイクルに要する期間
以外の残りの期間は全て描画のためのアクセスを行なう
ことができ、描画処理の高速化が図れる。

上記デュアルポートメモリはシリアルアクセスメモリ部
を構成するシフトレジスタに設けられている複数のタッ
プを出力信号として選択する方式であったために読出し
位置の指定には制限があった。これに対して、特開昭６
０−７２０２０号公報に開示されているデュアルポート
メモリは、スクロール処理に適するようにシリアルアク
セスメモリ部の任意の位置から読み出しを開始するよう
なデータ転送が可能である。これは、例えば、第６図
（ｂ）に示したように、表示領域５４−ａをフレームバ
ッファ１０上で移動させるときにに適したメモリであ
る。

〔発明が解決しようとする問題点〕

上記従来技術では水平方向のメモリ幅（もしくはビット
マップを構成する画素数）が２のべき乗のときしか考慮
されていなかった。２のべき乗の値として５１２画素や
１０２４画素のときが述られている。一方、ディスプレ
イ装置の水平方向の画素数は、一般的には２のべき乗で
なはいことが多く、例えば６４０画素や１１２０画素と
いった解像度の場合が多い。加えて従来の装置では、フ
レームバッファに第６図（ｂ）にあるような未使用領域
を設けず、第６図（ａ）のようなビットマップ構成にし
てフレームバッファを有効利用している場合が多い。こ
れを具体的に説明すると、第６図（ａ）において、メモ
リ幅４００と表示領域５４−ａが共に６４０画素分であ
り、フレームバッファの６４１画素目が次の水平ライン
の第１画素に相当する場合が考えられる。また、第６図
（ｂ）において、メモリ幅４００が例えば１０２４画素
分あり、表示領域５４−ａが６４０画素分であるような
場合、フレームバッファの第６４１画素目から第１０２
４画素目までは未使用領域になる。

なぜ第６図（ａ）のようなビットマップ構成が多く用い
られているかといえば、フレームバッファを有効利用で
きることもその一因であるが、最も大きい要因は従来装
置との互換性を維持するためである。つまりこれまでに
開発され、運用されている膨大なソフトウエア資産を変
更することなしに性能を向上するためにはハードウエア
の互換性は不可欠である。従来の装置ではフレームバッ
ファ用のメモリ素子が比較的高価であったので、容量を
必要最小限に押えて装置全体のコストを下げるために第
６図（ａ）のようなビットマップ構成を採用していた
が、半導体の製造コストが下がって第６図（ｂ）のよう
な未使用領域を設けたことによるメモリコストの増加が
装置全体のコストに響かなくなったとしても、依然、互
換性を保つために第６図（ａ）のようなビットマップ構
成が必要とされていた。

さて、デュアルポートメモリに限らず、一般にダイナミ
ックメモリを表示用フレームバッファに使用するとき、
第６図（ａ）のようなビットマップ構成を実現するため
には、水平１ライン分の表示データをランダムアクセス
メモリ部の複数のロウに格納する場合が必ず必要であ
る。なぜならばこれらのメモリ素子のカラム方向のビッ
ト数はほぼ例外なく２のべき乗であり、先に述べたよう
にディスプレイ装置の水平方向の画素数（第６図におけ
る表示領域５４−ａ）は６４０、１１２０など一般的に
は２のべき乗ではないことが多いため、１ロウに含まれ
るカラムのビット数をｎ、１水平の表示を行なうのに必
要なメモリセルアレイ当りのビット数をｍとすると、ｎ
がｍの倍数にはならないので、ラインによっては表示デ
ータがランダムアクセスメモリ部の複数のロウにまたが
って書込まれる。ここではフレームバッファにデュアル
ポートメモリを用いることを前提とするので、こうした
複数のロウに格納されたデータの読み出しにはリアルタ
イムデータ転送とよぶデータ転送サイクルが必要となっ
てくる。リアルタイムデータ転送とは、現在シリアルア
クセスメモリ部にデータ転送されている表示データが表
示読出しの最中に終了したときに行なうもので、次のロ
ウに格納されている続きの表示データを、表示読乱しの
切れ目なしにシリアルアクセスメモリ部にデータ転送す
る制御をいう。

まず、上記特開昭５９−１３１９７９号公報、特開昭６
１−１１７９１号公報および特開昭６０−７２０２０号
公報による従来技術ではリアルタイムデータ転送を行な
うための手段を備えていなかったために、もっぱらリア
ルタイムデータ転送が不要な、メモリ幅が２のべき乗の
場合のみを論じていた。

ところでラスタスキャン型のディスプレイ装置において
はノンインタレース方式とインタレース方式の二つの走
査方式がある。ノンインタレース方式とは、水平走査を
上から下に順番に走査して１画面のデータを表示する方
式で、インタレース方式とはテレビジョン放送のように
１ラインおきに水平走査を行ない、偶数ラインのみのフ
ィールドと奇数ラインのみのフィールドの２回の垂直走
査で１画面（１フレーム）を表示する方式である。イン
タレース方式はディスプレイ装置の動作周波数がノンイ
ンタレース方式に比べて低くできるので低価格なシステ
ムを構築するのに適しており、パーソナルコンピュータ
などではよく用いられている。しかし、このようなイン
タレース方式のディスプレイ装置にデュアルポートメモ
リを用いてフレームバッファを構成しようとすると問題
が生じる。前述のようにインタレース方式では１ライン
おきの表示データを表示器に対して読出さねばならない
ので、表示すべきデータの格納アドレスが水平走査毎に
不連続（飛び飛び）になり、これを補正するために水平
走査の初めに必ず一回のデータ転送が必要になることで
ある。

そこで本発明の第１の目的は、デュアルポートメモリを
フレームバッファに用いて、メモリ幅が２のべき乗以外
の場合でも制御できるようにするためのリアルタイムデ
ータ転送を行なう際に、シリアルアクセスメモリ部の残
りのデータ数を計数することなしに該リアルタイムデー
タ転送を行なうタイミングを発生できる表示データの転
送方法を提供することにある。

また本発明の第２の目的は、インタレース走査の場合で
あっても、デュアルポートメモリをフレームバッファに
用いることができる表示データの転送方式を提供するこ
とにある。

本発明の第３の目的は、デュアルポートメモリをフレー
ムバッファに用いて、メモリ幅が２のべき乗以外の場合
を実現するためのリアルタイムデータ転送を行なう際
に、シリアルアクセスメモリ部の残りのデータ数を計数
することなしに該リアルタイムデータ転送を行なうタイ
ミングを発生できるディスプレイシステムを提供するこ
とにある。

本発明の第４の目的は、インタレース走査を場合であっ
ても、デュアルポートメモリをフレームバッファに用い
ることができるディスプレイシステムを提供することに
ある。

〔問題を解決するための手段〕

本発明の第１の目的は、デュアルポートメモリへの表示
のためのリードアクセス時に、前記デュアルポートメモ
リの列アドレス信号が所定値に達したことをデコード
し、該デコード結果に応じてランダムアクセスメモリ部
からシリアルアクセスメモリ部への第１のデータ転送の
タイミング信号を発生することにより達成される。

本発明の第２の目的は、上記第１の目的に対する手段に
加えて、各水平走査に先立ち、表示のための同期信号に
応じて第２のデータ転送タイミングを発生することによ
り達成される。

さらに本発明の第３の目的は、表示データ読み出し時
に、表示手段の走査線に対応するランダムアクセスメモ
リ部の複数の行に蓄積された表示データが表示手段にリ
アルタイムに転送されるように、デュアルポートメモリ
の列アドレス信号が所定値に達したことをデコードして
前記ランダムアクセスメモリ部から前記シリアルアクセ
スメモリ部へのデータ転送のための第一のタイミング信
号を発生する手段を当設けることにより達成される。

本発明の第４の目的は、上記第３の目的に対する手段に
加えて、表示制御手段の同期信号群に応じて、ランダム
アクセスメモリ部からシリアルアクセスメモリ部へのデ
ータ転送のための第二のタイミング信号を発生する手段
を設けることにより達成される。

〔作用〕

表示コントローラもしくは表示制御手段が出力する表示
アドレスは、表示期間中は常に更新（カウントアップ）
されている。この表示アドレスの更新とシリアルアクセ
スメモリ部の読出しは同期しているので、あと何回読出
したときにリアルタイムデータ転送が必要になるかを他
のカウンタなどの手段を用いることなく検出が可能であ
る。すなわちリアルタイムデータ転送が必要になるの
は、表示コントローラが出力する表示アドレスのうち、
デュアルポートメモリのカラムアドレスに相当する部分
のアドレスがオーバフローするときである。そこで表示
のためのリードアクセス、すなわち表示読出し時に表示
コントローラが出力するデュアルポートメモリのカラム
アドレス信号が所定値に達したことをデコードして、カ
ラムアドレス信号が所定値に達したときにランダムアク
セスメモリ部からシリアルアクセスメモリ部への第１の
データ転送のタイミング信号を発生し、該タイミング信
号に応じて、上記初めの行に続く行からシリアルアクセ
スメモリ部へデータ転送することにより、リアルタイム
データ転送を行なう。

いま、デュアルポートメモリのランダムアクセスメモリ
部の複数の行（ロウ）にはディスプレイの一走査線に対
応する表示データが蓄積されているものとする。ラスタ
スキャン型のディスプレイ装置の場合、表示は水平単位
の走査（水平走査）を垂直方向に繰り返して全画面の時
を行なう。この垂直走査の方式にはインタレース（飛び
越し走査）とノンインタレースなどの種類があるが、こ
こでは特に両者を区別せず、ある１ラインの水平走査に
着目する。この水平走査のはじめに、まず水平走査の初
めの表示データをシリアルアクセスメモリ部にデータ転
送しておく必要がある。これには、表示のための同期信
号に応じて第２のデータ転送タイミングを発生すること
により、前記一走査線に対応する表示データが蓄積され
ているランダムアクセスメモリ部の複数の行（ロウ）の
うちの初めのロウから、カラム位置を指定してシリアル
アクセスメモリ部へ表示データをデータ転送することが
できる。この時のデータ転送用アドレスは、表示コント
ローラが出力する表示アドレスのうち、水平の表示開始
位置のアドレスをそのまま用いればよい。ここで表示コ
ントローラが出力する表示アドレスの下位がカラムアド
レスに相当し、上位がロウアドレスに相当する。この結
果、シリアルアクセスメモリ部の読出しクロックにした
がって表示データが順番に出力され、インタレース方式
やノンインタレース方式の別なく水平走査に伴う表示を
開始できる。その後は前述したようにリアルタイムデー
タ転送が必要なときには、デュアルポートメモリの列ア
ドレス信号が所定値に達したことをデコードし、該デコ
ード結果に応じてランダムアクセスメモリ部からシリア
ルアクセスメモリ部への第１のデータ転送のタイミング
信号を発生することによってリアルタイムデータ転送を
行なう。

前述した動作原理に従って、リアルタイムデータ転送が
行なわれるので、このデータ転送方式を用いたディスプ
レイシステムではメモリ幅が２のべき乗以外のフレーム
バッファ構成の場合でもデュアルポートメモリを使用で
きる。

前述した動作原理に従って、このデータ転送方式を用い
たディスプレイシステムでは、インタレース方式であっ
ても、またメモリ幅が２のべき乗以外のフレームバッフ
ァ構成の場合でも、各水平走査に伴うデュアルポートメ
モリの制御を行なえる。

〔実施例〕

以下、本発明の第１の実施例を第１図を用いて説明す
る。第１図は本発明を利用したディスプレイ装置の概略
構成図である。同図で50は描画等を行なうマイクロプロ
セッサ（以下CPUと記す）、１は表示コントローラ（DC
と記す）、10はデュアルポートメモリによるフレームバ
ッファ（以下ＶRAMと記す）、３はデータ転送のタイミ
ング発生回路（以下DTX-DETと記す）、２はDTX-DET３の
発生するタイミング信号に先立ち、CPU50のVRAM10に対
するアクセス開始を禁止する信号の発生回路（以下AD-D
ETと記す）、52はCPU50のVRAM10に対するアクセスを行
なうためメモリアクセスインターフェース回路（以下Mi
／Ｆと記す）、８はAD-DET2，DTX-DET3，Mi／Ｆ52の出
力信号を受けてVRAM10のアクセス権を調停する回路（以
下ARBと記す）、９はARB8の出力190により、データ転送
やメモリのリード、ライトに必要なデュアルポートメモ
リの制御信号を作成する回路（以下T-GENと記す）、11D
C1 の出力する表示アドレス100とCPU50のアドレスバス1
10を切換えてVRAM10へのアドレス240を出力するアドレ
スマルチプレクサ（以下MPXと記す）、51は表示用のク
ロック発生回路（以下CLKと記す）、210はCPU50のデー
タバス、230はVRAM10のシリアルアクセスメモリからの
読出しデータバス、54は表示器（DISP）、53は読出しデ
ータバス230の表示データをDISP54に適した信号に変換
する表示器インターフェース回路（Di／Ｆ）、270はARB
8の調停によりMPX11を切換える信号、250はCPU50から
のアクセス要求信号、260はアクセス要求信号250に対す
る許可信号、220はVRAM10のシリアルリードクロック、2
90はDC1のタイミングクロック、280はCPU50のコントロ
ールバス、120はDC1からの表示制御信号、150はアクセ
ス開始の禁止信号、160はデータ転送のタイミング信号
である。

なお、ARB9、T.GEN10の詳細回路については後で説明す
る。

まず、第５図によりVRAM10のデータ転送の概説をする。
第５図はVRAM10を構成するデュアルポートメモリの内部
構造を示す。320はランダムアクセスメモリ部（以下RAM
部と記す）、330はシリアルアクセスメモリ部（以下SAM
部と記す）である。RAM部320は２^ｍ（ｍは自然数）本の
ロウ310と各ロウ310について２^ｎ（ｎは自然数）ビット
のカラム300によって構成され、計２_(m+n)個のメモリセ
ルから成る。SAM部330は１つのロウ310分のビット数
（２^ｎビット）を収容できる容量をもつ。データ転送と
は特定のロウ310のデータをSAM部330に転送することを
いう。具体的には例えばVRAM10に与えるアドレス線240
により、特定のロウ350（ｉ番目）を指定し、次にシリ
アルの読出しを始めるカラム位置360を指定し、アクセ
ス制御線信号（ACS）200によりデータ転送のタイミング
を与えると、ｉ番目のロウ30の内容が矢印340のように
全てSAM部330に転送され、その後シリアルリードクロッ
ク（SRCK）220でパルスを与えてやることによりｊ番目
のカラム位置からシーケンシャルにデータが読出され、
読出しデータバス230に出力される。

次に第３図により本発明の動作を説明する。第３図
(a)，(b)において、Ｃはアクセス開始の禁止信号を示し
ている。同図では禁止信号Ｃは“１”レベルのとき有効
であることを示す。同図(a)は、禁止信号Ｃの有効にな
る時刻γより以前の時刻αに描画のためのアクセスＡが
始まっている。この場合、禁止信号Ｃの有効になる時刻
γとデータ転送サイクルの開始時刻βの間の時間間隔ｔ
_cyc（max）を描画のためのアクセスＡのサイクルタイム
ｔ_cycのとり得る最大値と同じかそれよりも長くしてお
けば、すなわちｔ_cyc(max)≧ｔ_cyc とすれば、同図(a)の場合、データ転送の開始時刻βま
でに描画のためのアクセスＡは確実に終了する。

同図(b)は禁止信号Ｃが有効になった後、データ転送サ
イクルＢが始まるまでの間の時刻αに描画のためのアク
セスＡの要求が生じた場合である。これと同じ条件のと
きの従来例は第２図の(c)に相当する。第２図(c)の場合
は時刻αの時点で描画のためのアクセスＡが始まってし
まい、時刻βで生じたデータ転送Ｂのサイクルが正常に
開始できないすなわち、正常な表示動作が保証されない
のに対し、第３図(b)では時刻αの時点でアクセス開始
の禁止信号Ｃが有効となっているために、描画のための
アクセスＡの開始はデータ転送サイクルＢの終了時刻
α′まで待たされる。結果としてデータ転送サイクルＢ
は正確に時刻βで始まり、また描画のためのアクセスＡ
も正常に行なうことができる。

ここでは、アクセス開始の禁止信号を正論理として説明
したが、図とは逆に負論理で構成しても構わない。また
第３図の禁止信号Ｃの斜線部では禁止信号は有効でも無
効構わない。すなわちこの斜線部では既にデータ転送サ
イクルＢを実行中であり、このサイクルが終了するまで
は他のアクセスを許さないように第１図におけるARB 8
を構成してあればよい。この場合、第３図の斜線部に相
当するいずれかの時刻で生じた描画アクセス要求は第２
図(b)で説明したものと等しい動作で正常終了する。

以上説明したように、本発明によれば第１図においてAD
-DET2を設けたことにより、CPU50とDC1を全く非同期に
動作させることが可能となる。

次に本発明の要部である、AD-DET2，DTX-DET3とDC1から
の表示制御信号120との関係について詳述する。

第４図はDISP54にラスタスキャン型のCRTディスプレイ
を用いたときの表示画面と各種信号のタイミングの相関
を示したものである。54-aは実際に絵や文字が表示され
る表示域を示す。120-aは水平同期信号、120-bは表示域
を示す表示イネーブル信号であり、これは第１図のDC1
からの表示制御信号120に含まれている。160はDTX-DET3
の出力するデータ転送タイミング信号、150はAD-DET2の
出力するアクセス開始の禁止信号、100はDC1の出力する
VRAM10の表示アドレス信号である。デュアルポートメモ
リを用いたVRAM10で表示を行なうためには、初期設定と
デュアルポートメモリ内部のRAM部320（第５図）からSA
M部（同第５図）に対してあらかじめデータ転送を行な
わればならない。この初期設定のためのデータ転送はDC
1が表示を開始するためにVRAM10に対して各水平走査の
初めの表示アドレスを出力する第４図における時刻β′
を捉えて行なわねばならない。表示イネーブル信号120-
bを用いれば時刻β′を検出することができる。しかし
これでは時刻β′に対し、第３図におけるｔ_cyc(max)だ
け早い時刻γ′を発生することはできない。

一般にディスプレイ装置では水平同期信号120-aが有効
になる時刻ε或いは有効でなくなる時刻ε′から各水平
走査ごとの初めの表示アドレスが出力される時刻β′ま
での時間間隔は、設計者が仕様に基づき一意に決めるこ
とができる。すなわち、設計者は時刻εまたはε′から
時刻γ′及び時刻β′までの時間が分るため、水平同期
信号120-aを一定時間遅延する手段を組合わせてデータ
転送タイミング信号160とアクセス開始の禁止信号150を
作成することができる。なお、AD-DET2，DTX-DET3は当
業者であれば、シフトレジスタやカウンタなどを用いて
構成できるので詳細説明は省略する。

第６図はVRAM10を表示領域54-aに合うように２次元に配
列して対応を明らかにしたものである。表示読出しは表
示領域54-aに対し、向かって左から右に水平に読出し、
その走査を上方から下方に向かって行なうものとする。

同図(a)は水平方向のVRAM10のメモリ幅が表示領域54-a
と等しい場合、同図(b)は水平方向のVRAM10のメモリ幅
が表示領域54-aより広い場合を示している。同図(a)で
飛越し走査を行なわない場合（ノンインターレース）で
かつ第４図における非表示期間t_rに第１図におけるシリ
アルリードクロック220を停止させるならば、上記の初
期設定のためのデータ転送は１画面（１フレーム）の走
査に１回、第６図(a)の左上端で行なえばよい。それ以
外の場合ではデュアルポートメモリの初期設定のための
データ転送は１水平走査ごとに行なう必要がある。

上記どちらの場合も水平同期信号120-aもしくはこれに
準ずる信号が入力され、遅延回路、シフトレジスタ又は
カウンタなどを用いて構成したAD-DET2及びDTX-DET3を
用いて生成できる。

第７図は本発明のさらに他の実施例である。本実施例の
動作を第５図、第８図を用いて説明する。また、第７図
と前記実施例（第１図）との違いは第１図ではAD-DET
2，DTX-DET3のタイミング作成の元となる信号がDC1の発
生する同期信号120だけであったのに対し、第７図ではD
C1の発生する表示アドレス100をタイミング作成の元と
したAD-DET2′，DTX-DET3′を追加して設けたことであ
る。

はじめに概説したように、第５図はVRAM10を構成するデ
ュアルポートメモリの説明図である。先に説明したRAM
部320及びSAM部330はデータバス210のデータ線１本分に
対応する。従ってデータバスが８ビットであれば８組、
16ビットであれば16組のRAM部320とSAM部320が同図では
奥ゆき方向370に存在する。１ロウ310あたりのメモリセ
ル数を２^ｎ（ｎは自然数）とすると、１回のデータ転送
でシリアルリードクロック220の２^ｎサイクル分のデー
タがSAM部330に転送される。しかし、一般に１回の水平
走査に必要なメモリ幅400（第６図）とそれに対応するS
AM部330に転送されたデータの量は異なる。すなわち、
一般には各水平走査ごとに異なるカラム位置ｊ360（０
ｊ２^ｎ−１：ｊは自然数）からデータの読出しが行
なわれる。このことは、１回の水平走査に必要なデータ
が２つのロウ310、例えばｉ番目のロウ350とｉ＋１番目
のロウ380にまたがる場合があることを示す。この場合
にはｉ番目のロウ350の最終カラム（ｊ＝２^ｎ−１）の
データが読出されると同時にｉ＋１番目のロウ380をSAM
部330にデータ転送し、はじめのカラム（ｊ＝０）から
読出しを行なうという処理が必要である。これをリアル
タイムデータ転送（以後Ｒデータ転送と記す）と呼び、
前述のデータ転送と区別することにする。

本実施例はＲデータ転送に対する制御例である。上に述
べたように、VRAM10の構成によってはＲデータバス210
幅16ビット、１ロウ310のビット数２^８（＝256）ビッ
ト、第６図(a)のような構成でメモリ幅400が70ワード
（70ワード×16ビット＝1120画素）の表示をノンインタ
ーレースで行なうグラフィックディスプレイ装置では、
第８図(a)に示すラスタ（水平走査，０ラスタよりカウ
ントする）の指定カラム位置でＲデータ転送を必要とす
る。他の例としてはデータバス210幅８ビット、１ロウ3
10のビット数２^８（＝256）ビット、第６図(b)の構成で
メモリ幅400が80ワード（80ワード×８ビット＝640画
素）の表示をノンインターレースで行なうグラフィック
ディスプレイ装置または別の例としてデータバス210幅1
6ビット、１ロウ310のビット数2⁸ビット、第６図(b)の
構成でメモリ幅400が80ワード（80ワード×16ビット＝1
280画素）の表示をノンインターレースで行なうグラフ
ィックディスプレイ装置では、２列ともに第８図(b)の
ラスタの指定カラム位置でＲデータ転送を必要とする。
同図(a)，(b)の例はノンインターレースを行なった場合
であるが、インターレース（飛越走査）を行なった場合
は更に複雑となり、第２の実施例で説明した同期信号を
基にDTX-DET3,AD-DET2を構成することは困難である。

そこで発明者は第５図のＲデータ転送の行なわれるとき
の条件を再検討した。するとＲデータ転送を行なうとき
のカラム位置ｊ360が常に０であることがわかった。す
なわちDC1の出力するVRAM10への表示アドレス100のう
ち、RAM部320のカラム300を指定するアドレスビットの
みに注目し、これが全て０になったときがＲデータ転送
を行なうタイミングである。また同様にアクセス開始の
禁止信号は、DC1の出力する表示アドレス100のうち、VR
AM10のRAM部320のカラム位置ｊ360を示すビットＲデー
タ転送のｈ（ｈは自然数）だけ以前、すなわちカラム数
2ⁿとしたとき、カラム位置ｊ360を示すビットのアドレ
ス値が2ⁿ−ｈ−１以上のときをデコードして検出するこ
とにより、作成することができる。DC1が表示アドレス
をカウントアップする時間と、第３図におけるCPU50のアクセスサイクルタイムt
_cycの最大値は分るため、ｈの値は次のように決めることができる。

但しは小数点以下切り上げを示す記号である。

これにより第３図におけるt_cyc(max)は t_cyc(max)＝ｈ×t_chr となる。

以上を考慮し第１の実施例でうまくいかなかったＲデー
タ転送も行なえる第２の実施例が第７図の実施例であ
る。同図においてAD-DET2及びDTX-DET3は第１の実施例
で説明したDC1の同期信号120をもとに本発明のタイミン
グを作成する場合、AD-DET2′及びDTX-DET3′は上述し
たＲデータ転送のための本発明のタイミングを作成する
部分でそれぞれの出力タイミング信号130と150、140と1
60はOR手段６，７で合成されてARB８の入力信号170，18
0となる。

AD-DET2′、DTX-DET3′は、表示アドレス100の所定ビッ
トの信号を反転、AND又はORなどする構成で構成できる
ことは、上述の説明から明らかである。

上記説明の通り、本実施例では各ラスタごとに初期設定
のためのデータ転送を行ないＲデータ転送が必要なとき
のみ水平表示の途中でＲデータ転送が必要なときのみ水
平表示の途中でＲデータ転送を行なうことができる。こ
のため、CPU50の描画のためのアクセスに許される初期
を最大限に増やすことができるという第１の効果があ
る。またデュアルポートメモリ専用のDC1を用いなくて
も、従来の標準（シングルポート）メモリ用のDC1、例
えば日立製CRTコントローラHD6845，HD63484，日本電気
製μPD7220等を利用できるという第２の効果がある。ま
たAD-DTX2′，DTX-DET3′では、第５図の図のRAM部320
の総カラムビット数（すなわちSAM部330の収容ビット数
に等しい）を2ⁿとしたとき、DC1の出力する表示アドレ
ス100のうちのｎ本のみをデコードするだけでよい、つ
まり少量のハードウェアで実現できるという第３の効果
がある。また、本実施例で説明した方法によりＲデータ
転送用のタイミングを作成した場合、途中でディスプレ
イ装置のVRAM10の読出し方法を変化させても、すなわ
ち、メモリ幅400を変化させたり、スクロール処理等に
よって表示読出しのアドレスが変化したりしても正確に
追従して第８図のような複雑なタイミングを確実に捉え
て正常な表示動作が保障されるという第４の効果があ
る。

第９図は第１図、第７図におけるARB 8の一例である。8
1，82，83はＤフリップフロップ（以下単にFFと記
す）、84，86，87はアンドゲート（以下ANDと記す）、8
5はオアゲート（以下ORと記す）であり、AND84，AND87
の入出力に丸印が付いている場合、その信号が負論理入
出力であることを示す。

この例におけるARB8への入出力信号は次の意味を持つ。
CPU50からのアクセス要求信号250は“１”のとき要求が
あることを示す。アクセス要求に対する許可信号260は
アクセス要求がくると、直ちに“１”となり、アクセス
が許可されると“０”に戻る信号である。CPU50のアク
セス開始を禁止する信号150又は170は、“１”のときに
禁止であることを示す。データ転送要求線160又は180
は、“１”のとき要求があることを示す。T-GEN9に対す
るアクセス要求は信号190が“０”から“１”への立上
りをもって行なわれる。信号191はそのときアクセスが
データ転送（“１”）なのかCPU50からのアクセス
（“０”）なのかをT-GEN9に識別させるための信号、19
2は通常“１”であり要求線190が“１”となったときの
T-GEN9からの応答信号であり、応答のとき、一定時間
“１”となる。193はT-GEN9がアクセスサイクルを実行
中だけ“１”になる信号である。またMPX11のアドレス
切換え信号270は“１”のときDC1の出力するアドレスを
選択することを示す。

第10図は第１図、第７図におけるT-GEN9の一例である。
91はＦＦ、92はシフトレジスタ（以下ＳＲと記す）、93
はAND、94はデータ転送タイミング発生回路、95はCPU50
のアクセスタイミング発生回路、96はデータ切換ゲート
である。信号190によりアクセス要求が入力されるとFF9
1がセットされ、SR92のＱ_１〜Ｑ_ｎまで順次“１”のデ
ータがシフトしてゆく。これにより、VRAM10のアクセス
タイミングが開始されるが、アクセスが開始されるとAN
D93により応答信号192が作成される。また、信号191に
よりデータ転送時のタイミング生成回路94かCPU50のア
クセスタイミング生成回路95のうち片方が選択回路96に
より選択されてVRAM10に信号線群200として供給され
る。アクセスサイクル中を示す信号193はSR92の出力を
デコードすることで作成する。回路94，95，96は、VRAM
10に与える数だけ設けてある。

ARB8及びT-GEN9については一例をあげて説明したがこれ
らを他の方法で実現しても本発明の本質には何ら関わる
ものではない。

以上、実施例により説明したが、本発明はフレームバッ
ファ（表示メモリ）をシーケンシャル表示読出しする他
のディスプレイ装置にも実施可能である。例えばDISP54
はCRTに限らずLCD（液晶表示器）、EL、プラズマディス
プレイ、螢光表示器等を用いてもよい。また、第１図に
おけるDi／Ｆ53は、単に並直列変換部であってもよい
し、コードをイメージに変換するキャラクタジェネレー
タを含んでいてもよい。それらは本発明の本質に何ら関
わるものではない。

〔効果〕

本発明の表示データ転送方法によれば、デュアルポート
メモリをフレームバッファに用いて、メモリ幅が２のべ
き乗以外の場合でも制御できるようにするためのリアル
タイムデータ転送を行なう際に、単にカラムアドレスを
デコードするだけでよく、シリアルアクセスメモリ部の
残りのデータ数を計数することなしに該リアルタイムデ
ータ転送を行なうタイミングを発生できるので、デュア
ルポートメモリのデータ転送制御回路を簡単に構成する
ことができる。

また、本発明の表示データ転送方法によれば、メモリ幅
が２のべき乗以外の場合だけでなく、インタレース走査
の場合であってもデータ転送を制御できるので、このよ
うな場合でもデュアルポートメモリをフレームバッファ
に用いることができる。

本発明のディスプレイシステムによれば、フレームバッ
ファのメモリ幅が２のべき乗以外のディスプレイシステ
ムにも、デュアルポートメモリをフレームバッファとし
て用いることができるので描画速度を３倍以上高速化す
ることができる。

さらに本発明によるディスプレイシステムによれば、イ
ンタレース走査の場合であっても、デュアルポートメモ
リをフレームバッファに用いることができるので、描画
速度を３倍以上高速化することができる。

【図面の簡単な説明】

第１図、第７図は本発明の実施例を示す図、第２図は従
来方式のタイミング図、第３図は本発明のタイミング
図、第４図は表示画面と同期信号の相関図、第５図はデ
ータ転送の説明図、第６図は表示画面とフレームバッフ
ァの関係図、第８図はＲデータ転送の生起箇所を示す
図、第９図は第１図、第７図におけるアクセス調停回路
８の詳細回路図、第10図は同アクセス制御信号作成回路
９の詳細回路図である。１……表示コントローラ、２……描画アクセス開始の禁
止信号発生部、３……データ転送タイミング発生部、８
……アクセス調停回路、９……アクセス制御信号作成回
路、10……デュアルポートメモリによるフレームバッフ
ァ、11……アドレスマルチプレクサ、50……マイクロプ
ロセッサ、110……アドレスバス、100……表示アドレス
バス、210……データバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者北爪吉明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (56)参考文献特開昭60−72020（ＪＰ，Ａ) 特開昭61−11791（ＪＰ，Ａ) 特開昭62−42228（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ラスタスキャン形の表示手段に表示される
表示データが蓄積されたデュアルポートメモリのランダ
ムアクセスメモリ部からシリアルアクセスメモリ部への
該表示データの転送方法であって、表示のための前記デュアルポートメモリへのリードアク
セス時に、前記デュアルポートメモリの列アドレス信号
が所定値に達したことをデコードし、該デコード結果に応じて、前記ランダムアクセスメモリ
部から前記シリアルアクセスメモリ部への第１のデータ
転送のタイミング信号を発生することにより、前記ランダムアクセスメモリ部の複数の行に蓄積された
前記表示手段の一走査線に対応する前記表示データをリ
アルタイムに転送することを特徴とする表示データ転送
方法。
【請求項２】さらに、各水平走査に先立ち、表示のため
の同期信号に応じて第２のデータ転送タイミングを発生
し、前記複数の行の初めの行から前記一走査線に対応する前
記表示データを前記ランダムアクセスメモリ部から前記
シリアルアクセスメモリ部へ転送することを特徴とする
特許請求の範囲第１項記載の表示データ転送方法。
【請求項３】表示手段と、少なくともランダムアクセス
メモリ部及びシリアルアクセスメモリ部を有するデュア
ルポートメモリと、表示データを該デュアルポートメモ
リに描画する手段と、該デュアルポートメモリの表示ア
ドレス信号と前記表示手段との同期動作のための複数の
同期信号群を発生する表示制御手段とを有するディスプ
レイシステムにおいて、前記表示データ読み出し時に、前記表示手段の走査線に
対応する前記ランダムアクセスメモリ部の複数の行に蓄
積された前記表示データが前記表示手段にリアルタイム
に転送されるように、前記デュアルポートメモリの列ア
ドレス信号が所定値に達したことをデコードして前記ラ
ンダムアクセスメモリ部から前記シリアルアクセスメモ
リ部へのデータ転送のための第１のタイミング信号を発
生する手段を設けたことを特徴とするディスプレイシス
テム。
【請求項４】さらに、前記表示制御手段の前記同期信号
群に応じて、前記ランダムアクセスメモリ部から前記シ
リアルアクセスメモリ部へのデータ転送のための第２の
タイミング信号を発生する手段を設けたことを特徴とす
る特許請求の範囲第３項記載のディスプレイシステム。