JPH0632018B2 - ピツチ変換装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はテープレコーダの早回し、遅回しの際に、ピッ
チを元に戻して音色の変化を戻したり、音楽信号のピッ
チを変えて他の楽器や音声とのピッチ合せをする際使用
されるピッチ変換装置に関する。

［発明の技術的背景とその問題点］ 音響信号のピッチを変化させる方法として、テープレコ
ーダ等に記録された音響信号を記録時と異なる速度で再
生する方法が知られている。

しかしながら、この方法は時間長が変化し、テンポも変
って実時間での音のピッチ変換を行うことはできない。

このため最近、メモリ素子を用いた実時間でのピッチ変
換の可能なピッチ変換装置が開発されている。

第１図は、このような従来のピッチ変換装置の回路ブロ
ック図である。

そのピッチ変換装置は、入力信号であるアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器１と、データを
記憶するメモリ２と、メモリ２のアドレスを切替えるア
ドレス切替え器３と、アドレス切替え器３へ書込アドレ
スを送る書込アドレスカウンタ４と、アドレス切替え器
３へ読出アドレスを指示する読出アドレスカウンタ５
と、アドレスの切替え、書込モード、読出モードの切換
えを行うメモリ制御器６と、Ａ／Ｄ変換器１および書込
アドレスカウンタ４へクロックを供給しメモリ制御器６
へ書込み要求を供給する書込クロック発生器７と、読出
アドレスカウンタ５へクロックを供給しメモリ制御器６
へ読出し要求を供給する読出クロック発生器８と、書込
アドレスカウンタ４が一定のブロック長だけカウントし
たとき読出アドレスカウンタ５をリセットするブロック
カウンタ９と、読出しデータをラッチするデータラッチ
１０と、データラッチ１０から供給される読出しデータ
をアナログ変換するＤ／Ａ変換器１１とから構成されて
いる。

このような従来のピッチ変換装置では、入力信号はＡ／
Ｄ変換器１によりディジタル信号に変換されて、メモリ
２に書込まれる。このとき、書込クロック発生器７から
Ａ／Ｄ変換器１へサンプルクロックが供給され、また書
込アドレスカウンタ４へクロックが供給され、書込アド
レスカウンタ４のアドレス信号に従ってアドレス切替え
器３がアドレスの切替えを行う。

メモリ２からの読出しは書込クロックと異なる周波数で
行われ、読出されたデータはデータラッチ１０に一旦ラ
ッチされた後、Ｄ／Ａ変換器１１を通してアナログ信号
に戻され出力される。

データの読出しの際には、読出クロック発生器８から読
出アドレスカウンタ５へクロックが供給され、またデー
タラッチ１０へはラッチパルスが供給される。読出アド
レスカウンタ５はブロックカウンタ９により予め設定さ
れた固定ブロック長ごとにリセットされる。

メモリ２への書込み、読出しの切替え制御は、書込クロ
ック発生器７および読出クロック発生器８からの書込み
要求と、読出し要求を受けたメモリ制御器６によるアド
レスの切替え、書込モード、読出モードの切替えにより
行われる。

第２図および第３図は、このピッチ変換装置の動作を説
明するタイミングチャートである。

第２図は、書込クロックより読出クロックの周波数が低
い場合、すなわちピッチを下げる場合を示しており、第
３図は書込クロックより読出クロックの周波数が高い場
合、すなわちピッチを上げる場合を示している。

これらの図において、（ａ）は入力データ列、（ｂ）は
出力データ列を示している。

ここで、ブロックの長さは聴感上数１００msが必要とさ
れ、また、ブロック長より長い周期の入力信号は、ピッ
チ変換されないのでこの点からはブロック長は長いほど
好ましい。

しかしながら、ブロック長が長いとメモリ２のメモリ容
量が増加するし、所定のピッチ変換する際消失する消失
データの長さも長くなって聴感上消失された音が認識さ
れるようになる。このためブロックの長さとしては、通
常数１００ms程度が用いられる。

このピッチ変換装置を用いてピッチを下げる場合には、
第２図に示すように、メモリには書込クロックの周波数
でＤ_１＋Ｄ_２のデータが書込まれる。一方、このデータ
を読出す場合には、読出クロックの周波数が書込クロッ
クの周波数より低くなるので、ブロックの終りまでに出
力されるデータは（Ｄ_１）の部分となり、（Ｄ_２）の部
分のデータは読出アドレスカウンタが固定ブロック長ご
とにリセットされるため読出すことができない。

すなわち、この部分のデータＤ_２はブロックごとに消失
することになる。従って、この場合にはテープレコーダ
の遅回しと同様にピッチが下がり、しかも各ブロックご
とに読出しデータは書込みデータに追付くため、全体の
時間が延びることがなく、実時間でのピッチの変換が行
われる。

第３図に示したピッチを上げる場合には、逆に読出クロ
ックの周波数が高くなるため、読出アドレスのリセット
はブロックの途中で行われることになる。すなわち読出
しは、前のデータのＤ_３の部分から行われ、次のブロッ
クでのリセットまでに（Ｄ_３）と（Ｄ_４）の部分が読出
される。すなわち、（Ｄ_３）の部分はリセットの前後で
重複して読出される。従って、ブロック内でテープレコ
ーダの早回し同様ピッチが立上り実時間での変換が行わ
れる。

ところで、このような従来のピッチ変換装置では、第４
図に示すようにデータの繋ぎ目で音声信号Ｓに不連続部
分Ｘが生じる。

すなわち、読出アドレスカウンタ５のリセットは、信号
の内容と関係なく行われるため、確率的に信号の連続性
が得られることはほとんどなく、従って、この不連続部
分Ｘはブロックの周期で発生し、非常に耳障わりで内容
が聴きづらくなったり、音響的に不快感を与えることが
多いという欠点があった。

［発明の目的］ 本発明はこのような従来の欠点を解消すべくなされたも
ので、ブロックごとの音の不連続によって生じるノイズ
をなくし、自然な音が得られるピッチ変換装置を提供す
ることを目的とする。

［発明の概要］ すなわち本発明のピッチ変換装置は、第５図に示すよう
に、アナログ信号をディジタル信号のデータに変換する
変換手段（Ａ）と、データを記憶するための記憶手段
（Ｂ）と、変換手段（Ａ）で得たデータを記憶手段
（Ｂ）に所定の周波数で書き込む書込手段（Ｃ）と、記
憶手段（Ｂ）に記憶されたデータを、書き込み周波数と
異なる周波数で、固定ブロック長ごとに読出アドレスを
交互にリセットしつつ並列に読み出す２つの読出手段
（Ｄ）（Ｄ）と、これらの読出手段（Ｄ）（Ｄ）にそれ
ぞれ対応して設けられ、対応する読出手段（Ｄ）（Ｄ）
により読出されたデータを保持する２つのデータ保持手
段（Ｅ）（Ｅ）と、これら２つのデータ保持手段（Ｅ）
（Ｅ）に保持されたデータを交互に切り換えてひとつの
データに繋ぎ合せる切換手段（Ｆ）と、各データ保持手
段（Ｅ）（Ｅ）に保持された各データのアナログ値とし
ての電位レベルを検出する検出手段（Ｇ）と、読出アド
レスのリセット後、検出手段（Ｇ）により、切換手段
（Ｆ）により選択されていない一方のデータの電位レベ
ルが所定値になったことが検出された時、該データを保
持する一方のデータ保持手段（Ｅ）に対応する読出手段
（Ｄ）のデータ読出しを停止させ、続いて他方のデータ
の電位レベルが所定値になったことが検出された時、切
換手段（Ｆ）を切り換えるとともに、停止させた読出手
段（Ｄ）によるデータ読出しを再開させる制御手段
（Ｈ）とを有する。

［発明の実施例］ 以下本発明の一実施例を図面を参照して説明する。

第６図は本発明の一実施例の回路ブロック図である。な
お第６図において第１図と共通する部分には同一符号を
付してある。

この実施例のピッチ変換装置は、入力信号であるアナロ
グ信号をディジタル信号に変換するＡ／Ｄ変換器１と、
データを記憶するメモリ２と、メモリ２のアドレスを切
替えるアドレス切替え器３と、アドレス切替え器３へ書
込アドレスを送る書込アドレスカウンタ４と、アドレス
切替え器３へ読出アドレスを指示する読出アドレスカウ
ンタ５ａ、５ｂと、アドレスの切替え、書込モード、読
出モードの切換えを行うメモリ制御器６と、Ａ／Ｄ変換
器１および書込アドレスカウンタ４へクロックを供給し
メモリ制御器６へ書込み要求を供給する書込クロック発
生器７と、読出アドレスカウンタ５ａ、５ｂへクロック
を供給し、メモリ制御器６へ読出し要求Ａ、Ｂを供給す
る読出クロック発生器８と、書込アドレスカウンタ４が
書込アドレスと読出アドレスの差がメモリの容量を越え
ない範囲で予め定められた一定のブロック長だけカウン
トしたとき読出アドレスカウンタ５をリセットするブロ
ックカウンタ９と、読出しデータをラッチするデータラ
ッチ１０ａ、１０ｂと、データラッチから供給される読
出しデータをアナログ変換するＤ／Ａ変換器１１とを備
えており、基本的な構成は第１図に示した従来のピッチ
変換装置と同様である。

しかして、この実施例のピッチ変換装置は、同図に符号
５ａ、５ｂ、１０ａ、１０ｂで示すように、読出アドレ
スカウンタとデータラッチとが２系統設けられている。
また、それぞれの系統には、データラッチ１０ａ、１０
ｂのいずれかを選択して出力するデータ切替え器１２
と、ブロックカウンタ９からのＡ、Ｂ切替え要求を受け
て、２系統の読出し手段で読出されたデータが一致する
点を検出し、読出クロック発生器８のクロックのタイミ
ングでデータ切替え器１２へＡＢ切換信号を送るレベル
判別器１３とを備えている。

次にこの実施例の各部の動作について説明する。

このピッチ変換装置では、アナログの入力信号はＡ／Ｄ
変換器１によりディジタルデータに変換され、メモリ２
へ記憶される。

メモリ２からの読出しデータはＡ、Ｂ２系統あり、読出
されたデータはそれぞれデータラッチ１０ａ、１０ｂに
一旦ラッチされる。これらＡ、Ｂ２系統のデータは、レ
ベル判別器１３に供給され、かつデータ切替え器１２に
よりいずれか一方が選択され、Ｄ／Ａ変換器１１により
アナログ信号に戻されて出力される。

書込クロック発生器７は、Ａ／Ｄ変換器１へサンプルク
ロックを供給し、書込アドレスカウンタ４へクロックを
供給し、メモリ制御器６へ書込み要求信号を供給する。

読出クロック発生器８は、読出アドレスカウンタ５ａ、
５ｂへクロックを供給し、データラッチ１０ａ、１０ｂ
へラッチパルスＡ、Ｂを供給し、レベル判別器１３へク
ロックを供給し、メモリ制御器６へ読出し要求Ａ、Ｂを
供給する。

メモリ制御器６は、書込み要求と読出し要求Ａ、Ｂとを
受け、タイミングを取ったうえでアドレス切替え器３へ
アドレス切替え信号を供給し、かつメモリ２へ書込モー
ド、読出モードの選択を行うためのＲ／Ｗ信号を供給す
る。

アドレス切替え器３は、アドレス切替え信号を受け、書
込アドレス信号、読出アドレス信号Ａ、Ｂのいずれかを
選択し、メモリ２へアドレスデータとして供給する。

レベル判別器１３は、２系統の読出し手段により読出さ
れたデータが予め設定された範囲内で一致した点を検出
してデータ切替え器１２へＡＢ切換信号を供給する。

ブロックカウンタ９は、書込アドレスカウンタ４からの
信号を受け、固定ブロック長ごとに読出アドレスカウン
タ５ａ、５ｂへリセットＡ、Ｂをそれぞれ供給する。

次にレベル判別器１３の構成および動作について説明す
る。

第７図はレベル判別器１３の回路図、第８図はその動作
を示すタイミングチャートである。

レベル判別器１３におけるレベルの一致、不一致は、デ
ータの全ビットの一致、不一致で判断してもよいが通常
は一致頻度を高くするため上位の複数桁の一致、不一致
で判断する。

この実施例のレベル判別器１３は、ＡＢ一致回路１３
ａ、フリップ・フロップ回路１３ｂとを有している。

フリップフロップ回路１３ｂのＲ端子には一致検出回路
の一致検出信号とＡ、Ｂ切替え要求の反転された信号の
論理積が加えられ、Ｓ端子には一致検出回路の一致検出
信号とＡ、Ｂ切替え要求の論理積が加えられる。

このレベル判別器１３においては、Ａ、Ｂ切替え要求が
“０”レベルのときは、一致検出回路の一致検出信号が
“１”レベルとなってもＡ、Ｂ切替え信号は出力されな
い。

Ａ、Ｂ切替え要求が“１”レベルで、一致検出回路の一
致検出信号が“１”レベルとなったときはじめてＡ、Ｂ
切替え信号が“１”レベルで出力される。

Ａ、Ｂ切替え要求が“０”レベルでの一致検出回路の一
致検出信号が“１”レベルとなるとＡ、Ｂ切替え信号は
“０”レベルとなる。

次にこの実施例の動作を第９図ないし第１２図を参照し
ながら説明する。

入力信号は一定周期でサンプルされ、Ａ／Ｄ変換器１で
ディジタル信号に変換された後、書込アドレスカウンタ
４に応じてメモリ２に順次書き込まれる。

メモリ制御器６は書込み要求、読出し要求Ａ、Ｂを受け
てメモリの記録モード、読出モードの切替え、アドレス
データの切替えを時間的に重複しないように制御する。

メモリ２からの読出しは、２つの読出アドレスカウンタ
５ａ、５ｂによって書込み周波数と異なる周波数で、２
系統Ａ、Ｂそれぞれについて行われ、且つ固定ブロック
長ごとに交互に読出アドレスをリセットしながら行われ
る。

第９図（ａ）は、入力信号系列を示しており、
（ｂ_１）、（ｂ_２）は読出し周期が書込み周期より長い
場合の２系統の出力信号系列を示している。２系統の読
出アドレスカウンタ５ａ、５ｂは、固定ブロック長ごと
に交互にリセットされる（第９図で▲で示している）。
いま（ｂ_１）、（ｂ_２）の読出し系統を（ｃ）のように
一定周期で切替えて読出せば、従来例とまったく同様の
信号となり、第４図に示した信号の不連続が生じる。

また、（ｂ_１）、（ｂ_２）の読出し系統を切替えて出力
するとき、両者の信号レベルが一致した時点で切替える
ようにすると、（ｄ）のような切換時点間の長さが異な
る信号系列が得られる。

この切替えのタイミングは以下のように決定される。

第１０図に示すように（ａ）と（ｂ）の信号を繋ぎ合せ
る場合、違和感が少なく自然に聞こえるのは、同図にＸ
点で示す。信号レベルが一致する時点である。このレベ
ルは任意に設定することができるが、設定レベルが高過
ぎたり、あるいは低過ぎたりすると（ａ）、（ｂ）信号
のレベルが一致するまでに時間を要しメモリ容量を大き
くする必要が生じるので、もっとも出現頻度の高い零Ｖ
電位を基準レベルとすることが望ましい。このような点
で繋ぎ合された信号は、同図（ｃ）に示すように、信号
レベルの不連続がなくなり、自然な音声として聞き取る
ことができる。

この実施例におけるレベル判別器１３は、このように２
種の信号をレベルの一致した点で繋ぎ合せるために、一
方のアドレスカウンタ５ａ、５ｂの読出アドレスがリセ
ットしてからはじめて信号レベルが零Ｖになった時点で
出力データを切替えている。

第１１図は本発明の他の実施例の要部を示すブロック図
である。

この実施例のピッチ変換装置は、前述した実施例におけ
るレベル判別器１３に代えて、それぞれの系統のデータ
の信号レベルが予め設定されたレベルになったことを検
出するレベル検出器１４ａ、１４ｂと、ブロックカウン
タ９からのＡ、Ｂ切替え要求とレベル検出器１４ａ、１
４ｂからのレベル検出信号を受けて読出クロック発生器
８のクロックのタイミングでゲート１５ａ、１５ｂへゲ
ート信号を供給するレベル制御器１６とを備えている点
を除いて、第６図に示した実施例と同一構成である。

次にこの実施例の動作を第１２図を参照しながら説明す
る。

この実施例では、Ａ、Ｂ２種のデータをそのアナログ値
に相当する電位レベルが一致した点で繋ぎ合せるため
に、一方のデータをその電位レベルが予め設定されたレ
ベル例えば零Ｖになった時点で保持して、時間的にシフ
トさせている。

第１２図の（ａ）、（ｂ）は、それぞれ第１１図の回路
ブロック図のデータＡ系列、データＢ系列における信号
である。

いま信号を簡単のために正弦波とすると、データＡの系
列のレベル検出器１４ａはＸの時点、つまり読出アドレ
スがリセットされてからはじめてデータＡの電位レベル
が設定レベル（この実施例では零Ｖ）になった時点を検
出する。このレベルの検出信号を受けてレベル制御器１
６は、同図（ｇ）のようなゲート信号をゲート１５ａへ
入力する。すると読出アドレスカウンタ５ａへのクロッ
クＡの供給が停止され［第１２図（ｉ）］、読出アドレ
スカウンタ５ａは停止する。従って、読出し信号は一定
値を持続することとなる［第１２図ａ］。

この後、データＢの電位レベルがＹの時点で設定レベル
になったことがレベル検出器１４ｂにより検出される
と、ゲート信号Ａは元に戻るため［第１２図（ｇ）］、
読出アドレスカウンタＡは再び動作を始める［第１２図
（ｉ）］。このためＹの時点でＡ系列とＢ系列の信号は
互いに電位レベルが合った状態となる。また、このＹの
時点でデータ切換信号が与えられ［第１２図（ｌ）］、
出力アナログデータは同電位レベル点で切替えられる
［第１２図（ｎ）］。

なお、レベル検出は、第１２図（ｅ）、（ｆ）のように
現在出力していない方の系統のデータ列を対象に行われ
る。そして検出レベルが設定レベルになったことが検出
されると、現在出力していない方の系列のアドレスカウ
ンタ５ａ、５ｂを停止し、続いて現在出力している方の
データ列を対象にレベル検出を開始する。

以上の動作を繰り返すことにより、第１２図（ｎ）に示
すような連続した信号系列が得られ、信号の繋き目での
不連続性による雑音や異常音を排除することができる。

なお以上の実施例では書込み周期より読出し周期が長い
場合について説明したが、読出し周期が書込み周期より
短い場合にも同様であり、これによって信号の不連続を
生じることなくピッチを高くすることができる。

なお、以上の実施例では、メモリ２としてディジタルメ
モリを使用した例について説明したが、本発明はかかる
実施例に限定されるべきものではなく、ＢＢＤ、ＣＣＤ
素子のようなアナログメモリを使用することも可能であ
る。この場合Ａ／Ｄ変換器およびＤ／Ａ変換器は省略す
ることができる。

［発明の効果］ 以上説明したように本発明によれば、音響信号を実時間
でピッチ変換する際、音の不連続によるノイズや不快音
を取除き自然な音のピッチ変換を行うことができる。

また、本発明のピッチ変換装置は、ディジタルロジック
回路で実現できるので、集積回路とすることも容易であ
る。

【図面の簡単な説明】

第１図は従来のピッチ変換装置の回路ブロック図、第２
図および第３図は従来のピッチ変換装置の動作を説明す
るためのタイミングチャート、第４図は従来のピッチ変
換装置によりピッチ変換を行なった際生じる音声信号の
不連続部分を示す図、第５図は本発明のピッチ変換装置
の構成を概略的に示すブロック図、、第６図は本発明の
一実施例の回路ブロック図、第７図はレベル検出器の回
路図、第８図はその動作を示すタイミングチャート図、
第９図はＡ、Ｂ系統切換時におけるブロックの状況を示
すタイミングチャート、第１０図は本発明により信号が
連続する状態を示す図、第１１図は本発明の他の実施例
の要部を示すブロック図、第１２図はこの実施例の動作
を説明するためのタイミングチャート図である。 １……Ａ／Ｄ変換器 ２……メモリ ３……アドレス切替え器 ４……書込アドレスカウンタ ５、５ａ、５ｂ……読出アドレスカウンタ ６……メモリ制御器 ７……書込クロック発生器 ８……読出クロック発生器 ９……ブロックカウンタ １０、１０ａ、１０ｂ……データラッチ １１……Ｄ／Ａ変換器 １２……データ切替え器 １３……データ判別器 １４ａ、１４ｂ……レベル検出器 １６……レベル制御器

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ信号をディジタル信号のデータに
   変換する変換手段と、 データを記憶するための記憶手段と、 前記変換手段で得たデータを前記記憶手段に所定の周波
   数で書き込む書込手段と、 前記記憶手段に記憶されたデータを、前記書き込み周波
   数と異なる周波数で、固定ブロック長ごとに読出アドレ
   スを交互にリセットしつつ並列に読み出す２つの読出手
   段と、 これらの読出手段にそれぞれ対応して設けられ、対応す
   る前記読出手段により読出されたデータを保持する２つ
   のデータ保持手段と、 これら２つのデータ保持手段に保持されたデータを交互
   に切り換えてひとつのデータに繋ぎ合せる切換手段と、 前記各データ保持手段に保持された各データのアナログ
   値としての電位レベルを検出する検出手段と、 前記読出アドレスのリセット後、前記検出手段により、
   前記切換手段により選択されていない一方のデータの電
   位レベルが所定値になったことが検出された時、該デー
   タを保持する一方の前記データ保持手段に対応する前記
   読出手段のデータ読出しを停止させ、続いて他方のデー
   タの電位レベルが所定値になったことが検出された時、
   前記切換手段を切り換えるとともに、前記停止させた読
   出手段によるデータ読出しを再開させる制御手段とを有
   することを特徴とするピッチ変換装置。