JPH0632207B2 - 内部直接チップ接続を有する３次元メモリ・カード構造 - Google Patents

内部直接チップ接続を有する３次元メモリ・カード構造

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JPH0632207B2
JPH0632207B2 JP2514380A JP51438090A JPH0632207B2 JP H0632207 B2 JPH0632207 B2 JP H0632207B2 JP 2514380 A JP2514380 A JP 2514380A JP 51438090 A JP51438090 A JP 51438090A JP H0632207 B2 JPH0632207 B2 JP H0632207B2
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は一般に高密度高速トランジスタ・メモリ・チッ
プの実装に関し、より具体的にはそれ自体の内部に３次
元構成のメモリ・チップを含むカード構造に関する。
［背景技術］ コンピュータ・システムの構成要素間での高速信号伝送
は、機械サイクル時間が短縮するにつれてますます重要
になってきている。回路単位間のリード線が長すぎる
と、リード・インダクタンスが増加し、データ伝送速度
に影響を与える。例えば従来の半動体メモリ実装では、
メモリ・チップをメモリ・モジュール内に置き、メモリ
・モジュールをメモリ・カードに装着する。こうした３
段実装で導入される信号経路長遅延は、やがて出現する
高速機では受け入れられなくなる可能性が大きい。チッ
プ・レベルで発生される高速信号を完全に活用するに
は、チップ入出力パッドとカード構造の信号線の距離を
できるだけ短くしなければならない。
１９８９年６月１８日付けのデーヴィッドＪ．アーサー
(David J.Arthur)等の電気基板材料に関する米国特許第
４８４９２８４号では、セラミックで充填したフルオロ
ポリマーをベースとする電気基板材料が、表面実装型集
積回路チップ用プリント配線板の形成用に提供されてい
る。この基板材料は、小さな信号伝播遅延を含めたボー
ドの諸特性を可能にすると言われている。しかし、ボー
ド・レベルでのチップ密度の増加は対象とされていな
い。
１９８７年１月１３日付けのオオウチ・マサユキ等の回
路モジュールの製造方法に関する米国特許第４６３５３
５６号は、離散型の抵抗、コンデンサ及びトランジスタ
・デバイスを多層モジュール構成に埋め込む方法を開示
している。埋め込んだデバイスを支持するモジュール構
造は、硬化された埋込み用樹脂自体である。上記特許に
記載された技法は、離散デバイス密度を増加させる何ら
かの手段をもたらすが、使用される材料及び得られる構
造は、上記の高密度高速トランジスタ・メモリ・チップ
実装、及び高速マシン・サイクル時間に対するその影響
の問題を解決することを狙ったものではない。
［発明の開示］ 本発明の一目的は、メモリ・チップからメモリ・カード
構造への信号遅延が最小であることを特徴とする、高密
度高速メモリ・パッケージを提供することにある。
他の目的は、内部に３次元構成のメモリ・チップを含
む、メモリ・カード構造を提供することにある。
他の目的は、メモリ・チップの内部３次元アレイを有
し、最大の密度と、整合性のある熱膨張率と、広い熱放
散を特徴とする、メモリ・カード構造を提供することに
ある。
本発明によれば、動的ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）または静的ランダム・アクセス・メモリ（ＳＲ
ＡＭ）を多段メモリ・カード構造内に直接置いて、中間
のモジュールの使用をなくする。信号層及び電力層をカ
ード構造に積層する前に、チップをカード構造内部で位
置決めする。チップと積層カード構造材料の間の熱膨張
の安定性を維持するため、本発明の好ましい実施例で
は、ガラスで充填したフルオロポリマーをベースとする
材料、いわゆるポリテトラフルオロエチレン（ＰＴＦ
Ｅ）を使用する。好都合にも、ＰＴＦＥは、コンプライ
アントな性質、従来技術のエポキシ・ガラス誘電体の約
半分という熱膨張率（ＴＣＥ）、エポキシ・ガラスの約
1/3という特性インピーダンス、低い誘電率をもち、そ
のため信号伝播遅延は小さい。カード構造内にメモリ・
チップを直接取り付けると、高い動作速度が得られ、カ
ード構造レベルのチップ密度が大幅に増加する。カード
構造内部の垂直面及び水平面に沿ったチップ間の信号分
配及び電力分配の手段、及びカード構造冷却の手段も設
けられる。メモリ制御論理チップをカード構造の表面に
配置することができる。
［図面の簡単な説明］ 第１図は、本発明に従って製造したメモリ・カード構造
のチップ・コア部分の、連続する各製造段階での一連の
単純化した断面図である。
第２図は、接合した２つの完成チップ・コア部分の断面
図である。
第３図は、本発明のメモリ・カード構造の電力コア部分
の断面図である。
第４図は、第２図のチップ・コア部分と第３図の電力コ
ア部分を含む本発明の１個の全メモリ・カード構造実施
例の断面図である。
第５図は、第２図のチップ・コア部分を接合する代替方
式の部分切開断面図である。
第６図は、第１Ｄ図の電力面の代替構成の透視図であ
る。
［発明の好ましい実施例］ 第１図ないし第３図に関連する、完成メモリ・カード構
造を製造するための詳細な諸ステップについて考察する
前に、まず第４図を暫時参照して、本発明に従って製造
される完成メモリ・カード構造の概略を説明する。上記
カード構造は、基本的に、チップ・コア３及び４内の熱
伝導面２、チップ・コア３及び４内のメモリ・チップ
（コア３のチップ５〜１０など）、チップ・コア３及び
４内の誘電体層（コア３の層１１など）、チップ・コア
３及び４内のリード・フレーム（コア３のリード・フレ
ーム１２、１３など）、ならびにめっきされた貫通ヴァ
イア（コア３のヴァイア１４，１５，１７，１７な
ど）、冷却ヴァイア１８、１９を含んでいる。
適当なめっきされたヴァイアと、チップ・パッドに（コ
ア３のワイア２０、２１などによって）ワイア結合され
た接続リード・フレーム部分とを使って、埋め込んだチ
ップとの電気的接触が確立される。熱伝導面（コア３の
面１など）は、冷却ヴァイア１８、１９と接触し、メモ
リ・チップ内で発生した熱を除去する。各誘電体層１１
は、コンプライアントな性質、低い熱膨張率、低い特性
インピーダンス、低い誘電率などの属性をもち、熱膨張
の安定性及び信号伝播遅延の減少という望ましいメモリ
・カード構造の特徴をもたらす、ポリテトラフルオロエ
チレン（ＰＴＦＥ）材料を含むことが好ましい。
第４図のメモリ・カード構造は、さらに、チップ・コア
３、４内で熱伝導面１、２用に使用される材料と同じ
（好ましくは銅−インヴァール−銅合金の）電力バス２
１用の材料を使用した、電力コア部分２０を含んでい
る。電力バスは、コア３の層１１などの誘導体層用に使
用される材料と同じＰＴＦＥ材料で絶縁される。すなわ
ち、この同じ材料の使用によって、電力コア２０に対し
ても、チップ・コア３、４と同じ熱膨張の安定性という
利益が実現される。またヴァイア１４〜１７と冷却ヴァ
イア１８、１９が電力コア２０を貫通している。
次に第１Ａ図を参照して、チップ・コア３、４製造の諸
ステップについて述べる。わかりやすいように、第４図
と同じ参照番号を対応する第１図の各要素に使用するこ
とにする。各チップ・コアは、面１などの熱伝導面（銅
−インヴァール−銅が好ましい）を含む。面１は、コア
の主構造支持面としても働き、第１Ｂ図の位置２３〜２
６に第４図のヴァイア１４〜１７用の孔があいている。
誘電体１１は、コンプライアントな性質及び前述のその
他の好ましい特性を持つＰＴＦＥが好ましいが、第１Ｃ
図に示すように、孔のあいた熱伝導面１の両側に付着さ
れている。
化学的または機械的手段によって、誘電体１１内に、第
４図のチッップ５〜１０を配置するための部位として第
１Ｄ図のチップ・ウェル２８〜３３が設けられている。
ウェル２８〜３３内に、第１Ｆ図に示すように、メモリ
・チップ５〜１０を固定するため、第１Ｅ図の両面熱伝
導誘導体テープ・セグメント３４〜３７が位置決めされ
る。
穿孔ＰＴＦＥキャリア・シート４０上に第１Ｇ図の穿孔
銅リード・フレーム１２が取り付けられ、第１Ｈ図のチ
ップ・コア構造上に貼り付けられる。フレーム１２は、
メモリ・チップの回路ノードにアクセスするためのファ
ンアウト回路を含んでいる。第１Ｉ図の穿孔誘電体シー
ト４１は、カプセル封入材用のダムとして働く。ダム材
４１は、第１Ｊ図に示すように第１Ｈ図の構造の両面に
貼り付けられる。第１Ｋ図の２０、２１などのワイア・
ボンドが、チップ・ノードを当該のリード・フレーム導
体に接合し、チップ・コアの両面上で第１Ｌ図のエポキ
シ・フィル４２でカプセル封入されている。すべてのワ
イア・ボンド・ウェルがカプセル封入されると、第１Ｍ
図の正面回路配線面４３及び背面回路配線面４４がそれ
ぞれ絶縁層４５及び４６上に付加され、構造に貼り付け
られる。
回路配線金属被覆によってチップ・コアは完成する。す
なわち、絶縁層４１と４５中に、希望に応じてリード・
フレーム１２を配線面４３に接続するための穴（図示せ
ず）を形成する。第１Ｎ図に示すように、チップ・コア
の配線面間の電気的連続性を得るためのヴァイア１４〜
１７をめっきする。穴をあけて、例えばはんだ、銅また
は他の金属で充填して、冷却ヴァイア１８、１９を形成
する。この冷却ヴァイアは、熱伝導面１、２と接続して
いる。そして、チップ・コアの両面に保護被膜４７を付
着する。第４図の実施例では、中実の冷却ヴァイアが設
けてあるが、電力放散量の大きな応用例では、めっきさ
れた穴の代りに、水冷に合った中空孔を使うこともでき
る。冷却ヴァイアの両端部に適切な熱交換手段（図示せ
ず）を接続する。
第２図に示すように、熱圧縮ボンディング、伝導性ポリ
マ、またはその他の手段により、めっきされたヴァイア
１４〜１７の両端部及び冷却ヴァイア１８、１９の両端
部にあるパッドを使って、チップ・コア３を１個または
複数のチップ・コアに接合する。第３図の電力コアは、
積層した電気伝導層２１Ａ、２１Ｂ、誘電体層２２Ａ〜
Ｃと５３〜５６、及び回路配線面５７、５８を含むが、
これも第４図に示すようにチップ・コアに接合すると、
メモリ・カード構造が完成する。層２２Ａ、２２Ｂ、２
２ＣはＰＴＦＥを含むことが好ましく、層２１Ａ，２１
Ｂは銅−インヴァール−銅を含むことが好ましい。論理
ドライバ及びシステムとの間のインターフェース回路
は、カード構造の一方または両方の主表面に直接取り付
けることができる。
前述のようにコアを熱圧縮ボンディングなどによって互
いに永久的に接合する代りに、第６図の着脱式ジョイン
トを使って、許容できない数だけ欠陥チップを含むチッ
プ・コアの再加工または交換を可能にすることもでき
る。対になったパッド５９と６０及びパッド６１と６２
からなる機械式圧力ジョイントを、それぞれヴァイア１
４〜１７及び冷却ヴァイア１８、１９の対向端部に配置
する。圧力のもとでパッドが互いにはまり合って、しっ
かりした電気的または熱的接点を形成する。
第７図は、第１Ｅ図ないし第１Ｎ図の製造工程で第１Ｄ
図の構造の代りに使用できる。内部垂直表面に沿ってＰ
ＴＦＥ６０で裏張りした、事前成形モリブデン熱導体５
９を示すものである。導体５９の壁面は、（その中に配
置する）メモリ・チップを取り囲み、メモリ・カード構
造製造工程の熱圧縮ボンディング・ステップでメモリ・
チップを偶然の損傷が生じないように保護する。モリブ
デンを使用すると、さらに、前述の銅−インヴァール−
銅導体１に対する導体５９の相対的熱伝導容量が増大す
る。導体５９中の穴６１をめっきして信号ヴァイアまた
は電力ヴァイアとして使用できるようにするには、絶縁
ライニングが必要である。
熱要件ならびに所与のメモリ設計状況で許容されるカー
ド構造の全厚に応じて、第４図の電力コア２０のどちら
かの側に追加のチップ・コアを取り付けることも可能で
ある。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの内部３次元アレイを有し、
    重なり合うように接合された少なくとも１個の第１コア
    と少なくとも１個の電力コアとを含むカード構造であっ
    て、 上記の各第１コアが、２次元アレイのチップ・ウェル位
    置を両側に有する熱導体面を備え、 上記ウェルの底面を除く上記熱導体面の主表面上に、第
    １のコンプライアントな誘電体を備え、 上記第１誘電体が、低い誘電率を有し、かつ上記チップ
    及び上記熱導体面と整合する熱膨張率を有し、その結
    果、上記チップ及び上記熱伝導面との熱膨張安定性を維
    持し、 上記の各電力コアが、少なくとも１個の電気導体面を備
    え、かつ上記電気導体面の主表面上に、第２のコンプラ
    イアントな誘電体を備え、 上記第２誘電体が、上記電気導体面と整合する熱膨張率
    を有し、その結果上記電気導体面との熱膨張安定性を維
    持し、 上記ウェルのそれぞれに半動体チップを含む、 カード構造。
  2. 【請求項２】上記各チップがメモリ・チップである、請
    求項１に記載のカード構造。
  3. 【請求項３】上記熱導体面と上記電気導体面が同じ導体
    材料でできている、請求項１に記載のカード構造。
  4. 【請求項４】上記の同じ導体材料が銅−インヴァール−
    銅である、請求項３に記載のカード構造。
  5. 【請求項５】上記第１及び第２誘電体が同じ誘電体であ
    る、請求項１に記載のカード構造。
  6. 【請求項６】上記の同じ誘電体がポリテトラフルオロエ
    チレンである、請求項５に記載のカード構造。
  7. 【請求項７】さらに複数の冷却ヴァイアを含み、上記各
    冷却ヴァイアが上記ウェル以外の位置で上記第１コア及
    び上記電力コアを貫通している、請求項１に記載のカー
    ド構造。
  8. 【請求項８】さらに複数の位置合せされた導電性ヴァイ
    アを含み、上記各ヴァイアが上記ウェル以外の対応する
    位置で上記第１コア及び上記電力コアを貫通しており、 対応する位置にある上記ヴァイアの対向端部が互いに接
    合されており、 上記各ヴァイアが、上記導体面から絶縁されている、 請求項１に記載のカード構造。
  9. 【請求項９】上記伝導性ヴァイアの上記対向端部が、金
    属性デンドライト・パッドで互いに接合されており、 各パッドが上記ヴァイアの当該の対向端部に固定されて
    いる、 請求項８に記載のカード構造。
  10. 【請求項１０】上記熱導体面が、上記各チップの側部を
    取り囲むような形状になっている、請求項１に記載のカ
    ード構造。
  11. 【請求項１１】上記熱導体面がモリブデンを含む、請求
    項１０に記載のカード構造。
  12. 【請求項１２】上記各チップがメモリ・チップであり、 上記熱導体面及び上記電気導体面が銅−インヴァール−
    銅でできており、 上記第１及び第２誘電体がポリテトラフルオロエチレン
    である、請求項１に記載のカード構造。
JP2514380A 1990-04-30 1990-10-10 内部直接チップ接続を有する３次元メモリ・カード構造 Expired - Lifetime JPH0632207B2 (ja)

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JPH05502322A JPH05502322A (ja) 1993-04-22
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