JPS5837948A - 積層半導体記憶装置 - Google Patents

積層半導体記憶装置

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JPS5837948A
JPS5837948A JP56136399A JP13639981A JPS5837948A JP S5837948 A JPS5837948 A JP S5837948A JP 56136399 A JP56136399 A JP 56136399A JP 13639981 A JP13639981 A JP 13639981A JP S5837948 A JPS5837948 A JP S5837948A
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JP
Japan
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layer
wires
word
memory cell
bit
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JP56136399A
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English (en)
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Masaharu Toyama
外山　正春
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D88/00—Three-dimensional [3D] integrated devices
    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数層の半導体層管積層して３次元的−メ篭
りセルを配置して構成される半導体記憶装置に関する。
半導体記憶装置は、ＲＯＭＫしろ、ＲＡＭＫしろ、従来
、ワード線とビット線は同一平面上に形成されていた。
第１図は従来の半導体記憶装置の構成例で、メ４　リセ
ルは一つの平面内に格子状に配列され、それらを駆動す
るワード線Ｗ、、Ｗ、、・・・は左から右に向かって同
一平面内、厳密にはメモリセルアレー面に平行な平面内
金走り、ビット線！１１　　ｓ　ｍ、　　＊・・・も上
から下に向かって同一平面内、厳密にはメモリセルアレ
ー面に平行な平面内管走っている。メモリセルはこのワ
ード線とビット線の交点に１個ずつ形成されていゐ０ア
ドレス信号が入力されて、ワード線の１本、たとえばＷ
、が活性化されると、Ｗ、につながったメモリセルのト
ランスファーゲートが開かれ、メモリ内容がビット線Ｂ
１ｅＢ１ｓ・・・上に読み出されたり、あるいはビット
線上にあるデータがメ毫すセル内に読み込まれる。
従来の半導体配憶装置は次のような欠点をもっている。
＠１に、メモリセルは一つの平面内のみに配列されてい
るため、集積度に限界があり、強いて集積度を増すと、
単に半導体表面積が巨大になってしまうばかりか、ワー
ド線やビット線も長くならざるを得す、信号伝播の遅れ
の原因となる。
第２に、ビット線のＷｌ、ｔ−あまり増すことができな
い。第１図では一つのメモリセルから出ているビット線
は１本になっており、実際、ＲＯＭとかダイナミックＲ
ＡＭの場合にはそれで曳いが、スタティックＲＡＭの場
合には正逆２本のビット線が必要であり、必要ビット線
の数は２倍になる０単純なメモリの場合は平面内に配列
できる程の数のビット線でも十分であるが、多くのデー
タを一度に読み出したい場合、たとえば内容のソーテ・
ｆングを行う場合とか、連想メそすなどの場合には、そ
れは大台な障害となりている。ビット線の数が限られて
いれば、必要メモリ容量が多い場合には端から順に読み
出し、書き込み會せねばならず、画儂情報処理などの場
合にも速度が遅くなって使えない。
本発明は半導体積層構造管用いてメ屯すセルｔ−３次元
的に配置し、かつワード線、ビット線の配列に特別な工
夫をこらして短かいワード線で多数のビット線をとり出
せるようにし次積層半導体記憶装置を提供するものであ
る。
本発明においては、半導体層は絶縁層管はさんで複数層
積層さｎ、各層にメモリセルアレーが形成さｎる。一つ
の層だけでみれば、メモリセルアレーは２次元的に格子
状にメモリセルが形成され九従来の千両メモリと同様の
構成で喪い。アドレスデコーダからの出力で駆動される
複数本のワード線はそれぞれ複数本に分岐され、１本の
ワード線に属する分岐線は一つの平面内に配線される。
そしてワード線の数だけの分岐配線間が互いに平行に形
成される。ビット線はこの分岐配線面に対して垂直な方
向に配設される０ 本発明に工ｎば、藺からビット線管とりだすため、辺か
らとり出す従来の構成に比べ、２乗倍の数のビット線を
とり出すことができる。しかもワード線は分岐配線とす
るため、同じメモリ容量をもつ従来の平置メモリ構成に
比べ、ワード線は短かくて済み、末端でも信号の伝播の
遅扛は小さくて済む。もちろん各ビット線の長さも短か
くなるので、ここでの遅れも小さい。
分岐配線間は、たとえば、各メモリセルアレ一層毎にメ
モリセルアレ一層と平行に設ければよい。この場合には
ビット線はメモリセルアレ一層に垂直な方向にとり出さ
れる。分岐配線面はｔたメモリセルアレ一層と直交する
ように設けることもでき、その場合には、ビット線はメ
モリセルアレ一層と平行な方向にとり出されるＯこの場
合、分岐配線間とメモリセルアレ一層との交叉線上のメ
モリセルへの書き込み、読み出しが行われる０ メモリセルの形式としては、ダイナミックＲＡＭ形、ス
タティックＲＡＭ型、ＲＯＭ形などいずｎの形も適用可
能である。
以下に本発明の詳細な説明する。
（１１メモリセルアレ一層に平行な分岐配線面の実施例 第２図は本発明に基くメモＩＪ　４１１ｓ成例のうち、
ワード線の分岐配線間がメモリセルアレ一層と一致、厳
密には平行になっている場合の一例である。
Ｗ、、Ｗよ　、・・・がワード線で、ワード線ｗｉ　（
１＝ｌ　、　２、−）　　からの分岐線がｗｈ。
Ｗ　ｉ＠　、　”Ｈである０分岐線Ｗ　１１　、　Ｗ　
１ｈ”’は１つの平面内を平行に走っており、この平面
をワード線Ｗ１に属する分岐配線間と名付ける〇各分妓
配線面はメモリセルアレ一層と平行に（メモリセルアレ
一層内にｔたはその表面に接するかもしくは近接して平
行Ｋ）形成さｎている。ビット線はこのメモリセルアレ
一層に垂直な方向、すなわち分岐配線直に垂直な方向−
にとり出される０ 説明を容易にするため、ワード線 Ｗｉ（１＝ｌ、２．・・・）で駆動すべきメモリセルア
レ一層ｉＭＩ　と名付け、その中で分岐線’ＩＪｊ（ｊ
−１，２，・・・）で駆動すべきメモリセルをワード線
入力側から順にｍ１ｊｋ　（ｋ”１−２−・・・）と名
付ける。メモリセルｍ１ｊｋ　ｅ　ｍｔｊｋ＋　−は上
下に重なるように配列さｎており、ビット線Ｂｊｋはこ
の上下に重なったメモリセルに接続さ−れ、そこに対し
て読み出し、書き込みを行うよう罠なっている。第３図
は、この関係管もつとわかり良くするために、第２図の
ビット線Ｂ　１１に沿った部分をぬき出して、内部の様
子を示したものである。−例としてメモリセルにはフリ
ップフロップ管用いたので、ビット線は正逆１対Ｂ１１
　ｓ　Ｂ　１１　となっている。
本実施例によれば、ビット線は半導体チップの表面から
多数とり出せるので、データのソーティングとか、ある
いは画倫情報処理に極めて便利である。
（２）　　メモリセルアレ一層に垂直な分岐配線面の実
施例 第４図は本発明に基〈メモリ構成例のうち、ワード線の
分岐配線面がメモリセルアレ一層と直交している場合の
一例である０ メモリセルアレ一層は先の実施例と同様、最上層より順
にＭ、、Ｍ、、・・どなっている。
Ｗ、、Ｗ、、・・・がワード線で、ワード線Ｗｉ（１＝
１．２．・・・）からの分岐線がＷｌ　７．　Ｗｌｌ　
＠・・・である０この場合も分岐線Ｗ０７．Ｗｉ！、・
・・は１つの平面内を平行に走っており、この平面をワ
ード線Ｗ１　　に属する分岐配線面と名付る０各分岐配
線面は相互に平行であり、かつ先の実施例と異なりメモ
リセルアレ一層Ｍｊ（ｊ＝１．２．・・・）とは直交し
ているＯビット線Ｂｊｋ　（ｋ＝１　、２　、・・・）
は分岐配線面に直交する方向にとり出さｎている０メそ
りセルアレ一層Ｍｊに配列さｎたメモリセルのうち、分
岐線Ｗ、ｊ　　に：つで駆動さｎるメモリセル、すなわ
ち、η・、ｊ　に沿って並んだメモリセルをワード線入
力側から頴に”　ｊ　ｒ　＊　ｍ　ｌ　ｊｔ　＋・・・
と名付け；ｌｒ□　ｒｎｌ　ｊｌ　、　ｍｌ　ｊｌ　、
・・・はすなわち分岐配線面とメモリセルアレ一層Ｍｊ
の交叉線上に並んだメモリセルである。メモリセルアレ
一層Ｍｊ内の分岐配線面に垂直に並んだ各１列のメモリ
セル１１１１　ｊ　ｋ　、’ｒｎｔ　ｊ　ｋ　ａ・・・
にビット線Ｂｊｋが結ばれており、この１列のメモリセ
ルに対してデータの読み出し書き込みを行うことになる
○ 本実施例の場合には、各分岐配線面が半導体テップに対
し垂直になるので、アドレスデコーダには持別の工夫を
しないと面積が大きくなってしまう。
第５図は本実施例のメモリセルを駆動する几めのアドレ
スデコーダの構成例である。Ａ１＋Ａ、がアドレス入力
線、「、活はその反転信号線であり、ワード線Ｗｌ　　
ｍ　Ｗ２　　ｍ・・・は既に分岐線ＷｉＪ（Ｉ−１，２
，・・・、ｊ＝１．２．・・・）となって外にとり出さ
ｎているｏ　Ａｌ　　ｒ　Ａｌ　　ｔ　Ａｔ　　ａ島が
半導体チップに垂直、すなわち、メモリセルアレ一層に
垂直な平面内を水平方向に互いに平行に走っているのが
特徴である。
この構造をもつとわかり良くするために、ワード線Ｗｔ
１に作る回路ブロック部をぬき出して、内部構造を示し
たのが第６図である。ワード線Ｗ！はアドレス入力（Ａ
Ｉ　　、Ａ、）が（０，１）のときに活性化される。第
６図は２人力ＣＭ０８　　ＮＯＲ回路になっており、Ｔ
、、Ｔ重がＮチャネルＦ　Ｅ　Ｔ　、　Ｔ、”　、Ｔ、
’がＰチャネルＦＥＴである。ｖＤＤはＨＩＧＨ＠電源
線、ｖＩｌはＬＯＷｌｌ電源線であるＱ　ＦＥ’ｒ間の
連結部を陰影をつけて示しである０即ち、Ｌｌお工びり
。
はＴ＋、Ｔｕｔ’並列接続する配線、Ｌ、はＴＩ’＃Ｔ
、／を直列接続する配線、Ｌ４は’ｒ、　　ｊ　７，７
間を接続する配線である。”　１　　＊　ＴＩ’は入力
線Ａ、で駆動され、Ｔ！＋Ｔ！’はＡｌで駆動さｎる工
うになっており、ＡＨｍ　ＡＩに相当するところにはＰ
ＥＴは無い。したがってワード線Ｗ、はアドレス入力（
０，１）のときに活性化される０分岐線Ｗ！１　ｅ　Ｗ
ｌｌ　、・・・はＴ、とＴ、のドレーン結線部から各メ
モリセルアレ一層毎に出すことができるのが特徴である
。
本実施例ではビット線はいわばＩＣチップの横腹からと
り出している。多層になっているため、多数のビット線
がとり出せるのと同時に、コｆｔ　ラのビット線は各層
毎にまとめて次の処理を行う↓うに回路を組むことがで
き、非常に便利である。たとえばソーティングにしても
層毎にグループ分けし、並行して比較処理を行うような
場合に適している。
以上説明したように本発明によれば、半導体積層構造を
用いてメモリセル管３次元的に配列し、かつワード線と
ビット線の配列に特別な工夫をこらして短かいワード線
で多数のビット線をとり出せるようにしており、従って
大容量化しｉ場合にもワード線やビット線での信号伝播
の遅れが小さく、ｔｉデータのソーティングを行う場合
や画像情報処理などに用いて有用な半導体記憶装置を実
現できる。
【図面の簡単な説明】
第１図は従来の半導体記憶装置の構成例を示す図、第２
図は本発明の一実施例の構成を示す図、第３図はそのビ
ット線Ｂ　１１に沿う部分の構成例を示す図、第４図は
別の実施例の構成全量す図、第５図は第４図のメモリセ
ルを駆動するアドレスデコーダの構成例を示す図、第６
図はそのワード線Ｗ２に対応する部分のより具体的な構
成例を示す図である。 Ｍｌ、Ｍｊ・・・メモリセルアレ一層、Ｗｌ山ワード線
、Ｗｌｊ・・分岐線、Ｂｊｋ・・・ビット線、ｍ１ｊｋ
・・・メモリセル〇

Claims (1)

  1. 【特許請求の範囲】 （１）半導体層に２次元的にメモリセルを配置してなる
    メモリセルアレ一層が複数層積層され、複数本の９−ド
    線はそれぞれ複数本に分岐して各ワード線に属する複数
    本の分岐線が１つの分岐配線Ｎｔ構成するように複数の
    分岐配線頁が相互に平行に形成され、これら分岐配線面
    に−直な方向にビット線を配線してなることを特徴とす
    る積層半導体記憶装置０（２）各分岐配線面がメモリセ
    ルアレ一層毎にメモリセルアレ一層と平行に形成されて
    いる特許請求の範囲第１項記載の積層半導体記憶装置０ （３）分岐配線面がメ毫すセルアレ一層Ｋｆｌ直に形成
    されている特許請求の範囲第１項記載の積層′半導体記
    憶装置。
JP56136399A 1981-08-31 1981-08-31 積層半導体記憶装置 Pending JPS5837948A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6185858A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体記憶装置
JPS62208665A (ja) * 1986-03-07 1987-09-12 Mitsubishi Electric Corp 積層形半導体記憶装置
JPS62219550A (ja) * 1986-03-19 1987-09-26 Sharp Corp 半導体記憶素子
JP2011181176A (ja) * 1997-04-04 2011-09-15 Glenn J Leedy 情報処理方法、積層型集積回路メモリ
JP2013149969A (ja) * 2011-12-23 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2021064806A (ja) * 2011-12-22 2021-04-22 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742474A (en) * 1985-04-05 1988-05-03 Tektronix, Inc. Variable access frame buffer memory
US5191643A (en) * 1986-04-04 1993-03-02 Alsenz Richard H Method and apparatus for refrigeration control and display
US5515267A (en) * 1986-04-04 1996-05-07 Alsenz; Richard H. Apparatus and method for refrigeration system control and display
DE3774369D1 (de) * 1986-08-22 1991-12-12 Fujitsu Ltd Halbleiter-speicheranordnung.
JPS63204595A (ja) * 1987-02-20 1988-08-24 Fujitsu Ltd マルチプレ−ンビデオｒａｍ構成方式
JPS63245567A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 画像処理装置
JP2778977B2 (ja) * 1989-03-14 1998-07-23 株式会社東芝 半導体装置及びその製造方法
EP0420339A3 (en) * 1989-09-29 1992-06-03 N.V. Philips' Gloeilampenfabrieken Multi-plane random access memory system
US5099309A (en) * 1990-04-30 1992-03-24 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
EP0516866A1 (en) * 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US5701037A (en) * 1994-11-15 1997-12-23 Siemens Aktiengesellschaft Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit
US5818112A (en) * 1994-11-15 1998-10-06 Siemens Aktiengesellschaft Arrangement for capacitive signal transmission between the chip layers of a vertically integrated circuit
FR2745973B1 (fr) * 1996-03-08 1998-04-03 Thomson Csf Memoire de masse et procede de fabrication de memoire de masse
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
WO2001084553A2 (en) 2000-04-28 2001-11-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US20030120858A1 (en) 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
US6486065B2 (en) 2000-12-22 2002-11-26 Matrix Semiconductor, Inc. Method of forming nonvolatile memory device utilizing a hard mask
US6591394B2 (en) 2000-12-22 2003-07-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method for storing data bits and ECC bits therein
US6486066B2 (en) 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
US7352199B2 (en) 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
DE60205569T2 (de) * 2001-12-21 2006-05-18 Kabushiki Kaisha Toshiba MRAM mit gestapelten Speicherzellen
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6643159B2 (en) 2002-04-02 2003-11-04 Hewlett-Packard Development Company, L.P. Cubic memory array
US6687147B2 (en) * 2002-04-02 2004-02-03 Hewlett-Packard Development Company, L.P. Cubic memory array with diagonal select lines
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
DE10308323B4 (de) 2003-02-26 2007-10-11 Infineon Technologies Ag Halbleiterchipanordnung mit ROM
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP4376191B2 (ja) * 2003-04-03 2009-12-02 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ３次元メモリアレイ
US7184289B2 (en) * 2003-11-12 2007-02-27 Intel Corporation Parallel electrode memory
US7359279B2 (en) 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7142471B2 (en) 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7272052B2 (en) 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7420832B1 (en) * 2007-04-30 2008-09-02 International Business Machines Corporation Array split across three-dimensional interconnected chips
US20150063039A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Redundancy in stacked memory structure
US9875789B2 (en) 2013-11-22 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3D structure for advanced SRAM design to avoid half-selected issue
US9299391B2 (en) 2014-01-21 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional wordline sharing memory
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
CN119815829B (zh) * 2024-12-26 2025-10-24 北京大学 一种三维堆叠存取存储器结构及其集成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534488A (en) * 1978-09-01 1980-03-11 Pioneer Electronic Corp Semiconductor device and its manufacturing method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2022895B2 (de) * 1970-05-11 1976-12-02 Siemens AG, 1000 Berlin und 8000 München Stapelfoermige anordnung von halbleiterkoerpern und verfahren zu deren herstellung
DE2806685A1 (de) * 1978-02-16 1979-08-23 Siemens Ag Stapelbauweise fuer halbleiter- speicherbausteine

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534488A (en) * 1978-09-01 1980-03-11 Pioneer Electronic Corp Semiconductor device and its manufacturing method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6185858A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体記憶装置
JPS62208665A (ja) * 1986-03-07 1987-09-12 Mitsubishi Electric Corp 積層形半導体記憶装置
JPS62219550A (ja) * 1986-03-19 1987-09-26 Sharp Corp 半導体記憶素子
JP2011181176A (ja) * 1997-04-04 2011-09-15 Glenn J Leedy 情報処理方法、積層型集積回路メモリ
JP2021064806A (ja) * 2011-12-22 2021-04-22 株式会社半導体エネルギー研究所 半導体装置
JP2013149969A (ja) * 2011-12-23 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
DE3279599D1 (en) 1989-05-11
EP0073486B1 (en) 1989-04-05
EP0073486A2 (en) 1983-03-09
EP0073486A3 (en) 1986-03-26

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