JPH06324936A - 分割型ビデオｒａｍの制御装置 - Google Patents
分割型ビデオｒａｍの制御装置Info
- Publication number
- JPH06324936A JPH06324936A JP5109323A JP10932393A JPH06324936A JP H06324936 A JPH06324936 A JP H06324936A JP 5109323 A JP5109323 A JP 5109323A JP 10932393 A JP10932393 A JP 10932393A JP H06324936 A JPH06324936 A JP H06324936A
- Authority
- JP
- Japan
- Prior art keywords
- address
- video ram
- screen
- upper screen
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】液晶表示装置の上画面と下画面に対応して上画
面用ビデオＲＡＭと下画面用ビデオＲＡＭとが設けられ
ている分割型ビデオＲＡＭの制御装置において、ＣＰＵ
が指定するアドレスが上画面用ビデオＲＡＭの不使用領
域（不連続領域）に入ることのないプログラムの繁雑化
を避け、ＣＰＵの負担を軽減する。 【構成】アドレスデコーダ６，アドレスバッファ７，加
算器８からなるアドレス変換回路９を付加する。アドレ
スデコーダ６はＣＰＵ１からのアドレスＡが上画面に対
応するか下画面に対応するかを判定し、上画面に対応す
るときはアドレスバッファ７をアクティブにしてアドレ
スＡをそのまま通過させ上画面用ビデオＲＡＭ２ａをア
クセスするが、下画面に対応するときは加算器８をアク
ティブにしアドレスＡに不使用領域相当アドレス量αを
加えた補正アドレス（Ａ＋α）で下画面用ビデオＲＡＭ
２ｂをアクセスする。
面用ビデオＲＡＭと下画面用ビデオＲＡＭとが設けられ
ている分割型ビデオＲＡＭの制御装置において、ＣＰＵ
が指定するアドレスが上画面用ビデオＲＡＭの不使用領
域（不連続領域）に入ることのないプログラムの繁雑化
を避け、ＣＰＵの負担を軽減する。 【構成】アドレスデコーダ６，アドレスバッファ７，加
算器８からなるアドレス変換回路９を付加する。アドレ
スデコーダ６はＣＰＵ１からのアドレスＡが上画面に対
応するか下画面に対応するかを判定し、上画面に対応す
るときはアドレスバッファ７をアクティブにしてアドレ
スＡをそのまま通過させ上画面用ビデオＲＡＭ２ａをア
クセスするが、下画面に対応するときは加算器８をアク
ティブにしアドレスＡに不使用領域相当アドレス量αを
加えた補正アドレス（Ａ＋α）で下画面用ビデオＲＡＭ
２ｂをアクセスする。
Description
【０００１】
【産業上の利用分野】本発明は、比較的大きな画面サイ
ズ（例えば６４０×４８０ドット）をもつ液晶表示装置
（ＬＣＤ）などに付随して用いられる分割型ビデオＲＡ
Ｍ（ＶＲＡＭ）の制御装置に関する。
ズ（例えば６４０×４８０ドット）をもつ液晶表示装置
（ＬＣＤ）などに付随して用いられる分割型ビデオＲＡ
Ｍ（ＶＲＡＭ）の制御装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータやワードプロセ
ッサやワークステーションなどの表示装置として近年は
画面サイズの大きな液晶表示装置が用いられることが多
くなってきている。このような液晶表示装置の場合、一
般に、画面が上下に分けられ、これに対応して、液晶表
示装置に送るべき表示データを格納するビデオＲＡＭも
２つに分けられた分割型ビデオＲＡＭとして構成されて
いる。すなわち、上画面に対しては上画面用ビデオＲＡ
Ｍが用意され、下画面に対しては下画面用ビデオＲＡＭ
が用意されている。２つのビデオＲＡＭは互いに独立し
て制御されるようになっている。このように構成してあ
るのは、次のような理由による。
ッサやワークステーションなどの表示装置として近年は
画面サイズの大きな液晶表示装置が用いられることが多
くなってきている。このような液晶表示装置の場合、一
般に、画面が上下に分けられ、これに対応して、液晶表
示装置に送るべき表示データを格納するビデオＲＡＭも
２つに分けられた分割型ビデオＲＡＭとして構成されて
いる。すなわち、上画面に対しては上画面用ビデオＲＡ
Ｍが用意され、下画面に対しては下画面用ビデオＲＡＭ
が用意されている。２つのビデオＲＡＭは互いに独立し
て制御されるようになっている。このように構成してあ
るのは、次のような理由による。
【０００３】もし、画面を分割せずに単一画面とし、ビ
デオＲＡＭを単一としておくとする。液晶表示装置に所
定の表示状態で画像を表示しておくためには、ある速度
で表示データを書き換える必要がある。その速度を単一
画面に対して例えば１秒間に５０回書き換えるとする。
単一画面は大画面であり表示データ量も多いので、その
書き換えのためのデータ送りに必要な回路の構成が複雑
化するとともに、動作速度の高速な高級なＩＣを必要と
するためコストアップを招く。
デオＲＡＭを単一としておくとする。液晶表示装置に所
定の表示状態で画像を表示しておくためには、ある速度
で表示データを書き換える必要がある。その速度を単一
画面に対して例えば１秒間に５０回書き換えるとする。
単一画面は大画面であり表示データ量も多いので、その
書き換えのためのデータ送りに必要な回路の構成が複雑
化するとともに、動作速度の高速な高級なＩＣを必要と
するためコストアップを招く。
【０００４】このような不都合を避けるために画面とビ
デオＲＡＭの分割を行っているのである。すなわち、２
分割しておくと、１秒間に書き換えるのは５０回である
がデータ量が半分ですむ。つまり、処理速度が１／２に
低減されるから、回路構成の簡素化をもたらすとともに
ＩＣとしても高速高級なものを使用せずにすみ、経済効
果がある。
デオＲＡＭの分割を行っているのである。すなわち、２
分割しておくと、１秒間に書き換えるのは５０回である
がデータ量が半分ですむ。つまり、処理速度が１／２に
低減されるから、回路構成の簡素化をもたらすとともに
ＩＣとしても高速高級なものを使用せずにすみ、経済効
果がある。
【０００５】液晶表示装置の画面を２分割し、ビデオＲ
ＡＭも２分割した分割型ビデオＲＡＭの制御装置の従来
例を図３に示し、以下に説明する。
ＡＭも２分割した分割型ビデオＲＡＭの制御装置の従来
例を図３に示し、以下に説明する。
【０００６】図３において、１はＣＰＵ（中央演算処理
装置）、２ａは上画面用ビデオＲＡＭ、２ｂは下画面用
ビデオＲＡＭ、３は表示コントローラ、４はＬＣＤドラ
イバ、５は液晶表示装置（ＬＣＤ）、５ａは上画面、５
ｂは下画面である。ＣＰＵ１は上下両ビデオＲＡＭ２
ａ，２ｂのいずれか一方に対してアクセスを行い、表示
データを書き込む。表示コントローラ３は上下両ビデオ
ＲＡＭ２ａ，２ｂを同時にアクセスするとともにＬＣＤ
ドライバ４を駆動する。上下両ビデオＲＡＭ２ａ，２ｂ
は表示コントローラ３からのアクセスによって格納して
いる表示データを順次的に出力していく。ＬＣＤドライ
バ４は上下両ビデオＲＡＭ２ａ，２ｂから送られてくる
表示データを個別的につまり互いに独立して同時的に処
理し、上画面用ビデオＲＡＭ２ａからの表示データを上
画面５ａに表示し、下画面用ビデオＲＡＭ２ｂからの表
示データを下画面５ｂに表示する。
装置）、２ａは上画面用ビデオＲＡＭ、２ｂは下画面用
ビデオＲＡＭ、３は表示コントローラ、４はＬＣＤドラ
イバ、５は液晶表示装置（ＬＣＤ）、５ａは上画面、５
ｂは下画面である。ＣＰＵ１は上下両ビデオＲＡＭ２
ａ，２ｂのいずれか一方に対してアクセスを行い、表示
データを書き込む。表示コントローラ３は上下両ビデオ
ＲＡＭ２ａ，２ｂを同時にアクセスするとともにＬＣＤ
ドライバ４を駆動する。上下両ビデオＲＡＭ２ａ，２ｂ
は表示コントローラ３からのアクセスによって格納して
いる表示データを順次的に出力していく。ＬＣＤドライ
バ４は上下両ビデオＲＡＭ２ａ，２ｂから送られてくる
表示データを個別的につまり互いに独立して同時的に処
理し、上画面用ビデオＲＡＭ２ａからの表示データを上
画面５ａに表示し、下画面用ビデオＲＡＭ２ｂからの表
示データを下画面５ｂに表示する。
【０００７】
【発明が解決しようとする課題】ところで、この種の分
割型ビデオＲＡＭの制御装置にあっては、容量面におい
て、上画面５ａの容量と上画面用ビデオＲＡＭ２ａの容
量とが丁度には対応せず、下画面５ｂの容量と下画面用
ビデオＲＡＭ２ｂの容量とも丁度には対応しない。この
ことを図４を用いて説明する。
割型ビデオＲＡＭの制御装置にあっては、容量面におい
て、上画面５ａの容量と上画面用ビデオＲＡＭ２ａの容
量とが丁度には対応せず、下画面５ｂの容量と下画面用
ビデオＲＡＭ２ｂの容量とも丁度には対応しない。この
ことを図４を用いて説明する。
【０００８】６４０×４８０ドットの表示画面を例にと
り、簡略化のため１ドットを１ビットに割り当てるとす
る。上画面５ａの表示に必要なメモリ容量は、６４０×
２４０／（２10・２3 ）＝１５３６００／（１０２４・
８）＝１８．７５ＫＢであり、下画面５ｂの表示に必要
なメモリ容量も同じく１８．７５ＫＢである。
り、簡略化のため１ドットを１ビットに割り当てるとす
る。上画面５ａの表示に必要なメモリ容量は、６４０×
２４０／（２10・２3 ）＝１５３６００／（１０２４・
８）＝１８．７５ＫＢであり、下画面５ｂの表示に必要
なメモリ容量も同じく１８．７５ＫＢである。
【０００９】しかしながら、メモリ（ビデオＲＡＭ）は
２の冪乗２n で構成されるものであるから、２4 ＝１６
＜１８．７５＜２5 ＝３２より、上画面用ビデオＲＡＭ
２ａも下画面用ビデオＲＡＭ２ｂもともに３２ＫＢのメ
モリ容量のものを使用することになる。ＣＰＵ１は上画
面用ビデオＲＡＭ２ａに対して３２ＫＢ分のアドレス
〔００００H 〜７ＦＦＦH 〕を割り当て、下画面用ビデ
オＲＡＭ２ｂに対して引き続いての３２ＫＢのアドレス
〔８０００H 〜ＦＦＦＦH 〕を割り当てる。
２の冪乗２n で構成されるものであるから、２4 ＝１６
＜１８．７５＜２5 ＝３２より、上画面用ビデオＲＡＭ
２ａも下画面用ビデオＲＡＭ２ｂもともに３２ＫＢのメ
モリ容量のものを使用することになる。ＣＰＵ１は上画
面用ビデオＲＡＭ２ａに対して３２ＫＢ分のアドレス
〔００００H 〜７ＦＦＦH 〕を割り当て、下画面用ビデ
オＲＡＭ２ｂに対して引き続いての３２ＫＢのアドレス
〔８０００H 〜ＦＦＦＦH 〕を割り当てる。
【００１０】ところが、上画面用ビデオＲＡＭ２ａで実
際上必要なのは１８．７５ＫＢであり、下画面用ビデオ
ＲＡＭ２ｂにおいても実際上必要なのは１８．７５ＫＢ
である。すなわち、それぞれのビデオＲＡＭ２ａ，２ｂ
において、３２ＫＢ−１８．７５ＫＢ＝１３．２５ＫＢ
分が不使用領域となってしまう。各１８．７５ＫＢの使
用領域をそれぞれ２ａ1 ，２ｂ1 で表し、各１３．２５
ＫＢの不使用領域をそれぞれ２ａ2 ，２ｂ2 で表す。上
画面用ビデオＲＡＭ２ａの使用領域２ａ1 はアドレス
〔００００H 〜４ＡＦＦH 〕、不使用領域２ａ2 はアド
レス〔４Ｂ００H〜７ＦＦＦＦH 〕となり、下画面用ビ
デオＲＡＭ２ｂの使用領域２ｂ1 はアドレス〔８０００
H 〜ＣＡＦＦH 〕、不使用領域２ｂ2 はアドレス〔ＣＢ
００H 〜ＦＦＦＦH 〕となる。
際上必要なのは１８．７５ＫＢであり、下画面用ビデオ
ＲＡＭ２ｂにおいても実際上必要なのは１８．７５ＫＢ
である。すなわち、それぞれのビデオＲＡＭ２ａ，２ｂ
において、３２ＫＢ−１８．７５ＫＢ＝１３．２５ＫＢ
分が不使用領域となってしまう。各１８．７５ＫＢの使
用領域をそれぞれ２ａ1 ，２ｂ1 で表し、各１３．２５
ＫＢの不使用領域をそれぞれ２ａ2 ，２ｂ2 で表す。上
画面用ビデオＲＡＭ２ａの使用領域２ａ1 はアドレス
〔００００H 〜４ＡＦＦH 〕、不使用領域２ａ2 はアド
レス〔４Ｂ００H〜７ＦＦＦＦH 〕となり、下画面用ビ
デオＲＡＭ２ｂの使用領域２ｂ1 はアドレス〔８０００
H 〜ＣＡＦＦH 〕、不使用領域２ｂ2 はアドレス〔ＣＢ
００H 〜ＦＦＦＦH 〕となる。
【００１１】ＣＰＵ１よりビデオＲＡＭの全体を見たと
き、不使用領域２ａ2 が存在するために、ビデオＲＡＭ
のアドレス空間に不連続領域が生じていることになる。
この不連続領域（不使用領域）２ａ2 を図３，図４でハ
ッチングで示してある。
き、不使用領域２ａ2 が存在するために、ビデオＲＡＭ
のアドレス空間に不連続領域が生じていることになる。
この不連続領域（不使用領域）２ａ2 を図３，図４でハ
ッチングで示してある。
【００１２】液晶表示装置５のドット数に対応して余分
のメモリ容量を必要とすることは避けられないことであ
り、このことは承服することにしても、次のような問題
がある。
のメモリ容量を必要とすることは避けられないことであ
り、このことは承服することにしても、次のような問題
がある。
【００１３】すなわち、ＣＰＵ１から上下両ビデオＲＡ
Ｍ２ａ，２ｂにアクセスして表示データを書き込むとき
のソフトウェアとして、その表示データを書き込むべき
アドレスが不連続領域２ａ2 の前にあるのか不連続領域
２ａ2 の中にあるのかを常に監視しながら処理を進める
ようなプログラムを作成しなければならない。このよう
なプログラムを作成することはむずかしいことであって
コストアップを招くとともに、処理が複雑になってＣＰ
Ｕ１にかかる負担が増大し、表示データの書き込み速度
が遅くなってしまうという問題があった。特に、表示デ
ータが不連続領域２ａ2 の前後にまたがるものであると
きは一層繁雑となる。ＣＰＵ１が上下両ビデオＲＡＭ２
ａ，２ｂから表示データを読み出すときも同様の問題が
ある。
Ｍ２ａ，２ｂにアクセスして表示データを書き込むとき
のソフトウェアとして、その表示データを書き込むべき
アドレスが不連続領域２ａ2 の前にあるのか不連続領域
２ａ2 の中にあるのかを常に監視しながら処理を進める
ようなプログラムを作成しなければならない。このよう
なプログラムを作成することはむずかしいことであって
コストアップを招くとともに、処理が複雑になってＣＰ
Ｕ１にかかる負担が増大し、表示データの書き込み速度
が遅くなってしまうという問題があった。特に、表示デ
ータが不連続領域２ａ2 の前後にまたがるものであると
きは一層繁雑となる。ＣＰＵ１が上下両ビデオＲＡＭ２
ａ，２ｂから表示データを読み出すときも同様の問題が
ある。
【００１４】本発明は、このような事情に鑑みて創案さ
れたものであって、プログラムの繁雑化を避けるととも
にＣＰＵの負担を軽減することを目的とする。
れたものであって、プログラムの繁雑化を避けるととも
にＣＰＵの負担を軽減することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る分割型ビデ
オＲＡＭの制御装置は、液晶表示装置の上画面と下画面
とのそれぞれに対応して上画面用ビデオＲＡＭと下画面
用ビデオＲＡＭとが設けられている分割型ビデオＲＡＭ
の制御装置であって、ＣＰＵ（中央演算処理装置）が前
記両ビデオＲＡＭに与えるアドレスを判定しそのアドレ
スが上画面に対応するときはそのアドレスをそのまま前
記上画面用ビデオＲＡＭに与えかつそのアドレスが下画
面に対応するときは前記上画面用ビデオＲＡＭにおける
不使用領域に相当するアドレス量だけそのアドレスに加
算した結果の補正アドレスを下画面用ビデオＲＡＭに与
えるアドレス変換回路を備えたことを特徴とするもので
ある。
オＲＡＭの制御装置は、液晶表示装置の上画面と下画面
とのそれぞれに対応して上画面用ビデオＲＡＭと下画面
用ビデオＲＡＭとが設けられている分割型ビデオＲＡＭ
の制御装置であって、ＣＰＵ（中央演算処理装置）が前
記両ビデオＲＡＭに与えるアドレスを判定しそのアドレ
スが上画面に対応するときはそのアドレスをそのまま前
記上画面用ビデオＲＡＭに与えかつそのアドレスが下画
面に対応するときは前記上画面用ビデオＲＡＭにおける
不使用領域に相当するアドレス量だけそのアドレスに加
算した結果の補正アドレスを下画面用ビデオＲＡＭに与
えるアドレス変換回路を備えたことを特徴とするもので
ある。
【００１６】
【作用】ＣＰＵが与えるアドレスが上画面の最終アドレ
スのとき、そのアドレスはそのまま上画面用ビデオＲＡ
Ｍに与えられる。アドレスが１つ進み次のアドレスにな
ったとき、上記のアドレス変換回路をもたない従来装置
では上画面用ビデオＲＡＭにおける不使用領域（不連続
領域）のアドレスになってしまっていたところ、本発明
によれば、アドレス変換回路が不使用領域相当アドレス
量を加算し、その加算結果の補正アドレスを下画面用ビ
デオＲＡＭに与えるので下画面の先頭アドレスへと連続
することになる。すなわち、ＣＰＵとしては表示データ
を書き込みあるいは読み出しすべきアドレスが不使用領
域（不連続領域）の中にあるのか否かを監視する必要が
ない。
スのとき、そのアドレスはそのまま上画面用ビデオＲＡ
Ｍに与えられる。アドレスが１つ進み次のアドレスにな
ったとき、上記のアドレス変換回路をもたない従来装置
では上画面用ビデオＲＡＭにおける不使用領域（不連続
領域）のアドレスになってしまっていたところ、本発明
によれば、アドレス変換回路が不使用領域相当アドレス
量を加算し、その加算結果の補正アドレスを下画面用ビ
デオＲＡＭに与えるので下画面の先頭アドレスへと連続
することになる。すなわち、ＣＰＵとしては表示データ
を書き込みあるいは読み出しすべきアドレスが不使用領
域（不連続領域）の中にあるのか否かを監視する必要が
ない。
【００１７】
【実施例】以下、本発明に係る分割型ビデオＲＡＭの制
御装置の一実施例を図面に基づいて詳細に説明する。
御装置の一実施例を図面に基づいて詳細に説明する。
【００１８】図１は実施例の分割型ビデオＲＡＭの制御
装置の電気的構成を示すブロック線図である。図１にお
いて、１はＣＰＵ（中央演算処理装置）、２ａは上画面
用ビデオＲＡＭ、２ｂは下画面用ビデオＲＡＭ、３は表
示コントローラ、４はＬＣＤドライバ、５は液晶表示装
置（ＬＣＤ）、５ａは液晶表示装置５の上画面、５ｂは
その下画面である。２ａ1 は上画面用ビデオＲＡＭ２ａ
における使用領域、２ａ2 はその不使用領域（不連続領
域）、２ｂ1 は下画面用ビデオＲＡＭ２ｂにおける使用
領域、２ｂ2 はその不使用領域である。以上の構成要素
については従来例と同様である。上画面用ビデオＲＡＭ
２ａにおける不使用領域に相当するアドレス量はαであ
る。
装置の電気的構成を示すブロック線図である。図１にお
いて、１はＣＰＵ（中央演算処理装置）、２ａは上画面
用ビデオＲＡＭ、２ｂは下画面用ビデオＲＡＭ、３は表
示コントローラ、４はＬＣＤドライバ、５は液晶表示装
置（ＬＣＤ）、５ａは液晶表示装置５の上画面、５ｂは
その下画面である。２ａ1 は上画面用ビデオＲＡＭ２ａ
における使用領域、２ａ2 はその不使用領域（不連続領
域）、２ｂ1 は下画面用ビデオＲＡＭ２ｂにおける使用
領域、２ｂ2 はその不使用領域である。以上の構成要素
については従来例と同様である。上画面用ビデオＲＡＭ
２ａにおける不使用領域に相当するアドレス量はαであ
る。
【００１９】すでに上下両ビデオＲＡＭ２ａ，２ｂとも
に表示データが格納されているとする。表示コントロー
ラ３は両ビデオＲＡＭ２ａ，２ｂを同時にアクセスする
とともにＬＣＤドライバ４を駆動する。上下両ビデオＲ
ＡＭ２ａ，２ｂは表示コントローラ３からのアクセスに
より格納している表示データを順次的に出力していく。
ＬＣＤドライバ４は両ビデオＲＡＭ２ａ，２ｂから送ら
れてくる表示データを互いに独立して同時的に処理し、
上画面用ビデオＲＡＭ２ａからの表示データを液晶表示
装置５における上画面５ａに表示し、下画面用ビデオＲ
ＡＭ２ｂからの表示データを下画面５ｂに表示する。
に表示データが格納されているとする。表示コントロー
ラ３は両ビデオＲＡＭ２ａ，２ｂを同時にアクセスする
とともにＬＣＤドライバ４を駆動する。上下両ビデオＲ
ＡＭ２ａ，２ｂは表示コントローラ３からのアクセスに
より格納している表示データを順次的に出力していく。
ＬＣＤドライバ４は両ビデオＲＡＭ２ａ，２ｂから送ら
れてくる表示データを互いに独立して同時的に処理し、
上画面用ビデオＲＡＭ２ａからの表示データを液晶表示
装置５における上画面５ａに表示し、下画面用ビデオＲ
ＡＭ２ｂからの表示データを下画面５ｂに表示する。
【００２０】さて、本実施例においては、ＣＰＵ１と上
下両ビデオＲＡＭ２ａ，２ｂとの間に、アドレスデコー
ダ６とアドレスバッファ７と加算器８とからなるアドレ
ス変換回路９が介在されている。ＣＰＵ１からは表示デ
ータを所要の領域に書き込むためのアドレスがアドレス
デコーダ６、アドレスバッファ７および加算器８に出力
される。なお、表示データそのものは本発明には直接関
係しないのでデータラインは図示を省略している。
下両ビデオＲＡＭ２ａ，２ｂとの間に、アドレスデコー
ダ６とアドレスバッファ７と加算器８とからなるアドレ
ス変換回路９が介在されている。ＣＰＵ１からは表示デ
ータを所要の領域に書き込むためのアドレスがアドレス
デコーダ６、アドレスバッファ７および加算器８に出力
される。なお、表示データそのものは本発明には直接関
係しないのでデータラインは図示を省略している。
【００２１】アドレスデコーダ６は、ＣＰＵ１が出力す
るアドレスＡを入力してデコードし、そのアドレスＡが
上画面５ａに対応するのか下画面５ｂに対応するのかを
判定する。そして、その結果、上画面５ａに対応してい
ると判定したときは上出力ライン６ａを介してアドレス
バッファ７をアクティブにし、下画面５ｂに対応してい
ると判定したときは下出力ライン６ｂを介して加算器８
をアクティブにする機能を有している。アドレスバッフ
ァ７は、アドレスデコーダ６によってアクティブにされ
たときにはＣＰＵ１から入力したアドレスＡをそのまま
通過させて上画面用ビデオＲＡＭ２ａをアクセスし、該
当するアドレスＡに表示データを書き込む。それ以外の
ときはインアクティブでありアドレスの出力はしない。
加算器８は、アドレスデコーダ６によってアクティブに
されたときには、ＣＰＵ１から入力したアドレスＡに対
して上画面用ビデオＲＡＭ２ａにおける不使用領域（不
連続領域）２ａ2 に相当するアドレス量αを加算し、そ
の加算結果の補正アドレス（Ａ＋α）によって下画面用
ビデオＲＡＭ２ｂをアクセスし、該当するアドレス（Ａ
＋α）に表示データを書き込む。それ以外のときはイン
アクティブであり、アドレスの出力はしない。
るアドレスＡを入力してデコードし、そのアドレスＡが
上画面５ａに対応するのか下画面５ｂに対応するのかを
判定する。そして、その結果、上画面５ａに対応してい
ると判定したときは上出力ライン６ａを介してアドレス
バッファ７をアクティブにし、下画面５ｂに対応してい
ると判定したときは下出力ライン６ｂを介して加算器８
をアクティブにする機能を有している。アドレスバッフ
ァ７は、アドレスデコーダ６によってアクティブにされ
たときにはＣＰＵ１から入力したアドレスＡをそのまま
通過させて上画面用ビデオＲＡＭ２ａをアクセスし、該
当するアドレスＡに表示データを書き込む。それ以外の
ときはインアクティブでありアドレスの出力はしない。
加算器８は、アドレスデコーダ６によってアクティブに
されたときには、ＣＰＵ１から入力したアドレスＡに対
して上画面用ビデオＲＡＭ２ａにおける不使用領域（不
連続領域）２ａ2 に相当するアドレス量αを加算し、そ
の加算結果の補正アドレス（Ａ＋α）によって下画面用
ビデオＲＡＭ２ｂをアクセスし、該当するアドレス（Ａ
＋α）に表示データを書き込む。それ以外のときはイン
アクティブであり、アドレスの出力はしない。
【００２２】すなわち、アドレス変換回路９は、ＣＰＵ
１から出力されたアドレスＡが上画面５ａに対応するか
下画面５ｂに対応するかを判定し、下画面５ｂに対応す
るときは、そのアドレスＡによって上画面用ビデオＲＡ
Ｍ２ａの不使用領域（不連続領域）２ａ2 が指定される
ことのないように、アドレスＡを不使用領域相当アドレ
ス量αだけシフトさせて補正されたアドレス（Ａ＋α）
となし、しかも、この補正アドレス（Ａ＋α）を下画面
用ビデオＲＡＭ２ｂに送ることで、確実に下画面用ビデ
オＲＡＭ２ｂをアクセスして該当するアドレスに表示デ
ータを格納するのである。
１から出力されたアドレスＡが上画面５ａに対応するか
下画面５ｂに対応するかを判定し、下画面５ｂに対応す
るときは、そのアドレスＡによって上画面用ビデオＲＡ
Ｍ２ａの不使用領域（不連続領域）２ａ2 が指定される
ことのないように、アドレスＡを不使用領域相当アドレ
ス量αだけシフトさせて補正されたアドレス（Ａ＋α）
となし、しかも、この補正アドレス（Ａ＋α）を下画面
用ビデオＲＡＭ２ｂに送ることで、確実に下画面用ビデ
オＲＡＭ２ｂをアクセスして該当するアドレスに表示デ
ータを格納するのである。
【００２３】図２はアドレス変換回路９によるアドレス
変換動作をマップ状にして示したものである。図２にお
いて、左側のＸはＣＰＵ１（ソフトウェア）より見た表
示空間であり、右側のＹは上下両ビデオＲＡＭ２ａ，２
ｂ上の実メモリ空間を示している。ハッチングを施した
部分がアドレス量αの不使用領域（不連続領域）２ａ2
である。
変換動作をマップ状にして示したものである。図２にお
いて、左側のＸはＣＰＵ１（ソフトウェア）より見た表
示空間であり、右側のＹは上下両ビデオＲＡＭ２ａ，２
ｂ上の実メモリ空間を示している。ハッチングを施した
部分がアドレス量αの不使用領域（不連続領域）２ａ2
である。
【００２４】液晶表示装置５のサイズを例えば６４０×
４８０ドットとする。そして、便宜的に１ドットに１ビ
ットを割り当てるものとする。全体では、６４０×４８
０／（２10・２3 ）＝３０７２００／（１０２４・８）
＝３７．５ＫＢのメモリ容量が必要である。ＣＰＵ１で
は、このメモリ容量に対してアドレス〔００００H 〜９
５ＦＦH 〕を連続的に割り当てる。すなわち、３０７２
００＝９×１６3 ＋５×１６2 ＋Ｆ×１６＋Ｆ×１６0
となるからである。
４８０ドットとする。そして、便宜的に１ドットに１ビ
ットを割り当てるものとする。全体では、６４０×４８
０／（２10・２3 ）＝３０７２００／（１０２４・８）
＝３７．５ＫＢのメモリ容量が必要である。ＣＰＵ１で
は、このメモリ容量に対してアドレス〔００００H 〜９
５ＦＦH 〕を連続的に割り当てる。すなわち、３０７２
００＝９×１６3 ＋５×１６2 ＋Ｆ×１６＋Ｆ×１６0
となるからである。
【００２５】３７．５ＫＢを上下両ビデオＲＡＭ２ａ，
２ｂに２分割すると各ビデオＲＡＭ２ａ，２ｂの容量
は、３７．５ＫＢ÷２＝１８．７５ＫＢとなるが、メモ
リ（ビデオＲＡＭ）は２の冪乗２n で構成されることか
ら、２4 ＝１６＜１８．７５＜２5 ＝３２より、上画面
用ビデオＲＡＭ２ａも下画面用ビデオＲＡＭ２ｂもとも
に３２ＫＢのメモリ容量のものを使用することになる。
２ｂに２分割すると各ビデオＲＡＭ２ａ，２ｂの容量
は、３７．５ＫＢ÷２＝１８．７５ＫＢとなるが、メモ
リ（ビデオＲＡＭ）は２の冪乗２n で構成されることか
ら、２4 ＝１６＜１８．７５＜２5 ＝３２より、上画面
用ビデオＲＡＭ２ａも下画面用ビデオＲＡＭ２ｂもとも
に３２ＫＢのメモリ容量のものを使用することになる。
【００２６】ところが、上画面用ビデオＲＡＭ２ａとし
ては１８．７５ＫＢしか必要でなく、３７．５ＫＢ−１
８．７５ＫＢ＝１３．２５ＫＢが不使用領域（不連続領
域）２ａ2 となる。１３．２５×１０２４＝１３５６８
＝３×１６3 ＋３×１６2 ＋０×１６1 ＋０×１６0 で
あるから、不使用領域相当アドレス量α＝３５００Hと
なる。
ては１８．７５ＫＢしか必要でなく、３７．５ＫＢ−１
８．７５ＫＢ＝１３．２５ＫＢが不使用領域（不連続領
域）２ａ2 となる。１３．２５×１０２４＝１３５６８
＝３×１６3 ＋３×１６2 ＋０×１６1 ＋０×１６0 で
あるから、不使用領域相当アドレス量α＝３５００Hと
なる。
【００２７】一方、使用領域２ｂ1 のメモリ容量は、１
８．７５×１０２４−１＝１９１９９＝４×１６3 ＋Ａ
×１６2 ＋Ｆ×１６1 ＋Ｆ×１６0 より、１８．７５Ｋ
Ｂの上画面用ビデオＲＡＭ２ａに対応するアドレスは
〔００００H 〜４ＡＦＦH 〕である。上画面用ビデオＲ
ＡＭ２ａの場合、ＣＰＵ１からの上画面５ａを指示する
ソフトウェア上の表示空間Ｘにおけるアドレス〔０００
０H 〜４ＡＦＦH 〕がそのまま実メモリ空間Ｙにおける
上画面用ビデオＲＡＭ２ａのアドレスとなる。
８．７５×１０２４−１＝１９１９９＝４×１６3 ＋Ａ
×１６2 ＋Ｆ×１６1 ＋Ｆ×１６0 より、１８．７５Ｋ
Ｂの上画面用ビデオＲＡＭ２ａに対応するアドレスは
〔００００H 〜４ＡＦＦH 〕である。上画面用ビデオＲ
ＡＭ２ａの場合、ＣＰＵ１からの上画面５ａを指示する
ソフトウェア上の表示空間Ｘにおけるアドレス〔０００
０H 〜４ＡＦＦH 〕がそのまま実メモリ空間Ｙにおける
上画面用ビデオＲＡＭ２ａのアドレスとなる。
【００２８】アドレス〔４ＡＦＦH 〕を１バイトだけ過
ぎたアドレス〔４Ｂ００H 〕は、アドレス変換回路９の
機能がなければ、実メモリ空間Ｙにおける上画面用ビデ
オＲＡＭ２ａの不使用領域（不連続領域）２ａ2 に入っ
てしまう。
ぎたアドレス〔４Ｂ００H 〕は、アドレス変換回路９の
機能がなければ、実メモリ空間Ｙにおける上画面用ビデ
オＲＡＭ２ａの不使用領域（不連続領域）２ａ2 に入っ
てしまう。
【００２９】しかし、実際には、アドレス変換回路９の
機能により、ソフトウェア上の表示空間Ｘにおけるアド
レス〔４Ｂ００H 〕となったとき、加算器８において、
不使用領域相当アドレス量α（＝３５００H ）が加算さ
れ、４Ｂ００H ＋３５００H＝８０００H となり、上画
面用ビデオＲＡＭ２ａの使用領域２ａ1 の最後のアドレ
ス〔４ＡＦＦH 〕の１つ次のアドレス〔４Ｂ００H 〕が
実メモリ空間Ｙで指示するアドレスは、下画面用ビデオ
ＲＡＭ２ｂの使用領域２ｂ1 の先頭のアドレス〔８００
０H 〕へと自動的に連続して変化することになる。
機能により、ソフトウェア上の表示空間Ｘにおけるアド
レス〔４Ｂ００H 〕となったとき、加算器８において、
不使用領域相当アドレス量α（＝３５００H ）が加算さ
れ、４Ｂ００H ＋３５００H＝８０００H となり、上画
面用ビデオＲＡＭ２ａの使用領域２ａ1 の最後のアドレ
ス〔４ＡＦＦH 〕の１つ次のアドレス〔４Ｂ００H 〕が
実メモリ空間Ｙで指示するアドレスは、下画面用ビデオ
ＲＡＭ２ｂの使用領域２ｂ1 の先頭のアドレス〔８００
０H 〕へと自動的に連続して変化することになる。
【００３０】すなわち、ＣＰＵ１（ソフトウェア）とし
ては実メモリ空間Ｙの状態のいかんにかかわらず、出力
したアドレスＡが実メモリ空間Ｙにおける不使用領域
（不連続領域）２ａ2 の中にあるのか否かを監視する必
要がなくて、上画面５ａおよび下画面５ｂの全体を１つ
の連続領域〔００００H 〜９５ＦＦH 〕としてとらえれ
ばよく、処理がきわめて単純・高速化される。
ては実メモリ空間Ｙの状態のいかんにかかわらず、出力
したアドレスＡが実メモリ空間Ｙにおける不使用領域
（不連続領域）２ａ2 の中にあるのか否かを監視する必
要がなくて、上画面５ａおよび下画面５ｂの全体を１つ
の連続領域〔００００H 〜９５ＦＦH 〕としてとらえれ
ばよく、処理がきわめて単純・高速化される。
【００３１】なお、上記実施例では上下両ビデオＲＡＭ
２ａ，２ｂに表示データを書き込む場合を主に説明した
が、各ビデオＲＡＭ２ａ，２ｂから表示データを読み出
すときにも同様の効果があることはいうまでもない。
２ａ，２ｂに表示データを書き込む場合を主に説明した
が、各ビデオＲＡＭ２ａ，２ｂから表示データを読み出
すときにも同様の効果があることはいうまでもない。
【００３２】
【発明の効果】以上のように、本発明によれば、ソフト
ウェアとしては上画面用ビデオＲＡＭ中に存在する不連
続領域のことに注意を払う必要がなく、あたかも上画面
用ビデオＲＡＭと下画面用ビデオＲＡＭとがアドレス的
に連続しているかのような条件下で容易にプログラムす
ることができ、コストダウンに寄与する。ＣＰＵとして
もアドレスごとに不連続領域中に入ったのか否かを監視
する必要がなく負担が大幅に軽減され、高速アクセスが
可能となる。
ウェアとしては上画面用ビデオＲＡＭ中に存在する不連
続領域のことに注意を払う必要がなく、あたかも上画面
用ビデオＲＡＭと下画面用ビデオＲＡＭとがアドレス的
に連続しているかのような条件下で容易にプログラムす
ることができ、コストダウンに寄与する。ＣＰＵとして
もアドレスごとに不連続領域中に入ったのか否かを監視
する必要がなく負担が大幅に軽減され、高速アクセスが
可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る分割型ビデオＲＡＭの
制御装置の電気的構成を示すブロック線図である。
制御装置の電気的構成を示すブロック線図である。
【図２】実施例におけるソフトウェア上の表示空間と実
メモリ空間との容量関係の説明図である。
メモリ空間との容量関係の説明図である。
【図３】従来例に係る分割型ビデオＲＡＭの制御装置の
電気的構成を示すブロック線図である。
電気的構成を示すブロック線図である。
【図４】従来例における上下両ビデオＲＡＭと上下両画
面との容量関係の説明図である。
面との容量関係の説明図である。
１……ＣＰＵ ２ａ……上画面用ビデオＲＡＭ ２ａ1 …使用領域 ２ａ2 …不使用領域（不連続領域） ２ｂ……下画面用ビデオＲＡＭ ２ｂ1 …使用領域 ２ｂ2 …不使用領域 ３……表示コントローラ ４……ＬＣＤドライバ ５……液晶表示装置 ５ａ……上画面 ５ｂ……下画面 ６……アドレスデコーダ ７……アドレスバッファ ８……加算器 ９……アドレス変換回路 α……不使用領域相当アドレス量 Ａ……アドレス Ａ＋α……補正アドレス
Claims (1)
- 【請求項１】 液晶表示装置の上画面と下画面とのそれ
ぞれに対応して上画面用ビデオＲＡＭと下画面用ビデオ
ＲＡＭとが設けられている分割型ビデオＲＡＭの制御装
置であって、ＣＰＵ（中央演算処理装置）が前記両ビデ
オＲＡＭに与えるアドレスを判定しそのアドレスが上画
面に対応するときはそのアドレスをそのまま前記上画面
用ビデオＲＡＭに与えかつそのアドレスが下画面に対応
するときは前記上画面用ビデオＲＡＭにおける不使用領
域に相当するアドレス量だけそのアドレスに加算した結
果の補正アドレスを下画面用ビデオＲＡＭに与えるアド
レス変換回路を備えたことを特徴とする分割型ビデオＲ
ＡＭの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109323A JPH06324936A (ja) | 1993-05-11 | 1993-05-11 | 分割型ビデオｒａｍの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109323A JPH06324936A (ja) | 1993-05-11 | 1993-05-11 | 分割型ビデオｒａｍの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324936A true JPH06324936A (ja) | 1994-11-25 |
Family
ID=14507320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5109323A Pending JPH06324936A (ja) | 1993-05-11 | 1993-05-11 | 分割型ビデオｒａｍの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324936A (ja) |
-
1993
- 1993-05-11 JP JP5109323A patent/JPH06324936A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH056197B2 (ja) | ||
| US5959639A (en) | Computer graphics apparatus utilizing cache memory | |
| JPS6329290B2 (ja) | ||
| EP0411464A2 (en) | Flat panel display controller using dual-port memory | |
| US20050012679A1 (en) | Systems and methods for updating a frame buffer based on arbitrary graphics calls | |
| JP2755378B2 (ja) | 拡張グラフィックス・アレイ制御装置 | |
| JPS5960480A (ja) | デイスプレイ装置 | |
| JP2889149B2 (ja) | 画像表示制御方法及び画像表示制御装置 | |
| EP0147542B1 (en) | A multiple window display system | |
| US4924432A (en) | Display information processing apparatus | |
| JPH06324936A (ja) | 分割型ビデオｒａｍの制御装置 | |
| JP3318499B2 (ja) | プログラマブルコントローラ | |
| JP3227200B2 (ja) | 表示制御装置及び方法 | |
| JPS58136093A (ja) | 表示制御装置 | |
| JPS63245716A (ja) | マルチウインドウ表示装置 | |
| JP2858831B2 (ja) | ビットマップ表示方式 | |
| JP3109906B2 (ja) | 表示制御方法及び表示制御装置 | |
| JP2850419B2 (ja) | 表示用メモリアクセス方式 | |
| JP2555325B2 (ja) | 表示装置 | |
| JPH0627914A (ja) | 情報処理装置 | |
| JPH08320708A (ja) | プログラマブルコントローラにおけるリアルタイム表示データの収集方法 | |
| JP2001195226A (ja) | 表示方法及び表示ドライバ装置 | |
| JPH031191A (ja) | 表示制御装置 | |
| JPS6321211B2 (ja) | ||
| JPH11212540A (ja) | 表示器の駆動装置 |