JPH06326611A - マンチェスターコード化データのデータ有効性検出の方法と回路 - Google Patents
マンチェスターコード化データのデータ有効性検出の方法と回路Info
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- JPH06326611A JPH06326611A JP3168900A JP16890091A JPH06326611A JP H06326611 A JPH06326611 A JP H06326611A JP 3168900 A JP3168900 A JP 3168900A JP 16890091 A JP16890091 A JP 16890091A JP H06326611 A JPH06326611 A JP H06326611A
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- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
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- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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Abstract
(57)【要約】
【構成】 受信したビット波形について、１ビット周
期内でのパルスエッジの位置および数ならびに積分型マ
ンチェスター・デコーダーによる出力カウントをモニタ
リングして、データが有効なマンチェスター・ビットの
適正な範囲内にあるか否かを分析し、各ビットについて
得られたビット毎の有効性についての情報をＮビットに
つき保持し、該Ｎビットからなるビットストリングの有
効性について判断し、ストリング中の十分な数のビット
が有効である場合には、ノイズに攪乱されていない信号
を受信したことを示すデータ有効信号を発生する。 【効果】 有効データが受信されたかどうかを速やか
にかつ正確に決定する比較的簡便な回路を提供する。
期内でのパルスエッジの位置および数ならびに積分型マ
ンチェスター・デコーダーによる出力カウントをモニタ
リングして、データが有効なマンチェスター・ビットの
適正な範囲内にあるか否かを分析し、各ビットについて
得られたビット毎の有効性についての情報をＮビットに
つき保持し、該Ｎビットからなるビットストリングの有
効性について判断し、ストリング中の十分な数のビット
が有効である場合には、ノイズに攪乱されていない信号
を受信したことを示すデータ有効信号を発生する。 【効果】 有効データが受信されたかどうかを速やか
にかつ正確に決定する比較的簡便な回路を提供する。
Description
本発明は一般的には、データ・シグナル検知器に関する
ものであり、より特定して言えば、同時ベース(time-sh
ared basis）で音声をも伝達するノイズを含む通信チャ
ンネルで伝達されるデータ・シグナルの有効性を検知す
る改良された方法と装置に関する。そのようなチャンネ
ルはある種の移動または携帯無線電話通信方式に見られ
る。
ものであり、より特定して言えば、同時ベース(time-sh
ared basis）で音声をも伝達するノイズを含む通信チャ
ンネルで伝達されるデータ・シグナルの有効性を検知す
る改良された方法と装置に関する。そのようなチャンネ
ルはある種の移動または携帯無線電話通信方式に見られ
る。
【０００２】しばしば、移動無線電話方式、ことに、電
池式無線電話方式はマンチェスター・コード化シグナル
の形のデータを有する。マンチェスター・コード化シグ
ナルでは、１ビットはビット周期の中央部にある立上り
パルス・エッジによって示され、０ビットは中央の立ち
下がりエッジによって示される。
池式無線電話方式はマンチェスター・コード化シグナル
の形のデータを有する。マンチェスター・コード化シグ
ナルでは、１ビットはビット周期の中央部にある立上り
パルス・エッジによって示され、０ビットは中央の立ち
下がりエッジによって示される。
【０００３】マンチェスター・コード化データは通常デ
ータ・フレームから構成される。各データ・フレーム
は、ドット・パターンと呼ばれる交代する１と０の一連
のビット・ストリームからなり、同期ワード、時にバー
カー・ワード("Barker word"）と呼ばれ、一連のデータ
がデータ・ワードを構成する。全フレームは、たとえ
ば、１００マイクロ秒持続する。データ・フレームが送
られた後に、音声シグナルが続くか、または、データ・
フレームが繰り返される。
ータ・フレームから構成される。各データ・フレーム
は、ドット・パターンと呼ばれる交代する１と０の一連
のビット・ストリームからなり、同期ワード、時にバー
カー・ワード("Barker word"）と呼ばれ、一連のデータ
がデータ・ワードを構成する。全フレームは、たとえ
ば、１００マイクロ秒持続する。データ・フレームが送
られた後に、音声シグナルが続くか、または、データ・
フレームが繰り返される。
【０００４】同時ベースで音声シグナルと混合されたマ
ンチェスター・コード化データ受信すると、受け取られ
てシグナルが有効なデータであるか否かを示すシグナル
を有することが必要である。「データ有効」シグナルは
ドット・パターンすなわちバーカー・ワードの受信を検
知することによって発生させられる。例えば、音検知器
はドット・パターンを検知するのに使用することができ
る。もし、データ・シグナルのビット周波数が１０ｋＨ
ｚであるなら、データの伝達を開始する５ｋＨｚの音検
知器が１０１０１０．．のドット・パターンを検知する
のに使用することができる。なんとなれば、シグナルは
ビット周期の中央部にのみエッジを有し、それゆえに、
実際５ｋＨｚのシグナルであるからである。データ検知
のそのような問題解決はアナログ回路を必要とするが、
それは一般的に設計製作が困難である。また、この技術
は正確ではない。なぜなら、音声シグナルまたはノイズ
は時にドット・パターンと同じパターンを有するからで
ある。
ンチェスター・コード化データ受信すると、受け取られ
てシグナルが有効なデータであるか否かを示すシグナル
を有することが必要である。「データ有効」シグナルは
ドット・パターンすなわちバーカー・ワードの受信を検
知することによって発生させられる。例えば、音検知器
はドット・パターンを検知するのに使用することができ
る。もし、データ・シグナルのビット周波数が１０ｋＨ
ｚであるなら、データの伝達を開始する５ｋＨｚの音検
知器が１０１０１０．．のドット・パターンを検知する
のに使用することができる。なんとなれば、シグナルは
ビット周期の中央部にのみエッジを有し、それゆえに、
実際５ｋＨｚのシグナルであるからである。データ検知
のそのような問題解決はアナログ回路を必要とするが、
それは一般的に設計製作が困難である。また、この技術
は正確ではない。なぜなら、音声シグナルまたはノイズ
は時にドット・パターンと同じパターンを有するからで
ある。
【０００５】同期シグナル検知器はビットの独特な組合
せを探す。受信されたシグナルはデコードされて、予め
定めたコードすなわちビットの組合せと比較される。こ
のコードの組合せが見出されると、有効データが届いた
と推定される。ドット・パターンの検知と同様に、同期
ワードの検知は、音声またはノイズがでたらめに同期ワ
ードに必要なパターンを発生するときに、データ・フレ
ームが開始されたという偽の表示をなす。
せを探す。受信されたシグナルはデコードされて、予め
定めたコードすなわちビットの組合せと比較される。こ
のコードの組合せが見出されると、有効データが届いた
と推定される。ドット・パターンの検知と同様に、同期
ワードの検知は、音声またはノイズがでたらめに同期ワ
ードに必要なパターンを発生するときに、データ・フレ
ームが開始されたという偽の表示をなす。
【０００６】従来技術においては、ドット・パターンと
同期ワードの検知は、データ・フレームが受け取られつ
つあることをシステム・プロセッサーに示すシグナルを
作り出す。応答して、受信されたシグナルはプロセッサ
ーに送られ、プロセッサーは内部プログラムに従って、
データをビット毎にチェックする。
同期ワードの検知は、データ・フレームが受け取られつ
つあることをシステム・プロセッサーに示すシグナルを
作り出す。応答して、受信されたシグナルはプロセッサ
ーに送られ、プロセッサーは内部プログラムに従って、
データをビット毎にチェックする。
【０００７】シグナル・ビットの有効性を決定すべく、
入って来るマンチェスター・シグナルを処理するために
積分器法が使用される。そのような回路においては、受
信されたシグナルは排他的ＯＲ回路の一つの入力に印加
され、フェイズ・クロックド・ループからのクロック・
シグナルが他の入力に印加される。もし、シグナルが有
効なマンチェスター・データを含んでいるとき、受け取
られたビットが１なら、排他的ＯＲ回路の出力は高（ハ
イ）に留まり、受け取られたビットが０なら、低（ロ
ウ）に留まる。排他的ＯＲ回路の出力シグナルはそこで
積分される。例えば、このシグナルはビット周期の始ま
りに同期され、データ・ビット周期の例えば４０倍の周
波数Ｆにクロックされたデジタル・カウンターを起動す
る。このカウンターは、データが完全に受け取られるな
ら、排他的ＯＲ回路から１のシグナルを受け取るときＦ
までカウントし、０のシグナルを受け取るとき０までカ
ウントする。ノイズまたはデータ・エッジのシフトがあ
ると、カウンターからのカウントは０とＦの間のどこか
にある。カウントがプリセットされた値より低いと、デ
ータは有効０であると宣言され、プリセットされた値よ
り高いと、データは有効１であると宣言される。
入って来るマンチェスター・シグナルを処理するために
積分器法が使用される。そのような回路においては、受
信されたシグナルは排他的ＯＲ回路の一つの入力に印加
され、フェイズ・クロックド・ループからのクロック・
シグナルが他の入力に印加される。もし、シグナルが有
効なマンチェスター・データを含んでいるとき、受け取
られたビットが１なら、排他的ＯＲ回路の出力は高（ハ
イ）に留まり、受け取られたビットが０なら、低（ロ
ウ）に留まる。排他的ＯＲ回路の出力シグナルはそこで
積分される。例えば、このシグナルはビット周期の始ま
りに同期され、データ・ビット周期の例えば４０倍の周
波数Ｆにクロックされたデジタル・カウンターを起動す
る。このカウンターは、データが完全に受け取られるな
ら、排他的ＯＲ回路から１のシグナルを受け取るときＦ
までカウントし、０のシグナルを受け取るとき０までカ
ウントする。ノイズまたはデータ・エッジのシフトがあ
ると、カウンターからのカウントは０とＦの間のどこか
にある。カウントがプリセットされた値より低いと、デ
ータは有効０であると宣言され、プリセットされた値よ
り高いと、データは有効１であると宣言される。
【０００８】Ｆ＝４０である従来技術のデコーダーにお
いては、カウントの限界は２０に設定され、２０より大
きいカウントは１のシグナルを示し、２０に満たないカ
ウントは０のシグナルを示す。そのような積分器法の大
きな問題は積分器カウンター回路の出力が受信された波
形の形状に関して何も示さないことである。受信された
シグナルのエッジの位置を追跡することなしには、積分
器がデコードしたシグナルの有効性に関して妥当な判断
をなすことができるのみである。
いては、カウントの限界は２０に設定され、２０より大
きいカウントは１のシグナルを示し、２０に満たないカ
ウントは０のシグナルを示す。そのような積分器法の大
きな問題は積分器カウンター回路の出力が受信された波
形の形状に関して何も示さないことである。受信された
シグナルのエッジの位置を追跡することなしには、積分
器がデコードしたシグナルの有効性に関して妥当な判断
をなすことができるのみである。
【０００９】ドット・パターンの認識のために音検知器
法を使用し、一つのビットが有効である否かを決定する
に積分器法を採用するとき、プロセッサーが実際にデー
タ・フレームをデコードしているか否かを決定する前に
はある時間が経過しなけらばならない。その方式の限界
設定に従って、プロセッサーは、実際のデータ・フレー
ムを捕らえるべくリセットするに充分に速やかにデコー
ドしつつあるシグナルがデータ・フレームでないことを
決定しないこともありうる。そのような場合、回路は、
有効に伝達されたデータを実際に捕らえ損なうこともあ
る。
法を使用し、一つのビットが有効である否かを決定する
に積分器法を採用するとき、プロセッサーが実際にデー
タ・フレームをデコードしているか否かを決定する前に
はある時間が経過しなけらばならない。その方式の限界
設定に従って、プロセッサーは、実際のデータ・フレー
ムを捕らえるべくリセットするに充分に速やかにデコー
ドしつつあるシグナルがデータ・フレームでないことを
決定しないこともありうる。そのような場合、回路は、
有効に伝達されたデータを実際に捕らえ損なうこともあ
る。
【００１０】音声とデータが同じチャンネルで同時に伝
達される場合、これらの方式には別の問題がある。受信
器でデータ・シグナルが聞こえないように、音声シグナ
ルとデータ・シグナルを分離することが望ましい。かく
て、データ・フレームが受信されつつある時間には、プ
ロセッサーは受信器のヘッドホンまたはスピーカーのな
かで、音声を消す。しかしながら、これは、偽のデータ
検知が起るなら不可能である。
達される場合、これらの方式には別の問題がある。受信
器でデータ・シグナルが聞こえないように、音声シグナ
ルとデータ・シグナルを分離することが望ましい。かく
て、データ・フレームが受信されつつある時間には、プ
ロセッサーは受信器のヘッドホンまたはスピーカーのな
かで、音声を消す。しかしながら、これは、偽のデータ
検知が起るなら不可能である。
【００１１】偽の検知の問題のある点を克服するため
に、より複雑な技術が採用される。これらの技術は一般
に、ドット・パターンおよび／またはバーカー・ワード
の生起を特定の時間期に関係付けて、これらのシグナル
が起る順序を有効データが期待される順序と相関させる
ことを含む。米国特許４,３１２,０７４には、ノイズま
たは音声と混合された繰り返されるデータ・ワードを含
むデータ・シグナルを検知する方法と装置が記載されて
いる。この特許には、有効データが受信されつつあるか
否かを決定するために複雑なアルゴリズムを使用するマ
イクロプロセッサーのためのプログラム・ソルーション
が記載されている。この方式によれば、各バーカー・ワ
ードの検知に当たってマイクロプロセッサーは、続くデ
ータ・ワードを蓄え、バーカー・ワード（複数）の検知
の間の時間を測定してデータ・ワード間の経過時間を測
定する。経過時間間隔は、すべての以前に受信されたデ
ータ・ワードの蓄えられた経過時間間隔に加えられる。
受信されたデータ・ワードの少なくとも三つが、予め定
めた時間間隔範囲と相関させられる相当する時間間隔を
もつならば、相関表示シグナルが有効データ・ワードが
受信されたことを示すべく発せられる、
に、より複雑な技術が採用される。これらの技術は一般
に、ドット・パターンおよび／またはバーカー・ワード
の生起を特定の時間期に関係付けて、これらのシグナル
が起る順序を有効データが期待される順序と相関させる
ことを含む。米国特許４,３１２,０７４には、ノイズま
たは音声と混合された繰り返されるデータ・ワードを含
むデータ・シグナルを検知する方法と装置が記載されて
いる。この特許には、有効データが受信されつつあるか
否かを決定するために複雑なアルゴリズムを使用するマ
イクロプロセッサーのためのプログラム・ソルーション
が記載されている。この方式によれば、各バーカー・ワ
ードの検知に当たってマイクロプロセッサーは、続くデ
ータ・ワードを蓄え、バーカー・ワード（複数）の検知
の間の時間を測定してデータ・ワード間の経過時間を測
定する。経過時間間隔は、すべての以前に受信されたデ
ータ・ワードの蓄えられた経過時間間隔に加えられる。
受信されたデータ・ワードの少なくとも三つが、予め定
めた時間間隔範囲と相関させられる相当する時間間隔を
もつならば、相関表示シグナルが有効データ・ワードが
受信されたことを示すべく発せられる、
【００１２】従来のマンチェスター・コード化データの
ための有効データ検出回路はノイズまたは音声シグナル
の存在下では機能が貧弱であるか、極端に複雑であるこ
とがわかるであろう。かくて、有効データ・シグナルが
受信されているかどうかを、速やかに正確に決定するマ
ンチェスター・コード化データのための有効データ検出
回路を提供することは有意義であろう。
ための有効データ検出回路はノイズまたは音声シグナル
の存在下では機能が貧弱であるか、極端に複雑であるこ
とがわかるであろう。かくて、有効データ・シグナルが
受信されているかどうかを、速やかに正確に決定するマ
ンチェスター・コード化データのための有効データ検出
回路を提供することは有意義であろう。
【００１３】
【発明の構成】本発明は、有効データと音声とノイズを
速やかに正確に区別するマンチェスター・コード化デー
タのための改良された有効データ検出回路を提供するも
のである。これは、有効データを示すデータ・シグナル
のエッジの存在を検出するのみならず、さらに各ビット
周期中のそのようなエッジの位置と数を決定することに
よって達成される。
速やかに正確に区別するマンチェスター・コード化デー
タのための改良された有効データ検出回路を提供するも
のである。これは、有効データを示すデータ・シグナル
のエッジの存在を検出するのみならず、さらに各ビット
周期中のそのようなエッジの位置と数を決定することに
よって達成される。
【００１４】本発明の、マンチェスター・コード化デー
タのための有効データ検出回路は単一ビットの有効性を
決定するために、二つの条件（パラメーター）、すなわ
ち、(１)１ビット周期中のエッジの位置と数、および
(２)積分器型マンチェスター・デコーダー回路の出力カ
ウント、をモニターする。これらの回路は各受信された
ビットでコード化された波形を分析してデータが有効な
マンチェスター・ビットの妥当な限界内にあることを確
かめる。また、一連のＮビットの有効性に関するビット
毎の情報が、例えば、シフト・レジスターに蓄えられ
る。データ有効信号は、有効なマンチェスター・コード
化データ・フレームの受信を示すべく発生させられる。
タのための有効データ検出回路は単一ビットの有効性を
決定するために、二つの条件（パラメーター）、すなわ
ち、(１)１ビット周期中のエッジの位置と数、および
(２)積分器型マンチェスター・デコーダー回路の出力カ
ウント、をモニターする。これらの回路は各受信された
ビットでコード化された波形を分析してデータが有効な
マンチェスター・ビットの妥当な限界内にあることを確
かめる。また、一連のＮビットの有効性に関するビット
毎の情報が、例えば、シフト・レジスターに蓄えられ
る。データ有効信号は、有効なマンチェスター・コード
化データ・フレームの受信を示すべく発生させられる。
【００１５】本発明の例示的実施態様において、受信さ
れたシグナルのビット周期はマルチプレクサーによっ
て、４部分すなわち４ウィンドウに分割される。それか
ら、ウィンドウ中におけるエッジ・シグナルの生起がエ
ッジ検出器と４個のエッジ・カウンターによってチェッ
クされる。どのウィンドウにエッジが生起するかによっ
て、エッジ・カウンターによって示されるように、ビッ
トは組合せ論理回路中で１、０または無効データとして
デコードされる。この組合せ論理回路はまたビット・ク
ロック周期と受信されたシグナルの排他的ＯＲ回路の組
合せに基づくシグナルによって起動されるカウンターの
形の積分器回路の出力を受信する。例えば、カウンター
がノイズのないシグナルで作動して入るなら、カウンタ
ーは０ビット入力に対しては０であり、１ビット入力に
対しては４０である。しかしながら、ノイズが存在する
と、１０未満のカウントで発生したシグナルは０とみな
され、３０を越えるカウントで発生したそれらは１とみ
なされる。しかし、正しいウィンドウ中におけるエッジ
の発生に関連してのみである。デコードされた１と０は
シフト・レジスター中に蓄積され、シフト・レジスター
が、十分の数の有効ビットが特定の時間期内に生起した
とわかったならば、一つの信号が発生させられて、有効
なデータ・フレームが受信されたことを示す。
れたシグナルのビット周期はマルチプレクサーによっ
て、４部分すなわち４ウィンドウに分割される。それか
ら、ウィンドウ中におけるエッジ・シグナルの生起がエ
ッジ検出器と４個のエッジ・カウンターによってチェッ
クされる。どのウィンドウにエッジが生起するかによっ
て、エッジ・カウンターによって示されるように、ビッ
トは組合せ論理回路中で１、０または無効データとして
デコードされる。この組合せ論理回路はまたビット・ク
ロック周期と受信されたシグナルの排他的ＯＲ回路の組
合せに基づくシグナルによって起動されるカウンターの
形の積分器回路の出力を受信する。例えば、カウンター
がノイズのないシグナルで作動して入るなら、カウンタ
ーは０ビット入力に対しては０であり、１ビット入力に
対しては４０である。しかしながら、ノイズが存在する
と、１０未満のカウントで発生したシグナルは０とみな
され、３０を越えるカウントで発生したそれらは１とみ
なされる。しかし、正しいウィンドウ中におけるエッジ
の発生に関連してのみである。デコードされた１と０は
シフト・レジスター中に蓄積され、シフト・レジスター
が、十分の数の有効ビットが特定の時間期内に生起した
とわかったならば、一つの信号が発生させられて、有効
なデータ・フレームが受信されたことを示す。
【００１６】
【好適実施態様の詳細な記述】本発明方法の、マンチェ
スター・コード化データのためのデータ有効検知回路
は、単一ビットの有効性を決定するために二つの条件、
即ち、（１）一つのビット周期中のエッジの位置と数と
（２）積分器型マンチェスター・デコーダー回路の出力
カウントとを、モニターする。図１−４は積分器型デコ
ーダーの操作の原理を図解する。図１において、マンチ
ェスター・コード化データ・フォーマットの有効１ビッ
トと有効０ビットが示されている。ノイズがないとき、
エッジはビット周期の中央点に存在する。図２は、排他
的ＯＲ回路において、１および０シグナルと結び付け
て、図３に示す合成シグナルを発生することのできるク
ロック・シグナルを示す。もし図３のシグナルが、ビッ
ト周期の４０倍で操作するシグナルに結合したカウンタ
ーを起動するに使用されるならば、カウンターは、１ビ
ットが存在するとき、４０までカウントし、０ビットが
存在するとき、０までカウントする。しかしながら、ノ
イズが存在するときは、図２のパルス・エッジはビット
周期の中央点から離れたところに存在するか、あるいは
多数のレヴェルにおける反転がある。
スター・コード化データのためのデータ有効検知回路
は、単一ビットの有効性を決定するために二つの条件、
即ち、（１）一つのビット周期中のエッジの位置と数と
（２）積分器型マンチェスター・デコーダー回路の出力
カウントとを、モニターする。図１−４は積分器型デコ
ーダーの操作の原理を図解する。図１において、マンチ
ェスター・コード化データ・フォーマットの有効１ビッ
トと有効０ビットが示されている。ノイズがないとき、
エッジはビット周期の中央点に存在する。図２は、排他
的ＯＲ回路において、１および０シグナルと結び付け
て、図３に示す合成シグナルを発生することのできるク
ロック・シグナルを示す。もし図３のシグナルが、ビッ
ト周期の４０倍で操作するシグナルに結合したカウンタ
ーを起動するに使用されるならば、カウンターは、１ビ
ットが存在するとき、４０までカウントし、０ビットが
存在するとき、０までカウントする。しかしながら、ノ
イズが存在するときは、図２のパルス・エッジはビット
周期の中央点から離れたところに存在するか、あるいは
多数のレヴェルにおける反転がある。
【００１７】図６において、二つの０パルスが互いに続
いて示されている。ノイズはなく、遷移は中央点にあ
る。かくて、積分器のカウントはゼロに等しい。しかし
ながら、図７においては、二つの１パルスが示されてい
る。これらのパルスは約４５度だけずれている。積分器
のカウントは完全な１に対しては４０である代わりに、
３０に減少する。このように、ノイズか存在する場合に
は、０ビットに対しては０より大きいカウント、１ビッ
トに対しては４０未満が、積分器カウンターによって発
生するであろう。本発明においては、ビット値を見積も
るために、例えば、０ビットに対して２０未満、１ビッ
トに対して２０を越えた数と単純にあらかじめレヴェル
を設定するのでなく、この決定を、エッジがビット周期
のどこに存在するかと積分器のカウント値に基づかせ
る。
いて示されている。ノイズはなく、遷移は中央点にあ
る。かくて、積分器のカウントはゼロに等しい。しかし
ながら、図７においては、二つの１パルスが示されてい
る。これらのパルスは約４５度だけずれている。積分器
のカウントは完全な１に対しては４０である代わりに、
３０に減少する。このように、ノイズか存在する場合に
は、０ビットに対しては０より大きいカウント、１ビッ
トに対しては４０未満が、積分器カウンターによって発
生するであろう。本発明においては、ビット値を見積も
るために、例えば、０ビットに対して２０未満、１ビッ
トに対して２０を越えた数と単純にあらかじめレヴェル
を設定するのでなく、この決定を、エッジがビット周期
のどこに存在するかと積分器のカウント値に基づかせ
る。
【００１８】受信された波形の中で、エッジの位置と数
を決定するために、ビット周期は図５に示すように、複
数のウィンドウに分割される。図５において、例えば１
００マイクロ秒のビット周期が各２５マイクロ秒の４個
のウィンドウ Ｗ1、Ｗ2、Ｗ3、Ｗ4 に分割される。より
多数のＮ個のウィンドウはより正確な結果を与えるであ
ろうが、しかし、より複雑な回路を要することになる。
を決定するために、ビット周期は図５に示すように、複
数のウィンドウに分割される。図５において、例えば１
００マイクロ秒のビット周期が各２５マイクロ秒の４個
のウィンドウ Ｗ1、Ｗ2、Ｗ3、Ｗ4 に分割される。より
多数のＮ個のウィンドウはより正確な結果を与えるであ
ろうが、しかし、より複雑な回路を要することになる。
【００１９】図５において、波形ＡはＷ1とＷ3において
エッジを有する。これは図１において右方へシフトされ
た１ビットまたは０ビットのフォーマットである。もし
積分器カウンターがまた２０より大きいカウントを提供
するならば、１ビットが仮定される。カウントが２０未
満なら、０ビットが仮定される。もしシフトが９０度ま
でであるならば、波形Ｂで示されるように、Ｗ2とＷ4に
おけるエッジの存在から同じ結論が引き出される。同様
の分析をすることにより、どのウィンドウにエッジが生
起するかと、積分器カウンターの値に基づいて、シグナ
ルをデコードするための真理値表に到達する。そのよう
な表が図８に示されている。最初の２行は上の議論を代
表する。
エッジを有する。これは図１において右方へシフトされ
た１ビットまたは０ビットのフォーマットである。もし
積分器カウンターがまた２０より大きいカウントを提供
するならば、１ビットが仮定される。カウントが２０未
満なら、０ビットが仮定される。もしシフトが９０度ま
でであるならば、波形Ｂで示されるように、Ｗ2とＷ4に
おけるエッジの存在から同じ結論が引き出される。同様
の分析をすることにより、どのウィンドウにエッジが生
起するかと、積分器カウンターの値に基づいて、シグナ
ルをデコードするための真理値表に到達する。そのよう
な表が図８に示されている。最初の２行は上の議論を代
表する。
【００２０】ウィンドウのサイズ、各ウィンドウに許さ
れるエッジの数、および１シグナルまたは０シグナルの
最終的決定は、積分器カウンターはエッジのすべてにお
いて全９０度のシフトまで寛容度があるが、一方におい
てなおも受信された信号を正確にデコードするという事
実を考慮に入れるべきである。特にもし、エッジ（複
数）がある位置（複数）にあるなら、有効シグナルと適
正に解釈される。ただしすべてのエッジの全シフトは９
０度より大きくないとする（図７）。
れるエッジの数、および１シグナルまたは０シグナルの
最終的決定は、積分器カウンターはエッジのすべてにお
いて全９０度のシフトまで寛容度があるが、一方におい
てなおも受信された信号を正確にデコードするという事
実を考慮に入れるべきである。特にもし、エッジ（複
数）がある位置（複数）にあるなら、有効シグナルと適
正に解釈される。ただしすべてのエッジの全シフトは９
０度より大きくないとする（図７）。
【００２１】図８は４個のウィンドウの、積分器カウン
トの結果とシフトされたエッジの種々の可能なウィンド
ウ中の位置を示す。ウィンドウ中のエッジの数は１また
は０が、問題になっているビットに続くか先立つかにか
かっているという事実が図８において考慮されている。
エッジの位置の１６の可能な組合せが関連する積分器カ
ウントとともに示されている。次の実施例と図８に示さ
れる結果は、ビット周期の４０倍における積分器カウン
ターのクロック周期に基づいている。例えば、ビット周
期の可能な最大カウントは完全１ビットの受信において
は４０である。
トの結果とシフトされたエッジの種々の可能なウィンド
ウ中の位置を示す。ウィンドウ中のエッジの数は１また
は０が、問題になっているビットに続くか先立つかにか
かっているという事実が図８において考慮されている。
エッジの位置の１６の可能な組合せが関連する積分器カ
ウントとともに示されている。次の実施例と図８に示さ
れる結果は、ビット周期の４０倍における積分器カウン
ターのクロック周期に基づいている。例えば、ビット周
期の可能な最大カウントは完全１ビットの受信において
は４０である。
【００２２】この４個のウィンドウの例では、１に対し
ては３０より大きいカウント、０に対しては１０未満の
カウントが、図８の表において最初の８行に示されてい
るように位置するエッジで、シグナルが受信されるとき
に正しくデコードされたビットを示す。次の８行は、エ
ッジの位置がシグナルが９０度を越えてシフトされたか
干渉によって無効になったことを示す。これらの場合の
カウントはどこでも０から４０であり、唯一の基準とし
て使用されれば、誤って無効データを示す。エッジの位
置はここではシグナルが無効であることを示す。そのよ
うなエッジの位置の組合せは干渉が存在しなければ、有
効データに対しては起らない。このことは、カウント値
のみでは、ビットの有効性の正しい決定を行うに充分で
ないことを示す。
ては３０より大きいカウント、０に対しては１０未満の
カウントが、図８の表において最初の８行に示されてい
るように位置するエッジで、シグナルが受信されるとき
に正しくデコードされたビットを示す。次の８行は、エ
ッジの位置がシグナルが９０度を越えてシフトされたか
干渉によって無効になったことを示す。これらの場合の
カウントはどこでも０から４０であり、唯一の基準とし
て使用されれば、誤って無効データを示す。エッジの位
置はここではシグナルが無効であることを示す。そのよ
うなエッジの位置の組合せは干渉が存在しなければ、有
効データに対しては起らない。このことは、カウント値
のみでは、ビットの有効性の正しい決定を行うに充分で
ないことを示す。
【００２３】本発明によるマンチェスター・データのデ
ータ検知回路の代表的ブロック・ダイアグラムが図９に
示されている。この回路は各ビットに対してＷ個のウィ
ンドウを検定し、情報をデコードし、ビット毎の結果を
Ｎビットのシフト・レジスターに蓄え、そしてシフト・
レジスターの内容をデコードし、妥当ならば、データ有
効シグナルを発する。必要に応じて、各ウィンドウに対
して発せられるシグナルはｘビットのシグナル（ｘは１
以上の整数）である。
ータ検知回路の代表的ブロック・ダイアグラムが図９に
示されている。この回路は各ビットに対してＷ個のウィ
ンドウを検定し、情報をデコードし、ビット毎の結果を
Ｎビットのシフト・レジスターに蓄え、そしてシフト・
レジスターの内容をデコードし、妥当ならば、データ有
効シグナルを発する。必要に応じて、各ウィンドウに対
して発せられるシグナルはｘビットのシグナル（ｘは１
以上の整数）である。
【００２４】図９の回路は受信器１０、データ有効検出
回路１００(点線内)、周波数発生器１１および関連する
排他的ＯＲ回路とを含む。より詳しく言えば、図９の一
般的ブロック・ダイアグラムは、受信器１０、例えば、
電池式移動電話の受信器回路の受信回路、から入ってく
るシグナルを受信するエッジ検知器１２を含む。エッジ
の遷移を示すパルスが検知器１２で発生させられ、マル
チプレクサー１４に送られる。マルチプレクサー１４は
連続的にその入力を周波数発生器からのクロック・シグ
ナルに応えて出力線に送り出す。そのクロック・シグナ
ルはビットのｎ倍であり、そのｎはビット周期における
ウィンドウの数である。結果として、各ビット周期にお
いて、マルチプレクサーは検知器１２からのエッジ・パ
ルスを、パルスが生起した時点でどれが選択されるかに
従って、エッジ・カウンター１６の一つに送る。エッジ
・カウンター１６の出力は、特定のウィンドウで検知さ
れたエッジの数に従って、高かったり低かったりする。
すなわち、エッジが検知されるウィンドウＷに従って。
これらのエッジ・カウンター１６の出力はビット有効性
デコーディング論理回路１８に印加され、それは図８の
ような予め定めた真理値表に従って受信されたそのビッ
ト周期のデータが、そのデータが１であるか０であるか
無関係に、有効なマンチェスター・ビットである否かを
決定する。
回路１００(点線内)、周波数発生器１１および関連する
排他的ＯＲ回路とを含む。より詳しく言えば、図９の一
般的ブロック・ダイアグラムは、受信器１０、例えば、
電池式移動電話の受信器回路の受信回路、から入ってく
るシグナルを受信するエッジ検知器１２を含む。エッジ
の遷移を示すパルスが検知器１２で発生させられ、マル
チプレクサー１４に送られる。マルチプレクサー１４は
連続的にその入力を周波数発生器からのクロック・シグ
ナルに応えて出力線に送り出す。そのクロック・シグナ
ルはビットのｎ倍であり、そのｎはビット周期における
ウィンドウの数である。結果として、各ビット周期にお
いて、マルチプレクサーは検知器１２からのエッジ・パ
ルスを、パルスが生起した時点でどれが選択されるかに
従って、エッジ・カウンター１６の一つに送る。エッジ
・カウンター１６の出力は、特定のウィンドウで検知さ
れたエッジの数に従って、高かったり低かったりする。
すなわち、エッジが検知されるウィンドウＷに従って。
これらのエッジ・カウンター１６の出力はビット有効性
デコーディング論理回路１８に印加され、それは図８の
ような予め定めた真理値表に従って受信されたそのビッ
ト周期のデータが、そのデータが１であるか０であるか
無関係に、有効なマンチェスター・ビットである否かを
決定する。
【００２５】論理回路１８の出力は、Ｎビットを保持す
るシフト・レジスター２０に入力される。もう一つの論
理回路２２が受信されているデータが予め定めた基準に
従って有効であることを示す「データ有効」シグナルを
発する。これらの基準は、データ有効シグナルを発する
ためにはビット・レジスター２０中のいくつのビットが
有効でなければならないかを特定し、そしてそのような
シグナルは、充分な数の無効ビットが受信されたときに
は、停止される。
るシフト・レジスター２０に入力される。もう一つの論
理回路２２が受信されているデータが予め定めた基準に
従って有効であることを示す「データ有効」シグナルを
発する。これらの基準は、データ有効シグナルを発する
ためにはビット・レジスター２０中のいくつのビットが
有効でなければならないかを特定し、そしてそのような
シグナルは、充分な数の無効ビットが受信されたときに
は、停止される。
【００２６】エッジの数と位置に基づく分析を遂行する
上において、ビット・デコーディング論理回路１８、さ
らに、積分器のカウントが予め定めた限界内かあるいは
それを上回るかを示す入力を受ける。
上において、ビット・デコーディング論理回路１８、さ
らに、積分器のカウントが予め定めた限界内かあるいは
それを上回るかを示す入力を受ける。
【００２７】上述のように、受信されたシグナルは、ビ
ット周期の始まりと同期された周波数発生装置１１から
のビット周期クロック・シグナルとともに排他的ＯＲ回
路２４に印加される。回路２４の出力はビット周期の間
に積分器回路を起動する。ビット周期の４０倍の周波数
のシグナルＦは、積分器回路２６が排他的ＯＲ回路によ
って起動されるときはいつでも、該回路によってカウン
トされる。結果として、積分器回路２６のカウントはビ
ットが１であるか０であるかの第２の表示となる。この
表示は、ウィンドウがエッジを持ったことの情報ととも
に、論理回路１８において使用されてビット有効のシグ
ナルＢＶを作り出す。
ット周期の始まりと同期された周波数発生装置１１から
のビット周期クロック・シグナルとともに排他的ＯＲ回
路２４に印加される。回路２４の出力はビット周期の間
に積分器回路を起動する。ビット周期の４０倍の周波数
のシグナルＦは、積分器回路２６が排他的ＯＲ回路によ
って起動されるときはいつでも、該回路によってカウン
トされる。結果として、積分器回路２６のカウントはビ
ットが１であるか０であるかの第２の表示となる。この
表示は、ウィンドウがエッジを持ったことの情報ととも
に、論理回路１８において使用されてビット有効のシグ
ナルＢＶを作り出す。
【００２８】データ有効シグナルの検知を示すための基
準としての長さＮのワードから有効でなければならない
ビットの数としての限界Ｍを設定することによって、実
際のデータが送られていることを速やかに決定すること
ができる。このことは、ビットをストリング・レジスタ
ー２０に蓄え、論理回路２２でデコードすることによっ
て達成される。その論理回路の出力がデータ有効シグナ
ルＤＦＬＡＧである。データが検知され有効であること
が表示された後、ストリング・レジスター２０に蓄えら
れてビット毎にモニターされ、データが許容される限界
内にあるか確かめられる。特に、受信されたビット・ス
トリームは連続的にチェックされ、最後のＮビット中に
受け取られた良好なビットの数が現在の限界Ｍ２以下で
あるときに、表示する。
準としての長さＮのワードから有効でなければならない
ビットの数としての限界Ｍを設定することによって、実
際のデータが送られていることを速やかに決定すること
ができる。このことは、ビットをストリング・レジスタ
ー２０に蓄え、論理回路２２でデコードすることによっ
て達成される。その論理回路の出力がデータ有効シグナ
ルＤＦＬＡＧである。データが検知され有効であること
が表示された後、ストリング・レジスター２０に蓄えら
れてビット毎にモニターされ、データが許容される限界
内にあるか確かめられる。特に、受信されたビット・ス
トリームは連続的にチェックされ、最後のＮビット中に
受け取られた良好なビットの数が現在の限界Ｍ２以下で
あるときに、表示する。
【００２９】図９のデータ検知器のデータ有効検知回路
１００の、より詳細なブロック・ダイアグラムが図１０
に示されている。図１０のウィンドウ・カウンター３１
はクロック・シグナルの立上りエッジをカウントする６
ビットのカウンターで、そのクロック・シグナルはビッ
ト周期の４倍であり、４個のウィンドウを作り出す。ウ
ィンドウ・カウンター３１の出力はＷＣ０、ＷＣ１であ
る。このカウンターは図５のウィンドウのどれがエッジ
を検定しているかを示す。入力クロックとカウンター３
１のサイズは、ｘ秒のクロック周期で出力ＷＣ０，ＷＣ
１が最初のｘ／４秒は０,０、２番目のｘ／４秒は０,
１、３番目のｘ/４秒は１,０、４番目のｘ/４秒は１,１
であるように設計される。これは同じ長さの４個のウィ
ンドウをもたらす。ビット周期が１００マイクロ秒であ
るとき、各ウィンドウは図５に示されるように、２５マ
イクロ秒の長さを有する。データ検知を改良しようと思
えば、他の、等しくない大きさのウィンドウの採用を含
む、ウィンドウ間隔を採用できる。
１００の、より詳細なブロック・ダイアグラムが図１０
に示されている。図１０のウィンドウ・カウンター３１
はクロック・シグナルの立上りエッジをカウントする６
ビットのカウンターで、そのクロック・シグナルはビッ
ト周期の４倍であり、４個のウィンドウを作り出す。ウ
ィンドウ・カウンター３１の出力はＷＣ０、ＷＣ１であ
る。このカウンターは図５のウィンドウのどれがエッジ
を検定しているかを示す。入力クロックとカウンター３
１のサイズは、ｘ秒のクロック周期で出力ＷＣ０，ＷＣ
１が最初のｘ／４秒は０,０、２番目のｘ／４秒は０,
１、３番目のｘ/４秒は１,０、４番目のｘ/４秒は１,１
であるように設計される。これは同じ長さの４個のウィ
ンドウをもたらす。ビット周期が１００マイクロ秒であ
るとき、各ウィンドウは図５に示されるように、２５マ
イクロ秒の長さを有する。データ検知を改良しようと思
えば、他の、等しくない大きさのウィンドウの採用を含
む、ウィンドウ間隔を採用できる。
【００３０】ウィンドウ・カウンター３１の出力は、受
信されたデータ・シグナルＤＲＭＡＮＸＱの立上りと立
ち下がりのエッジを数えるのにどのエッジ・カウンター
を使用し、どのウィンドウにこれらのエッジが見出され
たかを表示させるかを示す。これは、ウィンドウ・カウ
ンター３１の出力、すなわち、ＷＣ０、ＷＣ１がマルチ
プレクサー３２の入力からその出力，すなわち、ＳＥＬ
１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４の一つへパスを提供
するからである。
信されたデータ・シグナルＤＲＭＡＮＸＱの立上りと立
ち下がりのエッジを数えるのにどのエッジ・カウンター
を使用し、どのウィンドウにこれらのエッジが見出され
たかを表示させるかを示す。これは、ウィンドウ・カウ
ンター３１の出力、すなわち、ＷＣ０、ＷＣ１がマルチ
プレクサー３２の入力からその出力，すなわち、ＳＥＬ
１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４の一つへパスを提供
するからである。
【００３１】エッジ・カウンター３０は、入ってくるデ
ータ・シグナル（ＤＲＭＡＮＸＱ）が高から低へ、また
低から高へ切り替わるときはいつでもクロック・シグナ
ル（Ｑ３２００Ｑ４００）と同じ周期のパルスＤＲＰを
発する。このＤＲＰパルスはエッジ検知器３０からマル
チプレクサー３２の入力へ向けられる。エッジ・シグナ
ルＤＲＰはそこでマルチプレクサー３２を介して４個の
エッジ・カウンター３５の一つに向けられる。特に、マ
ルチプレクサー３２は、ウィンドウ・カウンターの出力
（ＷＣ０，ＷＣ１）が０，０のとき、ＤＲＰをＳＥＬ１
へ、ＷＣ０，ＷＣ１が１,１のときＳＥＬ４へ送る。選
択されないとき ＳＥＬの出力は低である。
ータ・シグナル（ＤＲＭＡＮＸＱ）が高から低へ、また
低から高へ切り替わるときはいつでもクロック・シグナ
ル（Ｑ３２００Ｑ４００）と同じ周期のパルスＤＲＰを
発する。このＤＲＰパルスはエッジ検知器３０からマル
チプレクサー３２の入力へ向けられる。エッジ・シグナ
ルＤＲＰはそこでマルチプレクサー３２を介して４個の
エッジ・カウンター３５の一つに向けられる。特に、マ
ルチプレクサー３２は、ウィンドウ・カウンターの出力
（ＷＣ０，ＷＣ１）が０，０のとき、ＤＲＰをＳＥＬ１
へ、ＷＣ０，ＷＣ１が１,１のときＳＥＬ４へ送る。選
択されないとき ＳＥＬの出力は低である。
【００３２】４個のエッジ・カウンターは４個のウィン
ドウのそれぞれのエッジ・カウントを担当する。ウィン
ドウ・カウンター３１がある一つのウィンドウを選択す
るとき、すなわち、ＤＲＰをマルチプレクサー３２を通
してそのウィンドウに送るとき、ＤＲＰのパルスはその
ウィンドウのためのエッジ・カウンター３５にエッジ・
カウントの状態を表示させる。エッジ・カウンターはま
たスパイク・セレクト・シグナル（ＳＰＳＥＬ）を受け
取る。このシグナルは、有効と取られるエッジのタイプ
のために回路を設定するために使用される。かくて、エ
ッジ・カウンターは次のように作動する。 Ａ．シグナルＳＰＳＥＬが低（ロウ）のとき、タイム・
ウィンドウ内の一つのパルスがウィンドウ・カウンター
の出力Ｗｘ（ｘ＝ウィンドウの数）を高（ハイ）にし、
タイム・ウィンドウ内にパルスがないか２個以上のパル
スがあるなら、出力Ｗｘを低にする。 Ｂ．ＳＰＳＥＬが高のとき、ウィンドウ内の偶数個のパ
ルスはＷｘを低にし、ウィンドウ内の奇数個のパルスは
Ｗｘを高にする。
ドウのそれぞれのエッジ・カウントを担当する。ウィン
ドウ・カウンター３１がある一つのウィンドウを選択す
るとき、すなわち、ＤＲＰをマルチプレクサー３２を通
してそのウィンドウに送るとき、ＤＲＰのパルスはその
ウィンドウのためのエッジ・カウンター３５にエッジ・
カウントの状態を表示させる。エッジ・カウンターはま
たスパイク・セレクト・シグナル（ＳＰＳＥＬ）を受け
取る。このシグナルは、有効と取られるエッジのタイプ
のために回路を設定するために使用される。かくて、エ
ッジ・カウンターは次のように作動する。 Ａ．シグナルＳＰＳＥＬが低（ロウ）のとき、タイム・
ウィンドウ内の一つのパルスがウィンドウ・カウンター
の出力Ｗｘ（ｘ＝ウィンドウの数）を高（ハイ）にし、
タイム・ウィンドウ内にパルスがないか２個以上のパル
スがあるなら、出力Ｗｘを低にする。 Ｂ．ＳＰＳＥＬが高のとき、ウィンドウ内の偶数個のパ
ルスはＷｘを低にし、ウィンドウ内の奇数個のパルスは
Ｗｘを高にする。
【００３３】ＳＰＳＥＬがロジック０のとき、一つのウ
ィンドウ内にある一つのＤＲＰパルスは有効エッジと取
られ、ゼロ・パルスは勿論エッジがないと考えられる。
一つのウィンドウに１を越えるパルスがあれば、無効デ
ータ、すなわち、ノイズ・スパイクと解される。特に、
ＳＰＳＥＬが０のとき、あるウィンドウにデータ・エッ
ジが生起したとみなされる。
ィンドウ内にある一つのＤＲＰパルスは有効エッジと取
られ、ゼロ・パルスは勿論エッジがないと考えられる。
一つのウィンドウに１を越えるパルスがあれば、無効デ
ータ、すなわち、ノイズ・スパイクと解される。特に、
ＳＰＳＥＬが０のとき、あるウィンドウにデータ・エッ
ジが生起したとみなされる。
【００３４】ＳＰＳＥＬが、ロジック１ならば、ゼロま
たは偶数個のエッジは有効エッジとは取られない。奇数
個のエッジが生起するならば、２あるいは偶数個のエッ
ジがスパイクに属し、単一の奇数個のエッジはウィンド
ウにおけるデータ・シグナル・エッジであると推定され
る。このことはスパイクは短いと推定される。
たは偶数個のエッジは有効エッジとは取られない。奇数
個のエッジが生起するならば、２あるいは偶数個のエッ
ジがスパイクに属し、単一の奇数個のエッジはウィンド
ウにおけるデータ・シグナル・エッジであると推定され
る。このことはスパイクは短いと推定される。
【００３５】図１０のデコーダー論理回路３４は、４個
のエッジ・カウンターＷ１−Ｗ４に基づく各ビット周期
の終わりに、そのビットが有効であるというシグナルＢ
Ｖを、また図１１の真理値表に基づくシグナルＬ１０Ｇ
３０を発生させる。シグナルＬ１０Ｇ３０は積分器のカ
ウントが１０未満または３０を越えることを示す。この
シグナルは図１０中に図示されないデコーダーの積分器
カウンターから得られる。この積分器カウンターはＦ＝
４０、すなわち、ビット周期の最大カウントが４０であ
る場合について先に述べたように機能する。
のエッジ・カウンターＷ１−Ｗ４に基づく各ビット周期
の終わりに、そのビットが有効であるというシグナルＢ
Ｖを、また図１１の真理値表に基づくシグナルＬ１０Ｇ
３０を発生させる。シグナルＬ１０Ｇ３０は積分器のカ
ウントが１０未満または３０を越えることを示す。この
シグナルは図１０中に図示されないデコーダーの積分器
カウンターから得られる。この積分器カウンターはＦ＝
４０、すなわち、ビット周期の最大カウントが４０であ
る場合について先に述べたように機能する。
【００３６】図１１に示される真理値表に基づく単一ビ
ット・シグナルの決定は、図１４のフロー・チャートの
プロセスによるシステム・プロセッサーによって制御さ
れる。このシグナルは図１５に示す方法によるビット・
ストリング・デコーダーによって使用されて、有効デー
タが受信されるときに高シグナルＤＦＬＡＧを提供す
る。
ット・シグナルの決定は、図１４のフロー・チャートの
プロセスによるシステム・プロセッサーによって制御さ
れる。このシグナルは図１５に示す方法によるビット・
ストリング・デコーダーによって使用されて、有効デー
タが受信されるときに高シグナルＤＦＬＡＧを提供す
る。
【００３７】一般に、エッジ（複数）が図１１の真理値
表の最初の８行に示されるように位置し、カウントが１
０未満なら、ビット有効シグナルは高に設定される。こ
れはデータ・ビット・パルスが少なくとも２５マイクロ
秒であると受け取られる。この真理値表の２行は、１０
未満または３０を越えるカウントの例外である。一見し
て、４個のウィンドウは必要でないように見える。なん
となれば、図１１から、ウィンドウＷ２とＷ３はビット
の有効性について決定するに必要なすべての情報を与え
る、すなわち、ウィンドウＷ２とＷ３の唯一のエッジが
有効エッジを示すからである。しかしながら、４個のす
べてのウィンドウが必要な二、三の場合が見出された。
図５がこの条件を示す。図５は、Ｗ１とＷ３の両方のエ
ッジＡまたはＷ２とＷ４の両方のエッジＢが積分器を２
０と３０のあいだにカウントさせる点（複数）を示す。
このカウントはシフトされた有効ビットに由来するので
あろう。データ有効回路をしてその限界を変更させるこ
とにより、すなわち、１に対して（１０の代わりに）２
０を越え、０に対しては（３０の代わりに)２０未満と
変更することにより、４個のウィンドウはこれらのＷ１
／Ｗ３およびＷ２／Ｗ４条件を正確に検知できる。これ
はビットの有効性の評価を改良するためにカウンターの
限界値を変更するに必要な唯一の条件である。
表の最初の８行に示されるように位置し、カウントが１
０未満なら、ビット有効シグナルは高に設定される。こ
れはデータ・ビット・パルスが少なくとも２５マイクロ
秒であると受け取られる。この真理値表の２行は、１０
未満または３０を越えるカウントの例外である。一見し
て、４個のウィンドウは必要でないように見える。なん
となれば、図１１から、ウィンドウＷ２とＷ３はビット
の有効性について決定するに必要なすべての情報を与え
る、すなわち、ウィンドウＷ２とＷ３の唯一のエッジが
有効エッジを示すからである。しかしながら、４個のす
べてのウィンドウが必要な二、三の場合が見出された。
図５がこの条件を示す。図５は、Ｗ１とＷ３の両方のエ
ッジＡまたはＷ２とＷ４の両方のエッジＢが積分器を２
０と３０のあいだにカウントさせる点（複数）を示す。
このカウントはシフトされた有効ビットに由来するので
あろう。データ有効回路をしてその限界を変更させるこ
とにより、すなわち、１に対して（１０の代わりに）２
０を越え、０に対しては（３０の代わりに)２０未満と
変更することにより、４個のウィンドウはこれらのＷ１
／Ｗ３およびＷ２／Ｗ４条件を正確に検知できる。これ
はビットの有効性の評価を改良するためにカウンターの
限界値を変更するに必要な唯一の条件である。
【００３８】図１０の１２ビットのシフト・レジスター
は１２個の最新のビットの有効性の値ＢＶを蓄えるのに
使用される。これらの蓄えられた有効、無効の値は各ビ
ット周期の終わりにクロック・シグナルＲＥＣＤＡＴに
よってシフト・レジスターのなかにクロック・インされ
る。
は１２個の最新のビットの有効性の値ＢＶを蓄えるのに
使用される。これらの蓄えられた有効、無効の値は各ビ
ット周期の終わりにクロック・シグナルＲＥＣＤＡＴに
よってシフト・レジスターのなかにクロック・インされ
る。
【００３９】４ビットのアップ／ダウン・カウンター３
８とＤＦＬＡＧデコーダー４０が１２ビットのシフト・
レジスターとＢＶシグナルとともに使用されて、有効デ
ータ検知のために図１５に示されるフロー・チャートを
実現するために使用される。ＤＦＬＡＧシグナルはこの
ブロックの出力であり、例えば、図示されない他の回路
を同期して音声を黙らせ、ＤＦＬＡＧが高（ハイ）であ
る限り、入って来るデータ・フレームを処理する。かく
て、図１０の特定の回路態様に対して、ビットの有効性
が、各１００マイクロ秒の周期の終わりに、Ｗ１、Ｗ
２、Ｗ３、Ｗ４を図１１の真理値表に従ってチェックさ
れる。各ビットに対して、評価シグナルは１２ビットの
レジスター３６に最新のビット値として蓄えられる。レ
ジスターの内容はすべてのビット周期について、デコー
ダー２２（図９）のＡＮＤ／ＯＲ回路によって連続的に
デコードされる。
８とＤＦＬＡＧデコーダー４０が１２ビットのシフト・
レジスターとＢＶシグナルとともに使用されて、有効デ
ータ検知のために図１５に示されるフロー・チャートを
実現するために使用される。ＤＦＬＡＧシグナルはこの
ブロックの出力であり、例えば、図示されない他の回路
を同期して音声を黙らせ、ＤＦＬＡＧが高（ハイ）であ
る限り、入って来るデータ・フレームを処理する。かく
て、図１０の特定の回路態様に対して、ビットの有効性
が、各１００マイクロ秒の周期の終わりに、Ｗ１、Ｗ
２、Ｗ３、Ｗ４を図１１の真理値表に従ってチェックさ
れる。各ビットに対して、評価シグナルは１２ビットの
レジスター３６に最新のビット値として蓄えられる。レ
ジスターの内容はすべてのビット周期について、デコー
ダー２２（図９）のＡＮＤ／ＯＲ回路によって連続的に
デコードされる。
【００４０】ワード同期検知の前に、１２ビットのなか
の１２が図１５に示されるようにＤＦＬＡＧを高に設定
するに適しなければならない。同期ワードが検知され、
ＤＦＬＡＧが高になって後で、１２ビットのレジスター
で３を越えるビット値がＤＦＬＡＧを高に保つために高
でなければならない。これらのビット値をカウントする
ことがカウンター３８で達成され、デコーダー４０で検
知される。
の１２が図１５に示されるようにＤＦＬＡＧを高に設定
するに適しなければならない。同期ワードが検知され、
ＤＦＬＡＧが高になって後で、１２ビットのレジスター
で３を越えるビット値がＤＦＬＡＧを高に保つために高
でなければならない。これらのビット値をカウントする
ことがカウンター３８で達成され、デコーダー４０で検
知される。
【００４１】図１２は、エッジ・カウンターの出力に導
く図１０の回路における出力と内部シグナルの関係を示
すビット周期のパルス・ダイアグラムである。この実施
例において、ウィンドウ１と３のＤＲＭＡＮＸＱエッジ
（入ってくる受信されたシグナル）はＷ１とＷ３を高
（ハイ）にする。これらのシグナルはそこでビット周期
の終わりにデコーダー論理回路３４によって使用され
る。ＲＥＣＤＡＴシグナル（発生させられ同期されたク
ロック・シグナル）はビット有効シグナルＢＶを１２ビ
ット・シフト・レジスター３６にクロックするために使
用される。ＸＩＮＣＬＲシグナルはエッジ・カウンター
３５とエッジ検知器３０をクリアーし、新たにデコード
された有効シグナルＤＦＬＡＧをクロック・アウトす
る。
く図１０の回路における出力と内部シグナルの関係を示
すビット周期のパルス・ダイアグラムである。この実施
例において、ウィンドウ１と３のＤＲＭＡＮＸＱエッジ
（入ってくる受信されたシグナル）はＷ１とＷ３を高
（ハイ）にする。これらのシグナルはそこでビット周期
の終わりにデコーダー論理回路３４によって使用され
る。ＲＥＣＤＡＴシグナル（発生させられ同期されたク
ロック・シグナル）はビット有効シグナルＢＶを１２ビ
ット・シフト・レジスター３６にクロックするために使
用される。ＸＩＮＣＬＲシグナルはエッジ・カウンター
３５とエッジ検知器３０をクリアーし、新たにデコード
された有効シグナルＤＦＬＡＧをクロック・アウトす
る。
【００４２】図１３は回路がビット周期４のウィンドウ
４からビット周期Ｎ＋１のウィンドウ１まで変化すると
きに起る波形の変化を示す。Ｑ３２０Ｑ４００クロッ
ク、ＲＥＣＤＡＴ、ＸＩＮＣＬＲの関係が図示されない
データ有効回路の外の回路によって設定される。
４からビット周期Ｎ＋１のウィンドウ１まで変化すると
きに起る波形の変化を示す。Ｑ３２０Ｑ４００クロッ
ク、ＲＥＣＤＡＴ、ＸＩＮＣＬＲの関係が図示されない
データ有効回路の外の回路によって設定される。
【００４３】上記のように設計された回路の試験測定
は、良好なマンチェスター・データが受信され、ラジオ
周波数シグナル・レヴェルが１１５ｄｂｍ以上である
と、ＤＦＬＡＧは高に留まっている。ラジオ周波数シグ
ナルが上記より低いとＤＦＬＡＧは低になってデータが
正しくデコードされなかったであろうことを示す。この
レヴェルは回路条件を変化することにより変更すること
ができる。
は、良好なマンチェスター・データが受信され、ラジオ
周波数シグナル・レヴェルが１１５ｄｂｍ以上である
と、ＤＦＬＡＧは高に留まっている。ラジオ周波数シグ
ナルが上記より低いとＤＦＬＡＧは低になってデータが
正しくデコードされなかったであろうことを示す。この
レヴェルは回路条件を変化することにより変更すること
ができる。
【００４４】図１６は、図１０の回路をより詳細に示す
もので、同じ機能を有する。図１６のＴＤ１−ＴＤ３入
力とＴ１１出力は、回路の試験に使用され、回路の機能
部分ではない。シグナルＴＤ１−ＴＤ３はこの使用目的
には低であると考えられる。
もので、同じ機能を有する。図１６のＴＤ１−ＴＤ３入
力とＴ１１出力は、回路の試験に使用され、回路の機能
部分ではない。シグナルＴＤ１−ＴＤ３はこの使用目的
には低であると考えられる。
【００４５】詳細な回路図、図１６では、エッジ検知器
機能３０はフリップフロップＩＳ４８，ＩＳ４９および
排他的ＮＯＲゲートＩＳ５０によって遂行される。ウィ
ンドウ・カウンター３１はカウンターＤＩＶ８ＧＬＯ
（ＩＳ２１，ＩＳ２２）とＮＡＮＤゲートＩＳ５９によ
って構成される。マルチプレクサー機能３２はインヴァ
ーターＩＳ６３およびマルチプレクサーＭＵ２４３によ
って遂行される。ＳＥＬ１−ＳＥＬ４出力はインヴァー
ターＩＳ６３からＩＳ６６へ取られる。エッジ・カウン
ターのそれぞれはＤＩＶ４ＧＬＯ（ＩＳ２３）、ＮＡＮ
ＤゲートＩＳ５２、ＡＮＤゲートから構成される。図１
６において、例えば、ＤＩＶ４ＧＬＯ（ＩＳ２３）ＮＡ
ＮＤゲートＩＳ５２、ＡＮＤゲートＩＳ２０１は、出力
Ｗ１を有するウィンドウ１のためにエッジ・カウンター
３５を形成する。他のウィンドウのためのエッジ・カウ
ンターも出力Ｗｘ（ｘ＝ウィンドウの数）をもって全く
同様である。
機能３０はフリップフロップＩＳ４８，ＩＳ４９および
排他的ＮＯＲゲートＩＳ５０によって遂行される。ウィ
ンドウ・カウンター３１はカウンターＤＩＶ８ＧＬＯ
（ＩＳ２１，ＩＳ２２）とＮＡＮＤゲートＩＳ５９によ
って構成される。マルチプレクサー機能３２はインヴァ
ーターＩＳ６３およびマルチプレクサーＭＵ２４３によ
って遂行される。ＳＥＬ１−ＳＥＬ４出力はインヴァー
ターＩＳ６３からＩＳ６６へ取られる。エッジ・カウン
ターのそれぞれはＤＩＶ４ＧＬＯ（ＩＳ２３）、ＮＡＮ
ＤゲートＩＳ５２、ＡＮＤゲートから構成される。図１
６において、例えば、ＤＩＶ４ＧＬＯ（ＩＳ２３）ＮＡ
ＮＤゲートＩＳ５２、ＡＮＤゲートＩＳ２０１は、出力
Ｗ１を有するウィンドウ１のためにエッジ・カウンター
３５を形成する。他のウィンドウのためのエッジ・カウ
ンターも出力Ｗｘ（ｘ＝ウィンドウの数）をもって全く
同様である。
【００４６】ビット有効デコーダー論理回路３４は、図
１１の真理値表に従って作動するように配列された５個
のＮＡＮＤゲートＩＳ２４２−２４６から構成される。
１２ビットのシフト・レジスター３６はシフト・レジス
ターＳＲＧ１２ＳＰ（ＩＳ２４１）である。４ビットの
アップ／ダウン・カウンター３８は４ビットのカウンタ
ーＤＩＶＵＤ１６Ｇ（ＩＳ２７）である。ＤＦＬＡＧデ
コーダー回路４０はマルチプレクサーとフリップフロッ
プＩＳ４７からなる。
１１の真理値表に従って作動するように配列された５個
のＮＡＮＤゲートＩＳ２４２−２４６から構成される。
１２ビットのシフト・レジスター３６はシフト・レジス
ターＳＲＧ１２ＳＰ（ＩＳ２４１）である。４ビットの
アップ／ダウン・カウンター３８は４ビットのカウンタ
ーＤＩＶＵＤ１６Ｇ（ＩＳ２７）である。ＤＦＬＡＧデ
コーダー回路４０はマルチプレクサーとフリップフロッ
プＩＳ４７からなる。
【００４７】図１６は図１０と、マルチプレクサー３２
からのＳＥＬ１−ＳＥＬ４シグナルがエッジ・カウンタ
ー３５を直接クロックするのに使用されない点で異なっ
ている。図１６において、ＳＥＬシグナルはエッジ・カ
ウンター３５を起動し、後者はそこでシグナルＱ３２０
ｋＱ４００ｋからクロックされる。図１０では、ＳＥＬ
１−ＳＥＬ４シグナルはエッジ・カウンターのクロック
入力に直接送られる。入力波形におけるエッジ相互の関
係のゆえに、機能には差がない。
からのＳＥＬ１−ＳＥＬ４シグナルがエッジ・カウンタ
ー３５を直接クロックするのに使用されない点で異なっ
ている。図１６において、ＳＥＬシグナルはエッジ・カ
ウンター３５を起動し、後者はそこでシグナルＱ３２０
ｋＱ４００ｋからクロックされる。図１０では、ＳＥＬ
１−ＳＥＬ４シグナルはエッジ・カウンターのクロック
入力に直接送られる。入力波形におけるエッジ相互の関
係のゆえに、機能には差がない。
【００４８】図１６の回路において、一つのウィンドウ
のエッジに近いデータ・エッジは一つのウィンドウまた
は他のウインドウにおいてエッジ検知器のフリップフロ
ップＩＳ４８、ＩＳ４９のセット・アップ・タイムに依
存してデコードされる。回路はエッジが一つのウィンド
ウ内にのみあるように設計される。もし、シグナルが完
全であり、エッジがちょうどＷ２−Ｗ３の境界に来るな
ら、そのとき、エッジはＷ３に記録される。Ｗ４−Ｗ１
の境界に来るエッジはＷ１に記録される。
のエッジに近いデータ・エッジは一つのウィンドウまた
は他のウインドウにおいてエッジ検知器のフリップフロ
ップＩＳ４８、ＩＳ４９のセット・アップ・タイムに依
存してデコードされる。回路はエッジが一つのウィンド
ウ内にのみあるように設計される。もし、シグナルが完
全であり、エッジがちょうどＷ２−Ｗ３の境界に来るな
ら、そのとき、エッジはＷ３に記録される。Ｗ４−Ｗ１
の境界に来るエッジはＷ１に記録される。
【００４９】図１９、２０はデータ検知の実例を示す。
図１９において、本発明によるマンチェスター・デコー
ダー・ユニットによってノイズのみが受信されている。
上述のようにビットの有効性をチェックするトップ・シ
グナル、すなわち、ＢＶが１ビット（複数）のただ二つ
だけが純粋のノイズの存在においても良好であることを
示していることがわかるであろう。図２０は強いデータ
・シグナルが受信された一例を示す。図２０では、ＢＶ
シグナルは多数のビットについてビット周期の終わりに
高になっており、良好なシグナルが受信されたことを示
している。３番目のシグナルＤＦＬＡＧ(図２０には示
されていない）が充分な数のビットが有効であることを
示している。この３番目のシグナルはそこで有効データ
検知を示すために使用することができる。
図１９において、本発明によるマンチェスター・デコー
ダー・ユニットによってノイズのみが受信されている。
上述のようにビットの有効性をチェックするトップ・シ
グナル、すなわち、ＢＶが１ビット（複数）のただ二つ
だけが純粋のノイズの存在においても良好であることを
示していることがわかるであろう。図２０は強いデータ
・シグナルが受信された一例を示す。図２０では、ＢＶ
シグナルは多数のビットについてビット周期の終わりに
高になっており、良好なシグナルが受信されたことを示
している。３番目のシグナルＤＦＬＡＧ(図２０には示
されていない）が充分な数のビットが有効であることを
示している。この３番目のシグナルはそこで有効データ
検知を示すために使用することができる。
【００５０】図１９、２０のＨＭシグナルは同期シーケ
ンスが受信されると低になる。図２０において、ＨＭシ
グナルは、ノイズのみが受信されるときでも、同期シー
ケンスの受信を示す。実際、ノイズは同期シグナルとし
てでたらめにデコードされていた。しかしながら、ＢＶ
シグナルは本発明の装置が偽のＨＭシグナルに応答する
ことを妨げる。図２０において、ＨＭシグナルが正しい
ことを示す充分な数の連続したＢＶシグナルが存在す
る。
ンスが受信されると低になる。図２０において、ＨＭシ
グナルは、ノイズのみが受信されるときでも、同期シー
ケンスの受信を示す。実際、ノイズは同期シグナルとし
てでたらめにデコードされていた。しかしながら、ＢＶ
シグナルは本発明の装置が偽のＨＭシグナルに応答する
ことを妨げる。図２０において、ＨＭシグナルが正しい
ことを示す充分な数の連続したＢＶシグナルが存在す
る。
【００５１】マンチェスター・データはＮＲＺシグナル
にデコードされる。結果として、ＮＲＺシグナルは、図
１９、２０に示されるように、マンチェスター・データ
から１ビット周期だけ遅延させられる。同期ワード検知
器（図示されていない）によって使用されるのは、この
デコードされたＮＲＺシグナルである。
にデコードされる。結果として、ＮＲＺシグナルは、図
１９、２０に示されるように、マンチェスター・データ
から１ビット周期だけ遅延させられる。同期ワード検知
器（図示されていない）によって使用されるのは、この
デコードされたＮＲＺシグナルである。
【００５２】本発明の回路は、既知の同様の機能を果た
す方式と比較して、機能的に有利であり、かつコストを
低減する。この回路は簡単なデジタル技術によって組み
立てることができ、かつ小型である。
す方式と比較して、機能的に有利であり、かつコストを
低減する。この回路は簡単なデジタル技術によって組み
立てることができ、かつ小型である。
【００５３】マンチェスター・データをデコードする本
発明の方法を使用するとき、Ｎビットのワードのための
同期ワード検知器は、伝達されたシグナルの存在しない
ときか、純粋のノイズの場合に、１か０かの確率が１／
（２＊＊Ｎ）と仮定して、ワードの偽の検知を表示す
る。もし、データがｘ Ｈｚの周期で伝達されるなら
ば、これは平均して毎秒ごと(２＊＊Ｎ)(１／Ｘ)に１偽
検知となるであろう。１１ビットの同期ワードと１０k
Ｈz のデータ伝達周期に対して、これは０.２０４８秒
毎に１回の偽検知ということになる。
発明の方法を使用するとき、Ｎビットのワードのための
同期ワード検知器は、伝達されたシグナルの存在しない
ときか、純粋のノイズの場合に、１か０かの確率が１／
（２＊＊Ｎ）と仮定して、ワードの偽の検知を表示す
る。もし、データがｘ Ｈｚの周期で伝達されるなら
ば、これは平均して毎秒ごと(２＊＊Ｎ)(１／Ｘ)に１偽
検知となるであろう。１１ビットの同期ワードと１０k
Ｈz のデータ伝達周期に対して、これは０.２０４８秒
毎に１回の偽検知ということになる。
【００５４】データ有効回路は高ノイズ環境において、
同期ワードが誤って検知されることを知ることに使用す
ることができる。実際の回路において、ＢＶシグナルは
１１ビットに対して高でなければならぬ。あるいは、始
めにＤＦＬＡＧをシグナルを高に設定するために同期ワ
ードそれ自身の長さでなければならぬ。このＤＦＬＡＧ
シグナルはデータがプロセッサーに送られる前に同期ワ
ード検知のチェックに使用される。
同期ワードが誤って検知されることを知ることに使用す
ることができる。実際の回路において、ＢＶシグナルは
１１ビットに対して高でなければならぬ。あるいは、始
めにＤＦＬＡＧをシグナルを高に設定するために同期ワ
ードそれ自身の長さでなければならぬ。このＤＦＬＡＧ
シグナルはデータがプロセッサーに送られる前に同期ワ
ード検知のチェックに使用される。
【００５５】データ・フレームが受信されると、本発明
の回路はドット・パターンまたは同期ワードあるいは両
者の間に有効データを検知する。同期ワードが検知され
る前に、有効データが検知されるとＤＦＬＡＧシグナル
と同期ワード検知シグナルはデータ・フレームが受信さ
れていること表示するのに使用される。そこでプロセッ
サーは、受信器にスタティックとノイズが聞こえないよ
うに、可聴音を消す。この消音は、ビット・フレームの
持続期間だけ持続するようにされる。有効データと同期
ワードの検知は約１０マイクロ秒持続し、それは受信器
において聞こえるには短すぎる。
の回路はドット・パターンまたは同期ワードあるいは両
者の間に有効データを検知する。同期ワードが検知され
る前に、有効データが検知されるとＤＦＬＡＧシグナル
と同期ワード検知シグナルはデータ・フレームが受信さ
れていること表示するのに使用される。そこでプロセッ
サーは、受信器にスタティックとノイズが聞こえないよ
うに、可聴音を消す。この消音は、ビット・フレームの
持続期間だけ持続するようにされる。有効データと同期
ワードの検知は約１０マイクロ秒持続し、それは受信器
において聞こえるには短すぎる。
【００５６】データ有効回路は本発明によって設計さ
れ、次の条件のもとでモデム回路に使用されて、満足な
性能を示した。 ウィンドウの数(Ｗ)：４ ウィンドウあたり情報ビット数(Ｘ)：１ ビット・ストリングの長さ(Ｎ)：１２ 同期ワードが受信されてから受信されたストリングを有
効に保つに必要な正 しいビットの数：Ｍ２＞３ 同期ワード認識を確認するに必要な正しいビットの数
(ｎ)：１２。
れ、次の条件のもとでモデム回路に使用されて、満足な
性能を示した。 ウィンドウの数(Ｗ)：４ ウィンドウあたり情報ビット数(Ｘ)：１ ビット・ストリングの長さ(Ｎ)：１２ 同期ワードが受信されてから受信されたストリングを有
効に保つに必要な正 しいビットの数：Ｍ２＞３ 同期ワード認識を確認するに必要な正しいビットの数
(ｎ)：１２。
【００５７】本発明はその好適実施態様について特に詳
しく示されたが、本発明の精神と範囲を逸脱することな
く、種々の改変が可能であることを当業者は理解するで
あろう。そのような改変はここに特に明白に記載されて
いなくても本発明の一部と解されるべきである。さらに
上記の記述ならびに添付図面に示される事項は単に例示
的であってなんら本発明を限定するものでない。
しく示されたが、本発明の精神と範囲を逸脱することな
く、種々の改変が可能であることを当業者は理解するで
あろう。そのような改変はここに特に明白に記載されて
いなくても本発明の一部と解されるべきである。さらに
上記の記述ならびに添付図面に示される事項は単に例示
的であってなんら本発明を限定するものでない。
【図１】マンチェスター・フォーマットにおいてビッ
ト”０”と”１”を表わすパルスの模式座標図。
ト”０”と”１”を表わすパルスの模式座標図。
【図２】積分器型デコーダ回路に使用されるクロック・
パルスの模式座標図。
パルスの模式座標図。
【図３】図１に示すパルスと図２に示すパルスとを排他
的ＯＲ回路に入力した際の出力を示す模式座標図。
的ＯＲ回路に入力した際の出力を示す模式座標図。
【図４】入って来るシグナルがマンチェスター・フォー
マットにおいて有効なビットであるか否かを決定するた
めに本発明において有用な積分法を示す模式座標図。
マットにおいて有効なビットであるか否かを決定するた
めに本発明において有用な積分法を示す模式座標図。
【図５】受信されたシグナル・ビットを本発明に従って
複数のウィンドウに分割した状況を示す模式座標図。
複数のウィンドウに分割した状況を示す模式座標図。
【図６】本発明によるノイズに基づくシグナル・エッジ
のシフトの効果を示す模式座標図。
のシフトの効果を示す模式座標図。
【図７】本発明によるノイズに基づくシグナル・エッジ
のシフトの効果を示す模式座標図。
のシフトの効果を示す模式座標図。
【図８】ビット周期中のシグナルがシグナル・エッジの
位置と本発明による積分器カウントに基づく有効なデー
タであるか否かを特定した真理値表。
位置と本発明による積分器カウントに基づく有効なデー
タであるか否かを特定した真理値表。
【図９】本発明による、マンチェスター・コード化デー
タのデータ検知回路を特定の機能的ブロックダイアグラ
ム。
タのデータ検知回路を特定の機能的ブロックダイアグラ
ム。
【図１０】本発明による図５のデータ検知回路一般的ブ
ロックダイアグラム。
ロックダイアグラム。
【図１１】図１０の回路におけるビット有効性デコーデ
ィングのための真理値表。
ィングのための真理値表。
【図１２】図１０の回路における種々の点における波形
を示す図。
を示す図。
【図１３】図１０の回路における種々の点における波形
を示す図。
を示す図。
【図１４】図１０のビット有効検知器においてビットの
有効性を決定するための決定するためのフローチャー
ト。
有効性を決定するための決定するためのフローチャー
ト。
【図１５】図９−１０の回路のためのビット値のストリ
ングの有効性を決定するためのフローチャート。
ングの有効性を決定するためのフローチャート。
【図１６】図１０の回路のさらに詳細な模式回路図。
【図１７】図１０の回路のさらに詳細な模式回路図。
【図１８】図１０の回路のさらに詳細な模式回路図。
【図１９】偽の検知と本発明による同期ワードの有効性
検知を示す回路波形を示す波形図。
検知を示す回路波形を示す波形図。
【図２０】偽の検知と本発明による同期ワードの有効性
検知を示す回路波形を示す波形図。
検知を示す回路波形を示す波形図。
【手続補正書】
【提出日】平成３年１０月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１８】
【図１６】
【図１７】
【図１９】
【図２０】
【手続補正書】
【提出日】平成５年７月１５日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】ビット周期中のシグナルがシグナル・エッジの
位置と本発明による積分器カウントに基づく有効なデー
タであるか否かを特定した真理値の図表。
位置と本発明による積分器カウントに基づく有効なデー
タであるか否かを特定した真理値の図表。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】図１０の回路におけるビット有効性デコーデ
ィングのための真理値の図表。
ィングのための真理値の図表。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユナ・ヘイッキ・テンフネン フィンランド国、オウル・エスエフ− 90540、サルヴィポロンクヤ 12 シー 15 (72)発明者 アンッティ・ラサネン フィンランド国、オウル・エスエフ− 90530、アルピッティエ ６ アス ５
Claims (28)
- 【請求項１】 特定のビット周期を有し、受信されたシ
グナルのなかにあり、音声シグナルのようなデータ・ノ
イズを含むことのあるマンチェスター・コード化データ
の有効性を決定する方法であって、 一つのビット周期中に生起する受信されたシグナル・パ
ルスの積分が、ノイズに影響されない受信されたマンチ
ェスター・データの積分とどれだけ相違するかを数値的
に測定して積分器カウントを得る段階；受信されたシグ
ナル・パルスのエッジが、データ・ビット周期中のどの
位置にあるかを定める段階；ビット周期中の受信された
シグナル・パルスが有効なデータであるか否かを決定
し、有効であれば、積分器のカウントとエッジの位置に
基づいてそれが表すビットの値を決定する段階；からな
る方法。 - 【請求項２】 請求項１に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、エッジの
位置を定める段階；と各ビット周期をＷ個の時間部分に
分割する段階各時間部分に存在するエッジの数をカウン
トする段階からなる方法。 - 【請求項３】 請求項１または２に記載のマンチェスタ
ー・コード化データの有効性を決定する方法であって、
積分値の差を求める段階がデータ・ビット周期に同期さ
れた周波数を有するクロック・シグナルを発生させる段
階；該受信されたシグナルを該クロック・シグナルを排
他的ＯＲ論理機能によって結合して排他的ＯＲシグナル
を提供する段階；該ビット周期のＦ倍の周波数を有する
周波数シグナルを発生させる段階；排他的ＯＲシグナル
に従って該周波数シグナルのサイクルをカウントし、ビ
ット周期の終わりのカウントが積分器のカウントである
段階；からなる方法。 - 【請求項４】 請求項３に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、さらに、 ビット周期中の積分器のカウントが予め定めた第１の値
を越えるか、予め定めた第２の値に満たないときに一つ
の状態にあり、ビット周期中の積分器のカウントが予め
定めた第１と第２の値の中間にあるときに第２の状態に
ある積分器シグナルを発生させる段階を含み、 その場合に、決定の段階が１ビット周期中の時間部分中
のエッジの位置のパターンと数を比較することを含むか
らなる方法。 - 【請求項５】 請求項１に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、さらに、 各ビット周期中に受信されたシグナルに、有効ビットと
無効ビットの一つである該ビット値を指定する段階；受
信される逐次的順序で該ビットのＮのビット値を連続的
にＮビットのシフト・レジスターに集め、 該Ｎビットのレジスターに存在する有効なビット値の数
をモニターすること；該Ｎビットのレジスターにおける
有効ビット値の予め定めた標準との比較に基づいて、連
続的に受け取られるデータが有効である第１の状態と該
データが無効であることを示す第２の状態中で示すデー
タ有効シグナルを作り出すことを含む方法。 - 【請求項６】 請求項５に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、該予め定
めた標準が、予め選択した数の連続して受け取られるビ
ットが有効ビットの表示をなすときに良好受信を示す第
１状態にあるデータ有効シグナルを要する方法。 - 【請求項７】 請求項６に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、有効ビッ
トの表示をなす連続的に受け取られるビットの数がＮで
ある方法。 - 【請求項８】 請求項６に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、該予め定
めた標準が、該Ｎ個の連続ビット値の予め定めた数Ｍ未
満が有効ビットを示すかぎり、良好なる受信を示すデー
タ有効シグナルが維持されることを要する方法。 - 【請求項９】 請求項８に記載のマンチェスター・コー
ド化データの有効性を決定する方法であって、Ｎ＝１１
でＭ＝３である方法。 - 【請求項１０】 特定のビット周期を有し、受信された
シグナルのなかにあり、音声シグナルのようなデータ・
ノイズを含むことのあるマンチェスター・コード化デー
タの有効性を決定する方法であって、 受信されたシグナルの各ビット周期をＷ個の時間部分に
分割し、各時間部分が持続においてデータ・ビット周期
の１／Ｗであるようにすること；各時間部分に生起する
受信シグナルのエッジの数をカウントして、そのエッジ
の位置と数を決定すること；該データ・ビット周期に同
期したクロック・シグナルを発生させること； 受信さ
れたシグナルと該クロック・シグナルを排他的ＯＲ論理
機能に従って結び付けて受信されたシグナル中で論理的
１ビットの周期の大部分に対して高(ハイ)であり、論理
的０ビットの周期の大部分に対して低(ロウ)である排他
的ＯＲシグナルを提供すること；該ビット周期の周波数
のＦ倍の周波数を有する周波数シグナルのサイクル数を
カウントすること；ビット周期のカウントが第１の予め
定めた値を越えるか、第２の予め定めた値に満たないと
きに積分器シグナルを発生させること；１ビット周期内
でマンチェスター・データ・ビットとして受信されたシ
グナルの有効性を、積分器のシグナルと該時間部分中に
受け取られたシグナルのエッジの位置と数のパターンを
予め定めた標準に対して比較すること；からなる方法。 - 【請求項１１】請求項１０に記載のマンチェスター・コ
ード化データの有効性を決定する方法であって、さらに
各ビット周期に受け取られたシグナルに対して有効また
は無効のビット値を指定すること；Ｎビットのシフト・
レジスター中に該ビットのＮのビット値を受け取られる
順序に連続的に集めること；該Ｎビットのレジスター中
に存在する有効ビット値の数をモニターすること；そし
て該Ｎビット・レジスター中に存在する有効ビット値の
数を該予め定めた標準と比較することによって連続的に
受け取られるデータが有効か無効かを表示するデータ有
効シグナルを造りだすこと；からなる方法。 - 【請求項１２】 請求項１１に記載の方法であって、予
め定めた標準が、該Ｎ個の連続ビット値の予め定めた数
Ｍ未満が無効ビットを示すかぎり、良好受信を示すデー
タ有効シグナルが維持されることを要求する方法。 - 【請求項１３】ノイズを有する受信シグナルにおける一
定ビット周期を有するマンチェスター・コード化データ
を検知するデータ有効検知回路であって、 一つのビット周期中で受信シグナル・パルスの積分がノ
イズに影響されない受信マンチェスター・データ・ビッ
トの積分から如何に異なっているかを数値的に決定する
ためのマンチェスター積分カウンター手段；各ビット周
期を複数の時間部分に分割するウィンドウ発生手段；各
時間部分中に生起する受信シグナル・パルスのエッジの
数をカウントするウィンドウ・カウンター手段；および
積分器のカウント、時間部分中のエッジの数と位置に予
め定めた標準に基づいて、受信シグナル・パルスが有効
か否かを決定し、ビット有効シグナルを発生するデコー
ダー手段からなる回路。 - 【請求項１４】 請求項１３に記載の検知回路であっ
て、該ウインドウ発生手段と該ウインドウ・カウンター
手段が一つのビット周期中に受け取られるシグナル中に
おけるエッジの存在（存在すれば）を表示するための、
受信シグナル中の各エッジに対するエッジ・シグナルを
発生する検知手段；ビット周期をＷ個の時間部分すなわ
ちウィンドウに分割し、ビット周期中に各ウィンドウに
相当する個別の選択出力を発生する分割手段;および少
なくともＷ個の、ビット周期中にＷ個のウィンドウの各
々のなかにおけるエッジをカウントし、各々が前記検知
手段からのエッジ・シグナルを受け取るように接続さ
れ、前記分割手段の選択出力の一つが一つの選択出力中
にエッジ・カウンティングを起すカウンター手段からな
る回路。 - 【請求項１５】 請求項１４に記載の検知回路であっ
て、該分割手段が該検知手段からのエッジ・シグナルを
各時間部分についてそれぞれのエッジ・カウンター手段
へ向けるマルチプレクサー手段を含む回路。 - 【請求項１６】 請求項１５に記載の検知回路であっ
て、エッジ・カウンター手段の各々が第１状態と反対状
態において、カウントされたエッジの特定数に応答して
調整される出力を発生する回路。 - 【請求項１７】 請求項１３に記載の検知回路であっ
て、予め定めた標準が積分器カウントの範囲に関係し、
その範囲が個々の組合せに従って選択的に変更される回
路。 - 【請求項１８】 請求項１３に記載の検知回路であっ
て、該マンチェスター積分器カウンター手段が該ビット
周期と同じ周期を有する第１の周波数シグナルと該第１
周波数シグナルよりＦ倍高い周波数を有する第２の周波
数シグナルを発生する手段；排他的ＯＲ論理機能に従っ
て、受信シグナルを論理的に第１周波数シグナルに結び
付けて、排他的ＯＲシグナルを発生する排他的ＯＲ手
段；および一つのビット周期中に排他的ＯＲシグナルの
状態に依存して該Ｆ周波数シグナルのサイクルをカウン
トし、カウントされたサイクル数が積分器カウントであ
る積分器カウンター手段からなる回路。 - 【請求項１９】 請求項１４または１８に記載の検知回
路であって、さらに、Ｎ個の連続したビット周期のため
の前記デコーダー手段からのビット有効シグナルを連続
的に蓄えるためのアキュミュレーター手段を有し、該ア
キュミュレーター手段が、該デコーダー手段からのＮ個
の連続出力が有効シグナルであることを示すときに、良
好データの受信を示す第１状態のシグナルを発生する回
路。 - 【請求項２０】 請求項１６に記載の検知回路であっ
て、さらに、前記Ｎ個の連続ビット有効シグナルの少な
くともＭ個が無効シグナルであることを示すとき、該ア
キュミュレーター手段の出力状態を変更する回路手段を
含む方法。 - 【請求項２１】 請求項１３に記載の検知回路であっ
て、時間部分の数がＷであり、該予め定めた標準が、該
Ｗ個の時間部分の中のエッジの位置の可能な組合せと積
分器カウンターの対応する範囲との相関関係を含み、各
組合せについて、無効データ、受信された有効１ビッ
ト、および受信された有効０ビットの一つを表示する回
路。 - 【請求項２２】 一定のビット周期を有するノイズを含
むマンチェスター・コード化データを検知するデータ有
効検知回路であって、 該ビット周期と同じ周期を有する第１の周波数シグナル
と該第１周波数シグナルよりＦ倍高い周波数の第２周波
数シグナルを提供する発生手段；受信シグナルを、排他
的ＯＲ論理機能に従って、該第１周波数シグナルと組合
せ、二つの状態を有する排他的ＯＲシグナル機能を発生
する第１の論理手段；排他的ＯＲシグナルが、一つのビ
ット周期中において、その二つの状態の一つである時は
何時でも、Ｆ周波数シグナルのサイクルをカウントし、
それに関連する積分器カウント・シグナルを発生する積
分器カウンター手段；該ビット周期中に受信されたシグ
ナル中におけるエッジの存在（もし存在すれば）示す検
知手段；該ビット周期をＷ個の時間部分すなわちウィン
ドウに分割し、どのウィンドウに該検出されたエッジが
存在するかを決定する分割手段；各Ｗ個の時間部分の各
々におけるエッジをカウントするＷ個のカウンター手
段；および該各ウインドウ中におけるエッジの数とその
インデイケーターのカウントとを示す第２の論理手段で
あって、予め定めた、時間部分中におけるエッジの数と
位置の組合せと積分器カウントの範囲の組合せに関する
標準に基づいて、（ｉ）ロジック１またはロジック０の
一つの有効ビット・シグナルまたは（ｉｉ）無効ビット
・シグナルを表示するもの；からなる回路。 - 【請求項２３】 請求項２２に記載の検知器回路であっ
て、さらに、Ｎ個の連続ビット周期に対する該第２の論
理手段の出力を連続的に蓄えるアキュミュレーター手段
であって、該第２論理手段からのＮ個の連続出力が有効
ビット・シグナルであるときに、シグナルの良好データ
受信を示す第１状態に関するシグナルを作り出すものを
含む回路。 - 【請求項２４】 請求項２３に記載の検知回路であっ
て、さらに、該Ｎ個の連続ビットの少なくともＭ個が第
２論理手段から受け取った無効ビット・シグナルである
ときに、該アキュミュレーター手段の状態を変更する回
路手段を含む回路。 - 【請求項２５】 請求項２２に記載の検知器回路であっ
て、該分割手段がビット周期の時間部分の数に対応する
複数のエッジ・カウンターとエッジの存在を示す該検知
手段の出力を各時間部分に対するそれぞれのエッジ・カ
ウンターに送るマルチプレクサーを含み、各エッジ・カ
ウンターが相当する時間部分に受け取られたエッジの数
を示す出力を提供するものである回路。 - 【請求項２６】 請求項２５に記載の検知器回路であっ
て、該分割手段の各エッジ・カウンターが第１状態と反
対状態の一つにおいて、カウントされたエッジの特定の
数に対応する調整に従う一つの出力を発生する回路。 - 【請求項２７】 請求項２２に記載の検知器回路であっ
て、予め定めた標準におけるカウントの範囲が特定の組
合せに対して選択的に変更できる回路。 - 【請求項２８】 請求項２２に記載の検知器回路であっ
て、さらに、時間部分におけるエッジの数に対する該Ｗ
個のカウンターの応答を変化させる為の手段を含む回
路。 【０００１】
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