JPH06332403A - Ｐｄｐ疑似階調表示回路 - Google Patents
Ｐｄｐ疑似階調表示回路Info
- Publication number
- JPH06332403A JPH06332403A JP5118779A JP11877993A JPH06332403A JP H06332403 A JPH06332403 A JP H06332403A JP 5118779 A JP5118779 A JP 5118779A JP 11877993 A JP11877993 A JP 11877993A JP H06332403 A JPH06332403 A JP H06332403A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- data
- bits
- interpolation
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 ＰＤＰ等の表示装置において、現信号と補間
信号とを表示することにより擬似的に階調表示範囲を拡
張する。 【構成】 （Ｎ＋２）ビットからなる入力映像信号D1を
上位Ｎビットからなる信号で表示するＰＤＰ表示装置に
おいて、前記上位Ｎビットを「１」繰り上げてなるＮビ
ット補間データを作成するＮビット加算器１と、現信号
データの上位ＮビットデータとＮビット補間データとを
サンプルレートの２倍のレートで切り換えて多重化する
切換回路２と、入力映像信号データD1の下位２ビットが
「１０」又は「１１」のときには切換回路２を補間デー
タ側へ切り換える切換制御信号S1を生成する補間制御回
路３と、インターレース信号をノンインターレース信号
に変換するための倍速変換ラインメモリ４とを備え、現
信号と補間データに係る補間信号とを表示するで擬似的
にＮビット表示の階調表示範囲を拡張する。
信号とを表示することにより擬似的に階調表示範囲を拡
張する。 【構成】 （Ｎ＋２）ビットからなる入力映像信号D1を
上位Ｎビットからなる信号で表示するＰＤＰ表示装置に
おいて、前記上位Ｎビットを「１」繰り上げてなるＮビ
ット補間データを作成するＮビット加算器１と、現信号
データの上位ＮビットデータとＮビット補間データとを
サンプルレートの２倍のレートで切り換えて多重化する
切換回路２と、入力映像信号データD1の下位２ビットが
「１０」又は「１１」のときには切換回路２を補間デー
タ側へ切り換える切換制御信号S1を生成する補間制御回
路３と、インターレース信号をノンインターレース信号
に変換するための倍速変換ラインメモリ４とを備え、現
信号と補間データに係る補間信号とを表示するで擬似的
にＮビット表示の階調表示範囲を拡張する。
Description
【０００１】
【産業上の利用分野】本発明は、（Ｎ＋２）ビットから
なる入力映像信号をＮビットにして表示するようにした
ＰＤＰ等の表示装置において、現信号と補間データに係
る補間信号とを表示することにより擬似的にＮビット表
示における階調表示範囲を拡張するようにしたＰＤＰ疑
似階調表示回路に関する。
なる入力映像信号をＮビットにして表示するようにした
ＰＤＰ等の表示装置において、現信号と補間データに係
る補間信号とを表示することにより擬似的にＮビット表
示における階調表示範囲を拡張するようにしたＰＤＰ疑
似階調表示回路に関する。
【０００２】
【従来の技術】ＰＤＰ表示の場合、該ＰＤＰへの供給信
号はブラウン管の場合と異なりディジタル信号（パルス
駆動）である。従来においては入力映像信号が（Ｎ＋
２）ビットからなる場合に、ＰＤＰ自体の制約や回路の
合理化等からこれを上位Ｎビットの信号によりＰＤＰを
駆動する方法が実施されている。これを現実的な例で記
せば、入力映像信号が８ビット（Ｎが６）信号であって
も（この場合256 階調）、ＰＤＰの駆動信号はその制約
から６ビット（Ｎ）信号である（この場合64階調）とい
うことである。また、その表示法は図４に示すように、
インターレースの信号（奇数及び偶数フィールド）を２
度書きして、ノンインターレースとして表示している。
つまり、２画素で１画素分のデータを表示している。上
記のビット数において、入力映像信号を（Ｎ＋２）ビッ
ト、ＰＤＰ駆動信号はＮビットとした場合、この２ビッ
トの差から後者の信号階調再現範囲は前者の４分の１と
なる。このことは、Ｎビット信号の場合の１階調ごとの
変化は（Ｎ＋２）ビット信号に比して大きくなることを
意味するので、信号内容によっては不自然な階調変化が
目立つ場合がある。
号はブラウン管の場合と異なりディジタル信号（パルス
駆動）である。従来においては入力映像信号が（Ｎ＋
２）ビットからなる場合に、ＰＤＰ自体の制約や回路の
合理化等からこれを上位Ｎビットの信号によりＰＤＰを
駆動する方法が実施されている。これを現実的な例で記
せば、入力映像信号が８ビット（Ｎが６）信号であって
も（この場合256 階調）、ＰＤＰの駆動信号はその制約
から６ビット（Ｎ）信号である（この場合64階調）とい
うことである。また、その表示法は図４に示すように、
インターレースの信号（奇数及び偶数フィールド）を２
度書きして、ノンインターレースとして表示している。
つまり、２画素で１画素分のデータを表示している。上
記のビット数において、入力映像信号を（Ｎ＋２）ビッ
ト、ＰＤＰ駆動信号はＮビットとした場合、この２ビッ
トの差から後者の信号階調再現範囲は前者の４分の１と
なる。このことは、Ｎビット信号の場合の１階調ごとの
変化は（Ｎ＋２）ビット信号に比して大きくなることを
意味するので、信号内容によっては不自然な階調変化が
目立つ場合がある。
【０００３】
【発明が解決しようとする課題】本発明は、ＰＤＰ駆動
信号を従来と同ビット数（Ｎ）とした場合の前記不自然
な階調変化を改善するため、該Ｎビット構成では本来表
現することのできない中間階調を擬似的に作り、階調変
化が視覚上滑らかに見えるようにしたＰＤＰ疑似階調表
示回路を提供することを目的とする。
信号を従来と同ビット数（Ｎ）とした場合の前記不自然
な階調変化を改善するため、該Ｎビット構成では本来表
現することのできない中間階調を擬似的に作り、階調変
化が視覚上滑らかに見えるようにしたＰＤＰ疑似階調表
示回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、（Ｎ＋２）ビ
ットからなる入力映像信号を上位Ｎビットからなる信号
で表示するようにしたＰＤＰ表示装置において、前記
（Ｎ＋２）ビットからなる入力映像信号における現信号
データの上位Ｎビットを「１」繰り上げてなるＮビット
補間データを作成するためのＮビット加算器と、前記現
信号データの上位ＮビットデータとＮビット補間データ
とをサンプルレートの２倍のレートで切り換えて多重化
するための切換回路と、前記入力映像信号データの下位
２ビットが「１０」又は「１１」のときには前記切換回
路を補間データ側へ切り換える切換制御信号を生成する
補間制御回路と、インターレース信号をノンインターレ
ース信号に変換するための倍速変換ラインメモリとを備
え、現信号と補間データに係る補間信号とを表示するこ
とにより擬似的にＮビット表示における階調表示範囲を
拡張するようにしたＰＤＰ疑似階調表示回路を提供する
ものである。
ットからなる入力映像信号を上位Ｎビットからなる信号
で表示するようにしたＰＤＰ表示装置において、前記
（Ｎ＋２）ビットからなる入力映像信号における現信号
データの上位Ｎビットを「１」繰り上げてなるＮビット
補間データを作成するためのＮビット加算器と、前記現
信号データの上位ＮビットデータとＮビット補間データ
とをサンプルレートの２倍のレートで切り換えて多重化
するための切換回路と、前記入力映像信号データの下位
２ビットが「１０」又は「１１」のときには前記切換回
路を補間データ側へ切り換える切換制御信号を生成する
補間制御回路と、インターレース信号をノンインターレ
ース信号に変換するための倍速変換ラインメモリとを備
え、現信号と補間データに係る補間信号とを表示するこ
とにより擬似的にＮビット表示における階調表示範囲を
拡張するようにしたＰＤＰ疑似階調表示回路を提供する
ものである。
【０００５】
【作用】Ｎビット加算器では、（Ｎ＋２）ビットからな
る入力映像信号の上位Ｎビットのデータと、別に発生せ
しめたＮビット構成であって10進数表示の「１」のデー
タとを加算し、該加算データを補間データとする。切換
回路は、前記入力映像信号の上位Ｎビットからなる信号
と、前記補間データとを切り換える。この切り換え制御
は補間制御回路で生成した切換制御信号による。該補間
制御回路は、（Ｎ＋２）ビットからなる入力映像信号の
下位２ビットが「１０」または「１１」のときに補間デ
ータを選択し、それ以外は入力映像信号自体を選択する
ように切換回路をサンプルレートの２倍のレートで切換
制御する。切換回路からの入力映像信号自体および補間
データとからなる信号群は倍速変換ラインメモリでノン
インターレース信号に変換する。
る入力映像信号の上位Ｎビットのデータと、別に発生せ
しめたＮビット構成であって10進数表示の「１」のデー
タとを加算し、該加算データを補間データとする。切換
回路は、前記入力映像信号の上位Ｎビットからなる信号
と、前記補間データとを切り換える。この切り換え制御
は補間制御回路で生成した切換制御信号による。該補間
制御回路は、（Ｎ＋２）ビットからなる入力映像信号の
下位２ビットが「１０」または「１１」のときに補間デ
ータを選択し、それ以外は入力映像信号自体を選択する
ように切換回路をサンプルレートの２倍のレートで切換
制御する。切換回路からの入力映像信号自体および補間
データとからなる信号群は倍速変換ラインメモリでノン
インターレース信号に変換する。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＤＰ疑
似階調表示回路を説明する。図１は本発明によるＰＤＰ
疑似階調表示回路の一実施例を示す要部ブロック図、図
２は図１の理解のための説明図である。なお、図１は３
原色信号の１色についての回路図であり、従って、実際
には各色ごとに図１の回路を設ける。ここで図１におい
て、１はＮビット加算器、２は切換回路、３は補間制御
回路、４は倍速変換ラインメモリである。また、D1は
（Ｎ＋２）ビットからなる入力映像信号、D2は該D1の上
位Ｎビットからなる映像信号、D3は該D1の下位２ビット
からなる信号である。なお、本実施例では入力映像信号
D1を８ビット構成の信号とし、従って、D2は６ビット構
成の信号として説明する。
似階調表示回路を説明する。図１は本発明によるＰＤＰ
疑似階調表示回路の一実施例を示す要部ブロック図、図
２は図１の理解のための説明図である。なお、図１は３
原色信号の１色についての回路図であり、従って、実際
には各色ごとに図１の回路を設ける。ここで図１におい
て、１はＮビット加算器、２は切換回路、３は補間制御
回路、４は倍速変換ラインメモリである。また、D1は
（Ｎ＋２）ビットからなる入力映像信号、D2は該D1の上
位Ｎビットからなる映像信号、D3は該D1の下位２ビット
からなる信号である。なお、本実施例では入力映像信号
D1を８ビット構成の信号とし、従って、D2は６ビット構
成の信号として説明する。
【０００７】次に、本発明の動作について説明する。加
算器１の第１の入力端（A2〜A7）にはD2が、第２の入力
端（B2〜B7）にはD2と同ビット数であって10進数表示の
「１」（＝000001）が入力し、双方の加算データが出力
端（S2〜S7）に出力される。この加算データが補間デー
タとなる。ここで、補間データの性格につき説明する。
入力映像信号D1が８ビット信号の場合、その階調レベル
の変化範囲は図２のように表せる。そして、該D1の上位
６ビットがD2となるが、該D2としての最下位ビット（D1
では下位から３ビット目）はD1の４段階ごとで「１」繰
り上がり、その範囲内ではD1の下位２ビットの変化に関
わらず同レベル（階調）である。このことが、前述した
６ビット信号の階調変化範囲が８ビット信号に比して狭
くなる根拠である。
算器１の第１の入力端（A2〜A7）にはD2が、第２の入力
端（B2〜B7）にはD2と同ビット数であって10進数表示の
「１」（＝000001）が入力し、双方の加算データが出力
端（S2〜S7）に出力される。この加算データが補間デー
タとなる。ここで、補間データの性格につき説明する。
入力映像信号D1が８ビット信号の場合、その階調レベル
の変化範囲は図２のように表せる。そして、該D1の上位
６ビットがD2となるが、該D2としての最下位ビット（D1
では下位から３ビット目）はD1の４段階ごとで「１」繰
り上がり、その範囲内ではD1の下位２ビットの変化に関
わらず同レベル（階調）である。このことが、前述した
６ビット信号の階調変化範囲が８ビット信号に比して狭
くなる根拠である。
【０００８】本発明では、現信号D2に対し、「１」繰り
上げた（加算）信号を用意しておき、D1の下位２ビット
（＝D3）のデータが「１０」又は「１１」のときには
「１」繰り上げたデータ（６ビット構成）を映像信号
（補間データ）として選択するものである。そして、上
記の中、現信号に対し「１」繰り上げた加算データを得
るためのものが加算器１であり、D1の下位２ビット（＝
D3）のデータに基づき現信号又は加算データのいずれか
を選択切り換えるものが切換回路２である。切換回路２
には、かかる切り換えのため、第１の入力端（A2〜A7）
には現信号D2が、第２の入力端（B2〜B7）には加算器１
よりの加算データに係る信号がそれぞれ入力する。この
切換回路２の切り換えに要する切換制御信号S1は補間制
御回路３により生成する。該補間制御回路３は、本実施
例では図示のように、ＮＡＮＤゲート3a、第１のＯＲゲ
ート3bおよび第２のＯＲゲート3cで構成している。
上げた（加算）信号を用意しておき、D1の下位２ビット
（＝D3）のデータが「１０」又は「１１」のときには
「１」繰り上げたデータ（６ビット構成）を映像信号
（補間データ）として選択するものである。そして、上
記の中、現信号に対し「１」繰り上げた加算データを得
るためのものが加算器１であり、D1の下位２ビット（＝
D3）のデータに基づき現信号又は加算データのいずれか
を選択切り換えるものが切換回路２である。切換回路２
には、かかる切り換えのため、第１の入力端（A2〜A7）
には現信号D2が、第２の入力端（B2〜B7）には加算器１
よりの加算データに係る信号がそれぞれ入力する。この
切換回路２の切り換えに要する切換制御信号S1は補間制
御回路３により生成する。該補間制御回路３は、本実施
例では図示のように、ＮＡＮＤゲート3a、第１のＯＲゲ
ート3bおよび第２のＯＲゲート3cで構成している。
【０００９】そして、ＮＡＮＤゲート3aにはD1の下位２
ビットである信号D3と、クロック信号fs、更に水平ブラ
ンキング信号（HBLK）が入力し、所定の論理演算を行わ
しめている。この回路構成により、第２のＯＲゲート3c
の出力（＝補間制御回路３の出力）S1は該D3が「１０」
又は「１１」のときには「ハイ（Ｈ）レベル」信号が、
それ以外（「００」又は「０１」）のときには「ロー
（Ｌ）レベル」信号がそれぞれ出力される。切換回路２
はこの切換制御信号S1により、D3が「１０」又は「１
１」のときには補間データ（B2〜B7）側へ、それ以外で
は現信号D2（A2〜A7）側へそれぞれ切り換え、出力端
（S2〜S7）へ出力する。この切り換えはサンプルレート
の２倍、即ち、２fsのレートである。このようにするの
は、前述した従来２画素を１画素として２度書きしてい
たものを、各画素ごとに表示するためである。切換回路
２で選択された現信号D2または補間信号D4は倍速変換メ
モリ４によりインターレースからノンインターレースの
信号に変換される。このノンインターレースス化のため
に該倍速変換メモリ４に供するクロック信号の周波数は
２fsとなる。
ビットである信号D3と、クロック信号fs、更に水平ブラ
ンキング信号（HBLK）が入力し、所定の論理演算を行わ
しめている。この回路構成により、第２のＯＲゲート3c
の出力（＝補間制御回路３の出力）S1は該D3が「１０」
又は「１１」のときには「ハイ（Ｈ）レベル」信号が、
それ以外（「００」又は「０１」）のときには「ロー
（Ｌ）レベル」信号がそれぞれ出力される。切換回路２
はこの切換制御信号S1により、D3が「１０」又は「１
１」のときには補間データ（B2〜B7）側へ、それ以外で
は現信号D2（A2〜A7）側へそれぞれ切り換え、出力端
（S2〜S7）へ出力する。この切り換えはサンプルレート
の２倍、即ち、２fsのレートである。このようにするの
は、前述した従来２画素を１画素として２度書きしてい
たものを、各画素ごとに表示するためである。切換回路
２で選択された現信号D2または補間信号D4は倍速変換メ
モリ４によりインターレースからノンインターレースの
信号に変換される。このノンインターレースス化のため
に該倍速変換メモリ４に供するクロック信号の周波数は
２fsとなる。
【００１０】
【発明の効果】以上説明したように本発明によれば、現
信号から補間信号を生成し、現信号と併せて表示するの
で以下に述べる効果が生じる。図３は前記実施例の説明
と同様にD1を８ビット信号、D2を６ビット信号とした場
合の本発明の効果を従来法と比較した場合を概念的に表
した図である。図３において、（Ａ）および（Ｂ）は従
来法による表示であり、（Ａ）は映像信号D1の階調（図
２参照）を「４」とした場合、（Ｂ）は同・「８」とし
た場合を表し、（Ｃ）は本発明による表示であり信号階
調を「６」とした場合を表したものである。６ビット信
号では前述したように、８ビット信号の全てを表示する
ことはできない。例えば、８ビット信号の６や10等のよ
うな中間階調である。従って、（Ａ）の「４」表示は８
ビット信号の階調「４〜７」を包含し、（Ｂ）の「８」
表示は８ビット信号の階調「８〜11」を包含する。従来
はこの階調で２度書きする。本発明に係る（Ｃ）におい
て、D1の階調が「６」の場合、従来法と同様の「４」を
初めに現信号として表示し、次に補間信号として１階調
繰り上げた「８」の表示がなされる。この表示により視
覚上両者の平均「６」が表示されたように見える。これ
を信号の波形上から表現すると、（Ｄ）に示すように、
本来表現出来ない「６」の階調を表示したのと同様の効
果となる。つまり、本発明により階調の再現範囲を拡張
することができるようになる。図１の実施例では各色ご
とに従来法の階調再現範囲を２倍に拡張することができ
る。従って、３色合計で８倍（約200 万色）に拡張する
ことができる。以上から、本発明はＰＤＰ等、ディジタ
ル信号で駆動する表示装置の画質向上に寄与するところ
が大きい。
信号から補間信号を生成し、現信号と併せて表示するの
で以下に述べる効果が生じる。図３は前記実施例の説明
と同様にD1を８ビット信号、D2を６ビット信号とした場
合の本発明の効果を従来法と比較した場合を概念的に表
した図である。図３において、（Ａ）および（Ｂ）は従
来法による表示であり、（Ａ）は映像信号D1の階調（図
２参照）を「４」とした場合、（Ｂ）は同・「８」とし
た場合を表し、（Ｃ）は本発明による表示であり信号階
調を「６」とした場合を表したものである。６ビット信
号では前述したように、８ビット信号の全てを表示する
ことはできない。例えば、８ビット信号の６や10等のよ
うな中間階調である。従って、（Ａ）の「４」表示は８
ビット信号の階調「４〜７」を包含し、（Ｂ）の「８」
表示は８ビット信号の階調「８〜11」を包含する。従来
はこの階調で２度書きする。本発明に係る（Ｃ）におい
て、D1の階調が「６」の場合、従来法と同様の「４」を
初めに現信号として表示し、次に補間信号として１階調
繰り上げた「８」の表示がなされる。この表示により視
覚上両者の平均「６」が表示されたように見える。これ
を信号の波形上から表現すると、（Ｄ）に示すように、
本来表現出来ない「６」の階調を表示したのと同様の効
果となる。つまり、本発明により階調の再現範囲を拡張
することができるようになる。図１の実施例では各色ご
とに従来法の階調再現範囲を２倍に拡張することができ
る。従って、３色合計で８倍（約200 万色）に拡張する
ことができる。以上から、本発明はＰＤＰ等、ディジタ
ル信号で駆動する表示装置の画質向上に寄与するところ
が大きい。
【図１】本発明によるＰＤＰ疑似階調表示回路の一実施
例を示す要部ブロック図である。
例を示す要部ブロック図である。
【図２】図１の説明図である。
【図３】本発明によるＰＤＰ疑似階調表示回路の効果を
概念的に表した図である。
概念的に表した図である。
【図４】従来のＰＤＰ表示の原理説明図である。
１ Ｎビット加算器 ２ 切換回路 ３ 補間制御回路 ４ 倍速変換ラインメモリ 3a ＮＡＮＤゲート 3b 第１のＯＲゲート 3c 第２のＯＲゲート S1 切換制御信号
Claims (2)
- 【請求項１】 （Ｎ＋２）ビットからなる入力映像信号
を上位Ｎビットからなる信号で表示するようにしたＰＤ
Ｐ表示装置において、前記（Ｎ＋２）ビットからなる入
力映像信号における現信号データの上位Ｎビットを
「１」繰り上げてなるＮビット補間データを作成するた
めのＮビット加算器と、前記現信号データの上位Ｎビッ
トデータとＮビット補間データとをサンプルレートの２
倍のレートで切り換えて多重化するための切換回路と、
前記入力映像信号データの下位２ビットが「１０」又は
「１１」のときには前記切換回路を補間データ側へ切り
換える切換制御信号を生成する補間制御回路と、インタ
ーレース信号をノンインターレース信号に変換するため
の倍速変換ラインメモリとを備え、現信号と補間データ
に係る補間信号とを表示することにより擬似的にＮビッ
ト表示における階調表示範囲を拡張するようにしたこと
を特徴とするＰＤＰ疑似階調表示回路。 - 【請求項２】 前記補間制御回路を、一端にクロック信
号が入力し、他端に前記入力映像信号に係る（Ｎ＋２）
ビットの下位２ビットデータが入力するＮＡＮＤゲート
と、一端に前記ＮＡＮＤゲートの出力信号が入力し、他
端に水平ブランキング信号が入力した第１のＯＲゲート
と、一端に前記第１のＯＲゲートの出力信号が入力し、
他端に前記Ｎビット加算器におけるキャリア信号が入力
した第２のＯＲゲートとで構成したことを特徴とする請
求項１記載のＰＤＰ疑似階調表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118779A JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118779A JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332403A true JPH06332403A (ja) | 1994-12-02 |
| JP2901122B2 JP2901122B2 (ja) | 1999-06-07 |
Family
ID=14744876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118779A Expired - Fee Related JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901122B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403516B1 (ko) * | 1998-09-30 | 2003-12-18 | 주식회사 대우일렉트로닉스 | 피디피 티브이의 데이터 인터페이스 회로 |
-
1993
- 1993-05-20 JP JP5118779A patent/JP2901122B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403516B1 (ko) * | 1998-09-30 | 2003-12-18 | 주식회사 대우일렉트로닉스 | 피디피 티브이의 데이터 인터페이스 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901122B2 (ja) | 1999-06-07 |
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