JPH06332413A

JPH06332413A - ダブルバッファ制御方法および制御システム

Info

Publication number: JPH06332413A
Application number: JP5122405A
Authority: JP
Inventors: Naoaki Shibata; 尚明柴田; Mitsutoshi Uchida; 満利内田; Koji Ozawa; 幸次小沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-05-25
Filing date: 1993-05-25
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】ダブルバッファ構成のフレームメモリを制御す
る方法に関し、Ａ／Ｂ両バッファに渡るアクセス制御に
おいても、ＡバッファまたはＢバッファ単独処理と同等
の高速アクセス制御を実現する。【構成】転送元のＡバッファ１０８専用のＲＡＳ信号で
あるＲＡＳ−Ａ信号をオンとしたまま、かつ、Ａバッフ
ァ１０８専用のＤＴ／ＯＥ−Ａ信号を制御して高速アク
セスモードで連続して読み出されたデータは、コピーデ
ータバッファ１０４に格納される。続いて、ＲＡＳ−Ａ
信号とＢバッファ１０９専用のＲＡＳ信号であるＲＡＳ
−Ｂ信号を共にオンとしたまま、Ｂバッファ１０９専用
のＤＴ／ＯＥ−Ｂ信号をオンしてＢバッファ１０９から
読み出された転送先データは、コピーデータバッファ１
０４からのデータとデータ演算制御部１０３で演算され
た後に、Ａ／Ｂ両バッファ１０８，１０９に対して同時
に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダブルバッファ制御方
法およびだブルバッファ制御システムに関し、特に、ダ
ブルバッファ構成のフレームメモリに対する、データの
書き込み読み出し制御を行なう方法およびそのためのシ
ステムに関する。

【０００２】

【従来の技術】描画処理がネックとなるような３次元グ
ラフィックス等のアニメ−ションを表示装置に表示させ
る情報処理システムにおいては、通常のフレームメモリ
１バッファで描画および表示を行うシングルバッファ構
成ではなく、フレームメモリを２バッファ用意する、い
わゆる、ダブルバッファ構成のフレームメモリを搭載し
ている。このダブルバッファ構成のシステムでは、ダブ
ルバッファのうちの一方からデータを読み出して表示し
ている期間中は、他方のバッファに対して描画すべきデ
ータの書き込みを行い、描画終了時点で、表示するデー
タを読み出すバッファを切り換えることにより、なめら
かなアニメーション表示処理を実現している。

【０００３】このようなダブルバッファ制御において
は、アニメーション表示を行わない表示データを描画す
る場合、換言すると、ダブルバッファのどちらのバッフ
ァにも同じデータを書き込む場合に、２回に渡る描画処
理が必要となり、描画の高速化が実現できない問題があ
った。

【０００４】この問題に対して、例えば、特開平４−２
６３３７５号公報に示されるように、ダブルバッファの
Ａ／Ｂ両バッファに対してロウ・アドレス・ストローブ
（ＲＡＳ）信号を供給して、データバスのデータを同時
に書き込みを行わせ、また、ＲＡＳ信号をダブルバッフ
ァ（Ａバッファ、Ｂバッファ）の一方に供給すること
で、Ａバッファ／Ｂバッファの独立読み出し／書き込み
を可能とし、処理の高速化をはかるダブルバッファ制御
方法が従来より知られている。

【０００５】

【発明が解決しようとする課題】しかるに、上記の従来
のダブルバッファ制御方法は、Ａ／Ｂ両バッファへの単
純な同時書き込み処理は高速化されるものの、Ａバッフ
ァ／Ｂバッファの選択ビットが読み出し／書き込み共通
であるため、次のようの問題がある。

【０００６】例えば、Ａバッファのデータを単純にＢバ
ッファにコピーする場合にも、まず、選択ビットをＡバ
ッファに選択して読み出し、引き続き、選択ビットをＢ
バッファに切り換えて書き込むという動作を繰り返す必
要がある。このため、頻繁に選択ビットの変更が必要と
なり、高速化が望めない。

【０００７】また、ＡバッファのデータをＢバッファの
データと演算を行いながら、その演算結果をＡ／Ｂ両バ
ッファに同時書き込みする場合には、転送元のＡバッフ
ァのデータ読み出し後、選択ビットをＢバッファの読み
出しに変更し、転送先のＢバッファのデータを読み出
し、さらに、転送元と転送先のデータの演算を行った後
に、Ａ／Ｂ両バッファの選択をした後に転送先に書き戻
す、というように処理が非常に複雑なものとなる。

【０００８】また、上記の従来方法では、Ａ／Ｂ両バッ
ファに対してＲＡＳ信号のみを独立にしていることによ
り、ＡバッファとＢバッファそれぞれの読み出し／書き
込みに対してＲＡＳ信号のオン／オフが発生するため、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）またはビデオ・ランダム・アクセス・メモリ（ＶＲ
ＡＭ）の特徴である高速アクセスモードを使用すること
ができず、メモリアクセスネックとなる問題がある。

【０００９】本発明は、以上の点に鑑みなされたもの
で、ダブルバッファ構成のフレームメモリにおいて、Ａ
／Ｂ両バッファに渡るアクセス制御に対しても、Ａバッ
ファまたはＢバッファ単独処理と同等の高速アクセス制
御可能なダブルバッファ制御方法およびダブルバッファ
制御システムを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、フレームメモリとして用意された第１の
バッファと第２のバッファのうち、記憶データを読み出
すべき一方のバッファを指示する読み出し選択ビット
と、該第１および第２のバッファのうち、データを書き
込むべき一方のバッファを指示する書き込み選択ビット
と、該第１および第２のバッファの両方に同時にデータ
書き込みを行うか否かを指示するダブルバッファ書き込
み制御ビットとを設けると共に、第１および第２のバッ
ファのそれぞれに専用のアドレスストローブ信号と出力
イネーブル信号とを別々に設け、前記読み出し選択ビッ
トに基づいて、第１または第２のバッファから専用の前
記アドレスストローブ信号および出力イネーブル信号に
より記憶データを読み出し、書き込み選択ビットおよび
ダブルバッファ書き込み制御ビットに基づいて、第１お
よび第２のバッファの両方若しくは一方に、それぞれ専
用の前記アドレスストローブ信号および出力イネーブル
信号によりデータを書き込むようにしたものである。

【００１１】

【作用】本発明では、ダブルバッファ構成のフレームメ
モリの前記第１のバッファと第２のバッファに対して、
前記アドレスストローブ信号と出力イネーブル信号とを
それぞれ専用に設けて、独立に制御可能としている。こ
のため、第１のバッファへの書き込みおよび読み出し時
は、第１のバッファ用の前記アドレスストローブ信号の
みをオン（アクティブ）とし、第２のバッファへの書き
込みおよび読み出し時は、第２のバッファ用の前記アド
レスストローブ信号のみをオンとすることで、ページモ
ードアクセスによる個別の書き込み制御が可能となる。
また、第１および第２のバッファへの同時書込み時は、
ダブルバッファ書き込み制御ビットに基づき、第１およ
び第２のバッファ用の両アドレスストローブ信号をとも
にオンとすることで、１バッファのみの書き込みと同一
速度での書き込み制御ができる。

【００１２】また、本発明では、前記第１または第２の
バッファの読み出しデータを一時保持するコピーデータ
バッファからのデータと、第１または第２のバッファか
ら直接に入力された読み出しデータとを、それぞれ外部
からの制御信号により指示された演算式に従って、リー
ドモディファイライトアクセス中のリードフェイズから
ライトフェイズへの移行期間内で演算を行い、得られた
演算結果を前記書き込み選択ビットおよびダブルバッフ
ァ書き込み制御ビットに基づき、前記リードモディファ
イライトアクセス中のライトフェイズで該第１および／
または第２のバッファへ書き込みを行う。このため、本
発明では、第１のバッファのデータと第２のバッファの
データと演算を行いながら、第１および第２のバッファ
の一方または両方に、その演算結果を書き込む場合に
も、高速アクセスモードを使用することができる。

【００１３】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００１４】図１は本発明の一実施例を用いた情報処理
装置内のグラフィックスサブシステムの構成図を示す。

【００１５】同図において、中央処理装置（ＣＰＵ）１
００とフレームメモリ制御部１０１とは、双方向のバス
９０を介して接続されている。フレームメモリ制御部１
０１は、内部にビットブロック転送（ｂｉｔｂｌｔ：ｂ
ｉｔｂｌｏｃｋｔｒａｎｓｆｅｒ）制御部１０２、
データ演算制御部１０３、コピーデータバッファ１０
４、ＶＲＡＭ制御部１０５、ドライバ１０６および１０
７を有し、ダブルバッファ構成のフレームメモリである
ＶＲＡＭ１０８（これを以下、Ａバッファという）と、
ＶＲＡＭ１０９（これを以下、Ｂバッファという）に接
続されている。

【００１６】ｂｉｔｂｌｔ制御部１０２は、後述のフレ
ームメモリ内の矩形領域内のデータを移動する機能およ
び動作をつかさどる制御部である。データ演算制御部１
０３は、入力信号に対して入力制御ビットの指示に従う
演算式の演算を行う。コピーデータバッファ１０４は、
二つのフレームメモリ（すなわちＡバッファ１０８とＢ
バッファ１０９）のｎ回分のリードデータを格納するこ
とができる容量を有するメモリである。また、ＶＲＡＭ
制御部１０５は、Ａバッファ１０８とＢバッファ１０９
の動作を制御する制御信号を出力する回路である。さら
に、ドライバ１０６および１０７は、フレームメモリ制
御部１０１とＡ／Ｂ両バッファ１０８、１０９間のデー
タ方向を切り替える。

【００１７】ダブルバッファ構成のフレームメモリであ
るＡバッファ１０８とＢバッファ１０９は、それぞれ前
記第１のバッファと第２のバッファに相当し、それぞれ
複数のＶＲＡＭチップによって構成されている。１１０
から１１５は、フレームメモリ制御部１０１と、フレー
ムメモリを構成しているＡ／Ｂ両バッファ１０８，１０
９間の制御信号伝送用の信号線群である。１１０は、Ａ
バッファ１０８への行アドレス・ストローブ信号（これ
をＲＡＳ−Ａ信号と記す）用信号線、１１１は、Ｂバッ
ファ１０９への行アドレス・ストローブ信号（これをＲ
ＡＳ−Ｂ信号と記す）用信号線、１１２と１１３は、Ｄ
Ｔ／ＯＥ信号用信号線である。ここで、ＤＴ／ＯＥ（ア
ウトプット・イネーブル）信号は、シリアルポートへの
データ転送制御とバッファのランダムポートのデータ出
力制御とを行う信号で、Ａバッファ１０８へのＤＴ／Ｏ
Ｅ信号はＤＴ／ＯＥ−Ａ信号と記し、Ｂバッファ１０９
へのＤＴ／ＯＥ信号はＤＴ／ＯＥ−Ｂ信号と記す。すな
わち、本実施例では、ＲＡＳ信号と、出力イネーブル信
号であるＤＴ／ＯＥ信号は、それぞれＡバッファ１０８
とＢバッファ１０９とについて、別々に、専用に設けら
れている。

【００１８】また、１１４は、ＶＲＡＭ制御部１０５か
らＡバッファ１０８とＢバッファ１０９への入力信号線
で、Ａ／Ｂ両バッファ１０８，１０９に共通したアドレ
ス信号、列アドレス・ストローブ（ＣＡＳ）信号、ライ
ト・イネーブル（ＷＥ）信号、特殊なアクセスサイクル
を指定するデファイン・スペシャル・ファンクション
（ＤＳＦ）信号をそれぞれ伝送する信号線をまとめて示
したものである。また、１１５は、Ａ／Ｂ両バッファ１
０８，１０９に共通したデータ信号（ここでは画素デー
タ）用の双方向の信号線である。

【００１９】また、１１６は、フレームメモリ（Ａバッ
ファ１０８、Ｂバッファ１０９）の内容を表示するため
の信号線群である。この信号線群１１６は、フレームメ
モリ制御部１０１からＡバッファ１０８、Ｂバッファ１
０９への入力信号として、シリアルポートを動作させる
ためのシリアルクロック（ＳＣ）信号、シリアルポート
のデータ出力制御を行うためのシリアル・アウト・イネ
ーブル（ＳＥ）信号の各信号を伝送する信号線をまとめ
て示したものである。

【００２０】図２は、フレームメモリ制御部１０１内の
入出力ポート（Ｉ／Ｏポート）を示すブロック図であ
る。同図中、図１と同一構成部分には同一符号を付して
ある。

【００２１】図２において、フレームメモリ制御部１０
１内のｂｉｔｂｌｔ制御部１０２には、Ａバッファ１０
８およびＢバッファ１０９上のコピー元のアドレスを設
定するためのＩ／ＯポートＳＡ２０１と、同じく、コピ
ー先のアドレスを設定するためのＩ／ＯポートＤＡ２０
２と、転送を行う矩形領域を設定するためのＩ／Ｏポー
トＤＬ２０３とが設けられている。また、データ演算制
御部１０３内には、どのような演算制御を行うかを設定
する４ビットの設定値ＦＵＮＣのＩ／Ｏポート２０４が
設けられている。表１に、上記のＦＵＮＣの設定値と対
応する演算関数の例を示す。

【００２２】

【表１】

【００２３】ただし、上記の表１において、Ｓは転送元
のデータ、Ｄは転送先のデータを示し、また、オーバー
ラインは否定、∧は論理積、∨は論理和、丸に十の印は
排他的論理和を示し、「１」は常に１であり、「０」は
常に０であることを示す。

【００２４】また、ＶＲＡＭ制御部１０５内には、ＣＰ
Ｕ１００からアクセス可能なＩ／Ｏポートとして、読み
出し選択ビットＳＢＳＥＬ用Ｉ／Ｏポート２０５、書き
込み選択ビットＤＢＳＥＬ用Ｉ／Ｏポート２０６、ダブ
ルバッファ書き込み制御ビットＤＢＬＷＴ用Ｉ／Ｏポー
ト２０７が設けられている。それぞれのビットＳＢＳＥ
Ｌ、ＤＢＳＥＬ、ＤＢＬＷＴの設定値とアクセスの種類
およびアクセスバッファの対応を表２に示す。

【００２５】

【表２】

【００２６】また、上記のＶＲＡＭ制御部１０５の一実
施例の要部の構成図を図３に示す。同図中、ＶＲＡＭ制
御部１０５は、タイミングジェネレータ３０１と、制御
回路３０２と、前記Ｉ／Ｏポート２０５〜２０７と、Ｎ
ＡＮＤ回路３０３〜３０６などからなる。なお、実際に
は、ＶＲＡＭ制御部１０５は、ＶＲＡＭであるＡバッフ
ァ１０８とＢバッファ１０９に対するアドレス信号、Ｃ
ＡＳ信号、ＷＥ信号、ＤＳＦ信号などを出力する回路部
も有しているが、ここでは省略してある。

【００２７】図３において、タイミングジェネレータ３
０１は、データ演算制御部１０３のＩ／Ｏポート２０４
から設定値ＦＵＮＣが入力され、これに基づき、ＲＡＳ
タイミング信号と、ＤＴ／ＯＥタイミング信号とを生成
する。ＲＡＳタイミング信号は、ＮＡＮＤ回路３０３お
よび３０４へ出力され、ＤＴ／ＯＥタイミング信号は、
ＮＡＮＤ回路３０５および３０６へ出力される。これ
は、データ演算制御部１０３の演算関数によって、リー
ドモディファイライトアクセスが必要である場合がある
からである。

【００２８】制御回路３０２は、ｂｉｔｂｌｔ制御部１
０２から書き込み／読み出し制御信号Ｒ／Ｗと、転送元
か転送先かを示す信号Ｓ／Ｄとが入力され、これらの信
号とＩ／Ｏポート２０５，２０６および２０７からの前
記読み出し選択ビットＳＢＳＥＬ、書き込み選択ビット
ＤＢＳＥＬ、および、ダブルバッファ書き込み制御ビッ
トＤＢＬＷＴとに基づいて、Ａバッファ１０８に対する
ＲＡＳ信号をアクティブにすべき条件の時ハイレベルと
なる第１の制御信号を生成して、ＮＡＮＤ回路３０３に
供給し、Ｂバッファ１０９に対するＲＡＳ信号をアクテ
ィブにすべき条件の時ハイレベルとなる第２の制御信号
を生成して、ＮＡＮＤ回路３０４に供給し、また、Ａバ
ッファ１０８、Ｂバッファ１０９に対するＤＴ／ＯＥ信
号をアクティブにすべき条件の時ハイレベルとなる第
３、第４の制御信号をそれぞれ生成して、ＮＡＮＤ回路
３０５、３０６に供給する。これにより、ＮＡＮＤ回路
３０３、３０４、３０５、および３０６からは、前記Ｒ
ＡＳ−Ａ信号、ＲＡＳ−Ｂ信号、ＤＴ／ＯＥ−Ａ信号お
よびＤＴ／ＯＥ−Ｂ信号が、それぞれ取り出される。

【００２９】以上の構成の本実施例によれば、ｂｉｔｂ
ｌｔ制御部１０２に、転送元のアドレスおよび転送先の
アドレスと、矩形領域とを設定することにより、ＣＰＵ
１００によるフレームメモリのアクセスを介さずに、後
述する如く、コピーを行うことが可能である。また、転
送元のアドレスを設定するＩ／ＯポートＳＡ２０１に特
定の値を設定することにより、転送元のデータの読み出
しを行わず、フレームメモリ上に矩形を描画することも
可能である。

【００３０】本実施例においては、ＣＰＵ１００による
直接的なフレームメモリアクセスにおけるダブルバッフ
ァの制御およびｂｉｔｂｌｔ制御部１０２による矩形描
画時のダブルバッファ制御も可能であるが、代表例とし
て、ｂｉｔｂｌｔ制御部１０２によるフレームメモリ間
コピーについて、詳細に説明する。

【００３１】まず、Ａバッファ１０８からＢバッファ１
０９への、演算を行わない単純コピーについて以下に説
明する。図１のバス９０を介してＣＰＵ１００からのア
クセスにより、図２のフレームメモリ制御部１０１内の
読み出し選択ビットＳＢＳＥＬ（２０５）は、Ａバッフ
ァ選択にするために、表２から分かるように、「０」と
され、書き込み選択ビットＤＢＳＥＬ（２０６）は、Ｂ
バッファ選択とするために「１」に設定される。また、
ダブルバッファ書込み制御ビットＤＢＬＷＴ（２０７）
は、Ｂバッファのみの書き込みを行うため、表２から分
かるように、「０」とされる。

【００３２】また、ＣＰＵ１００からのアクセスによ
り、ｂｉｔｂｌｔ制御部１０２のＩ／Ｏポート２０１
に、Ａバッファ１０８の転送元アドレスＳＡが設定さ
れ、Ｉ／Ｏポート２０２に、Ｂバッファ１０９の転送先
アドレスＤＡが設定され、さらに、Ｉ／Ｏポート２０３
に、矩形領域設定の書き込みが行われる。

【００３３】矩形領域設定用Ｉ／Ｏポート２０３への書
き込みが終了した時点で、ｂｉｔｂｌｔ制御部１０２
は、フレームメモリへのリードアクセスを開始する。こ
こでは、読み出し選択ビットＳＢＳＥＬの値が「０」で
あるため、ＶＲＡＭ制御部１０５は、信号線１１０のＲ
ＡＳ−Ａ信号のみを、図４（Ａ）に時刻ｔ₁で示す如
く、オン（アクティブ）にする。この時、信号線１１１
のＲＡＳ−Ｂ信号は、図４（Ｂ）に示す如くオフ（非ア
クティブ）である。

【００３４】また、ＶＲＡＭ制御部１０５は、信号線１
１４のＷＥ信号を図４（Ｆ）に示す如くオフとしたま
ま、時刻ｔ₂で図４（Ｃ）に示す如く、信号線１１２の
ＤＴ／ＯＥ−Ａ信号をオンとする。この時、信号線１１
３のＤＴ／ＯＥ−Ｂ信号は、図４（Ｄ）に示す如く、オ
フのままである。また、時刻ｔ₂から信号線１１４のＣ
ＡＳ信号が、図４（Ｅ）に示す如く、出力される。これ
により、Ａバッファ１０８の読み出しが行われ、その読
み出しデータは、図１の信号線１１５と入力ドライバ１
０７を介してコピーデータバッファ１０４に供給され、
ここで一時保持される。

【００３５】ｂｉｔｂｌｔ制御部１０２は、コピーデー
タバッファ１０４の記憶データが一杯になるまでのｎ回
の読み出し（リード）を行う。このＡバッファ１０８の
読み出しの間、行アドレス（ロウアドレス）が変化しな
い限り、ＲＡＳ−Ａ信号をオンにしたまま読み出しを行
うことが可能である。従って、ＶＲＡＭの機能である高
速ページモードアクセスが可能となる。

【００３６】コピーデータバッファ１０４が一杯になる
と、ｂｉｔｂｌｔ制御部１０２は、フレームメモリへの
ライトアクセスを開始する。すなわち、時刻ｔ₃で、コ
ピーデータバッファ１０４の容量一杯に、Ａバッファ１
０８からの読み出しデータが格納されると、ＶＲＡＭ制
御部１０５からのＲＡＳ−Ａ信号と、ＤＴ／ＯＥ−Ａ信
号とが、それぞれ図４（Ａ）、（Ｃ）に示す如く、オフ
とされる。続いて、この時の書き込み選択ビットＤＢＳ
ＥＬの値が「０」であり、かつ、ダブルバッファ書込み
制御ビットＤＢＬＷＴの値が「０」であるため、表２か
ら分かるように、ＲＡＳ−Ｂ信号のみが、図４（Ｂ）に
示す如く、時刻ｔ₄でオンとされる。さらに、時刻ｔ
₅で、信号線１１４のＷＥ信号が、図４（Ｆ）に示す如
く、オンとされ、またＣＡＳ信号が出力されるため、時
刻ｔ₅以降、Ｂバッファ１０９の書き込みが行われる。

【００３７】このＢバッファ１０９のライト時には、デ
ータ演算制御部１０３の制御値ＦＵＮＣが演算を行わな
い値（表１の「０」、「３」、「１２」または「１
５」）であるため、コピーデータバッファ１０４からの
データは、データ演算制御部１０３で演算されることな
く、出力ドライバ１０６、信号線１１５を介してＢバッ
ファ１０９に入力されて書き込まれる。このライトの間
も、書き込み先のロウアドレスが変化しない限り、ＲＡ
Ｓ−Ｂ信号をオンにしたまま書き込みを行うことがで
き、最大ｎ回の高速ページモードアクセスが可能とな
る。

【００３８】次に、Ａバッファ１０８からＡバッファ１
０８およびＢバッファ１０９への演算を行わない単純コ
ピーについて、図５のタイムチャートを併せ参照して以
下に説明する。

【００３９】バス９０を介してＣＰＵ１００からのアク
セスにより、図２のフレームメモリ制御部１０１内の読
み出し選択ビットＳＢＳＥＬ（２０５）は、Ａバッファ
選択にするために、表２から分かるように「０」とさ
れ、また、ダブルバッファ書込み制御ビットＤＢＬＷＴ
（２０７）は、Ａ／Ｂ両バッファの書き込みを行うた
め、表２から分かるように、「１」とされる。この場
合、書き込み選択ビットＤＢＳＥＬ（２０６）の値は、
意味を持たない。

【００４０】また、ＣＰＵ１００からのアクセスによ
り、ｂｉｔｂｌｔ制御部１０２のＩ／Ｏポート２０１
に、Ａバッファ１０８の転送元アドレスＳＡが設定さ
れ、Ｉ／Ｏポート２０２に、Ａ／Ｂ両バッファ１０８お
よび１０９の転送先アドレスＤＡが設定され、さらに、
Ｉ／Ｏポート２０３に、矩形領域設定の書き込みが行わ
れる。

【００４１】矩形領域設定用Ｉ／Ｏポート２０３への書
き込みが終了した時点で、ｂｉｔｂｌｔ制御部１０２
は、フレームメモリへのリードアクセスを開始する。こ
こでは、読み出し選択ビットＳＢＳＥＬの値が「０」で
あるため、ＶＲＡＭ制御部１０５は、信号線１１０のＲ
ＡＳ−Ａ信号のみを、図５（Ａ）に時刻ｔ₁₁で示す如
く、オンにする。この時、信号線１１１のＲＡＳ−Ｂ信
号は、図５（Ｂ）に示す如く、オフである。

【００４２】また、ＶＲＡＭ制御部１０５は、信号線１
１４のＷＥ信号を、図５（Ｆ）に示す如く、オフとした
まま、時刻ｔ₁₂で、図５（Ｃ）に示す如く、信号線１１
２のＤＴ／ＯＥ−Ａ信号をオンとする。この時、信号線
１１３のＤＴ／ＯＥ−Ｂ信号は、図５（Ｄ）に示す如
く、オフのままである。また、時刻ｔ₁₂から信号線１１
４のＣＡＳ信号が、図５（Ｅ）に示す如く、出力され
る。

【００４３】これにより、Ａバッファ１０８の読み出し
が行われ、その読み出しデータは、図１の信号線１１５
と入力ドライバ１０７を介してコピーデータバッファ１
０４に供給され、ここで一時保持される。ｂｉｔｂｌｔ
制御部１０２は、コピーデータバッファ１０４の記憶デ
ータが一杯になるまでのｎ回の読み出し（リード）を行
う。このＡバッファ１０８の読み出しの間、ロウアドレ
スが変化しない限り、ＲＡＳ−Ａ信号をオンにしたまま
読み出しを行うことが可能であり、ＶＲＡＭの機能であ
る高速ページモードアクセスが可能となる。

【００４４】コピーデータバッファ１０４が一杯になる
と、ｂｉｔｂｌｔ制御部１０２は、フレームメモリへの
ライトアクセスを開始する。すなわち、時刻ｔ₁₃で、コ
ピーデータバッファ１０４の容量一杯に、Ａバッファ１
０８からの読み出しデータが格納されると、ＶＲＡＭ制
御部１０５からのＲＡＳ−Ａ信号と、ＤＴ／ＯＥ−Ａ信
号が、それぞれ図５（Ａ）、（Ｃ）に示す如く、オフと
される。続いて、この時のダブルバッファ書込み制御ビ
ットＤＢＬＷＴの値が「１」であり、かつ、演算制御ポ
ート２０４の設定値ＦＵＮＣが転送先と演算を行わない
値（表１の「０」、「３」、「１２」または「１５」）
であるため、ＲＡＳ−Ａ信号とＲＡＳ−Ｂ信号とが、図
５（Ａ）、（Ｂ）にそれぞれ示す如く、時刻ｔ₁₄で、オ
ンとされ、さらに、時刻ｔ₁₅で、信号線１１４のＷＥ信
号が、図５（Ｆ）に示す如く、オンとされる。また、Ｃ
ＡＳ信号が出力されるため、時刻ｔ₁₅以降、Ａバッファ
１０８とＢバッファ１０９の同時書き込みが行われる。

【００４５】このＡ／Ｂ両バッファ１０８および１０９
のライト時には、データ演算制御部１０３の制御値ＦＵ
ＮＣが演算を行わない値であるため、コピーデータバッ
ファ１０４からのデータは、データ演算制御部１０３で
演算されることなく、出力ドライバ１０６、信号線１１
５を介してＡ／Ｂ両バッファ１０８および１０９に入力
されて書き込まれる。このライトの間も、書き込み先の
ロウアドレスが変化しない限り、ＲＡＳ−Ａ信号とＲＡ
Ｓ−Ｂ信号をオンにしたまま書き込みを行うことがで
き、最大ｎ回の高速ページモードアクセスが可能とな
る。

【００４６】最後に、本発明の特徴が最も有効となる場
合である、Ａバッファ１０８のデータをＢバッファ１０
９のデータと演算を行い、Ａバッファ１０８とＢバッフ
ァ１０９に、それぞれコピーする場合について、図６を
併せ参照して以下に説明する。バス９０を介してＣＰ
Ｕ１００からのアクセスにより、図２のフレームメモリ
制御部１０１内の読み出し選択ビットＳＢＳＥＬ（２０
５）は、Ａバッファ選択にするために、表２から分かる
ように「０」とされ、書き込み選択ビットＤＢＳＥＬ
（２０６）は、Ｂバッファ選択にするため「１」とさ
れ、また、ダブルバッファ書込み制御ビットＤＢＬＷＴ
（２０７）は、Ａ／Ｂ両バッファの書き込みを行うた
め、表２から分かるように、「１」とされる。

【００４７】また、ＣＰＵ１００からのアクセスによ
り、ｂｉｔｂｌｔ制御部１０２のＩ／Ｏポート２０１
に、Ａバッファ１０８の転送元アドレスＳＡが設定さ
れ、Ｉ／Ｏポート２０２に、Ａ／Ｂ両バッファ１０８お
よび１０９の転送先アドレスＤＡが設定され、さらに、
Ｉ／Ｏポート２０３に、矩形領域設定の書き込みが行わ
れる。

【００４８】矩形領域設定用Ｉ／Ｏポート２０３への書
き込みが終了した時点で、ｂｉｔｂｌｔ制御部１０２
は、フレームメモリへのリードアクセスを開始する。こ
こでは、読み出し選択ビットＳＢＳＥＬの値が「０」で
あるため、ＶＲＡＭ制御部１０５は、信号線１１０のＲ
ＡＳ−Ａ信号のみを、図６（Ａ）に時刻ｔ₂₁で示す如
く、オンにする。この時、信号線１１１のＲＡＳ−Ｂ信
号は、図６（Ｂ）に示す如くオフである。

【００４９】また、ＶＲＡＭ制御部１０５は、信号線１
１４のＷＥ信号を図６（Ｆ）に示す如く、オフとしたま
ま、時刻ｔ₂₂で図６（Ｃ）に示す如く、信号線１１２の
ＤＴ／ＯＥ−Ａ信号をオンとする。この時、信号線１１
３のＤＴ／ＯＥ−Ｂ信号は、図６（Ｄ）に示す如く、オ
フのままである。また、時刻ｔ₂₂から、信号線１１４の
ＣＡＳ信号が、図６（Ｅ）に示す如く、出力される。

【００５０】これにより、Ａバッファ１０８の読み出し
が行われ、その読み出しデータは、図１の信号線１１５
とドライバ１０７を介してコピーデータバッファ１０４
に供給され、ここで一時保持される。ｂｉｔｂｌｔ制御
部１０２は、コピーデータバッファ１０４の記憶データ
が一杯になるまでのｎ回の読み出し（リード）を行う。
このＡバッファ１０８の読み出しの間、ロウアドレスが
変化しない限り、ＲＡＳ−Ａ信号をオンにしたまま読み
出しを行うことが可能であり、ＶＲＡＭの機能である高
速ページモードアクセスが可能となる。

【００５１】コピーデータバッファ１０４が一杯になる
と、ｂｉｔｂｌｔ制御部１０２は、フレームメモリへの
ライトアクセスを開始する。すなわち、時刻ｔ₂₃でコピ
ーデータバッファ１０４の容量一杯に、Ａバッファ１０
８からの読み出しデータが格納されると、ＶＲＡＭ制御
部１０５からのＲＡＳ−Ａ信号と、ＤＴ／ＯＥ−Ａ信号
が、それぞれ、図６（Ａ）、（Ｃ）に示す如く、オフと
される。続いて、この時のダブルバッファ書込み制御ビ
ットＤＢＬＷＴの値が「１」であるため、ＲＡＳ−Ａ信
号とＲＡＳ−Ｂ信号とが、図６（Ａ）、（Ｂ）に、それ
ぞれ示す如く、時刻ｔ₂₄でオンとされる。

【００５２】また、この時、演算制御ポート２０４の設
定値ＦＵＮＣが、転送先と演算を行う値（表１の
「０」、「３」、「１２」および「１５」以外の値）で
あるため、通常のライトアクセスは行わず、リードモデ
ィファイライトアクセスを実行する。リードモディファ
イライトアクセス中のリードフェイズでは、書き込み選
択ビットＤＢＳＥＬの値が「１」であるため、Ｂバッフ
ァ１０９のデータ読み出し制御を行うＤＴ／ＯＥ−Ｂ信
号のみを、図６（Ｄ）に示す如く、時刻ｔ₂₅でオンとす
ることで、ＲＡＳ−Ａ信号およびＲＡＳ−Ｂ信号を、図
６（Ａ）、（Ｂ）に示す如く、ともにオンとしたまま、
Ｂバッファ１０９のデータのみの読み出しを行うことが
可能となる。

【００５３】リードモディファイライトアクセス中のリ
ードからライトに切り換えるために、まず、図６（Ｄ）
に示す如く、ＤＴ／ＯＥ−Ｂ信号を、一旦、時刻ｔ₂₆で
オフにした後、ＷＥ信号を、図６（Ｆ）に示す如く、時
刻ｔ₂₇でオンにするまでのモディファイ期間に、コピー
データバッファ１０４内の転送元のＡバッファ１０８読
み出しデータと、リードモディファイライトアクセスの
リードフェイズで読み出したＢバッファ１０９からの転
送先のデータとの演算が、データ演算制御部１０３で行
われる。

【００５４】続いて、データ演算制御部１０３で得られ
た演算結果は、図６（Ｆ）に示す如く、時刻ｔ₂₇でＷＥ
信号がオンとされるため、リードモディファイライトの
ライトフェイズに切り替わり、この時に、転送先である
Ａ／Ｂ両バッファ１０８と１０９にそれぞれ同時に書き
込まれる。このリードモディファイライトの間も、書き
込み先のロウアドレスが変化しない限り、図６（Ａ）、
（Ｂ）に示す如く、ＲＡＳ−Ａ信号およびＲＡＳ−Ｂ信
号は、オンにしたままであり、最大ｎ回の高速ページモ
ードアクセスが可能となる。

【００５５】このように、本実施例によれば、ＲＡＳ信
号をオフにするのは、転送元データの読み出し終了時
と、転送先への書き込み終了時のみであり、コピーデー
タバッファ１０４を設けていることも相まって、ほとん
どのアクセスがＲＡＳ信号をオンにしたままの高速アク
セスモードが使用可能であり、Ａ／Ｂ両バッファ１０８
および１０９に渡るアクセス制御に対しても、Ａバッフ
ァ１０８またはＢバッファ１０９の単独処理と同等の高
速アクセス制御が可能である。

【００５６】次に、従来技術と本実施例についての具体
的な比較を行う。ＶＲＡＭチップのアクセスタイムにお
いて、通常のリードサイクルおよびライトサイクルが１
５０ｎｓ、高速ページモードアクセス時のページサイク
ルが５０ｎｓ、リードモディファイライトサイクルが２
５０ｎｓ、リードモディファイライトでの高速ページモ
ードアクセス時のページサイクルが１５０ｎｓであると
する。また、１回のリードおよびライトアクセスで読み
出し／書き込みが可能なデータ量を８画素とし、コピー
データバッファ１０４の容量を８回分のリードデータ
（６４画素分）が格納可能であるとする。

【００５７】この時に、図４と共に説明したように、Ａ
バッファ１０８からＢバッファ１０９へ６４画素のコピ
ーを行う場合を比較すると、従来技術においては、以下
の式で示す時間が必要となる。（１回の読み出し時間＋１回の書き込み時間）＊８回＝
（１回のリードサイクル＋１回のライトサイクル）＊８
＝（１５０＋１５０）＊８＝２４００ｎｓこれに対し、本実施例によれば、以下の式で示す時間で
動作が完了する。（８回の読み出し時間＋８回の書き込み時間）＝（１回
のリードサイクル＋７回のページリードサイクル＋１回
のライトサイクル＋７回のページライトサイクル）＝
（１５０＋５０＊７＋１５０＋５０＊７）＝１０００ｎ
ｓ従って、上記の場合、本実施例によれば、従来よりも
２．４倍の性能向上が得られる。

【００５８】また、図６と共に説明したように、Ａバッ
ファ１０８のデータをＢバッファ１０９のデータと演算
を行い、Ａ／Ｂ両バッファに６４画素のコピーを行う場
合を比較すると、従来技術においては、以下の式で示す
時間が必要となる。

【００５９】（１回の転送元読み出し時間＋１回の転送
先読み出し時間＋１回の書き込み時間）＊８回＝（２回
のリードサイクル＋１回のライトサイクル）＊８＝（１
５０＊２＋１５０）＊８＝３６００ｎｓこれに対し、本実施例によれば以下の式で示す時間で動
作が完了する。

【００６０】（８回の読み出し時間＋８回のリードモデ
ィファイライト時間）＝（１回のリードサイクル＋７回
のページリードサイクル＋１回のリードモディファイラ
イトサイクル＋７回のページリードモディファイライト
サイクル）＝（１５０＋５０＊７＋２５０＋１５０＊
７）＝１８００ｎｓ従って、本実施例によれば、この例では、２倍の性能向
上を図ることができる。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
第１または第２のバッファの個別の書き込み制御が、ペ
ージモードアクセスで可能であり、また、第１および第
２のバッファへの同時書込み時は、ダブルバッファ書き
込み制御ビットに基づき、第１および第２のバッファ用
の両アドレスストローブ信号をともにオンとすること
で、１バッファのみの書き込みと同一速度での書き込み
制御ができるため、ダブルバッファに対するいかなる制
御においても、同様の高速ページモードアクセスでの動
作が可能である。よって、従来に比べてアクセス制御が
容易で、かつ、高速であり、大幅に性能を向上すること
ができる。

【００６２】また、本発明では、第１のバッファのデー
タと第２のバッファのデータとの演算を行いながら、第
１および第２のバッファの一方または両方に、その演算
結果を書き込む場合にも、高速アクセスモードを使用す
ることができるため、従来に比し、性能を大幅に向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を用いた情報処理装置内のグ
ラフィックスサブシステムの構成図である。

【図２】図１中のフレームメモリ制御部内のＩ／Ｏポー
トを示す図である。

【図３】図１中のＶＲＡＭ制御部の一実施例の要部の構
成図である。

【図４】ＡバッファからＢバッファへの単純コピー時の
動作説明用タイムチャートである。

【図５】ＡバッファからＡ／Ｂ両バッファへの単純コピ
ー時の動作説明用タイムチャートである。

【図６】ＡバッファのデータをＢバッファのデータと演
算を行い、演算結果をＡ／Ｂ両バッファへコピーする場
合の動作説明用タイムチャートである。

【符号の説明】

９０…バス、１００…中央処理装置（ＣＰＵ）、１０１
…フレームメモリ制御部、１０２…ビットブロック転送
（ｂｉｔｂｌｔ）制御部、１０３…データ演算制御部、
１０４…コピーデータバッファ、１０５…ＶＲＡＭ制御
部、１０６…出力ドライバ、１０７…入力ドライバ、１
０８…第１のフレームメモリ（Ａバッファ）、１０９…
第２のフレームメモリ（Ｂバッファ）、１１０…ＲＡＳ
−Ａ信号用信号線、１１１…ＲＡＳ−Ｂ信号用信号線、
１１２…ＤＴ／ＯＥ−Ａ信号用信号線、１１３…ＤＴ／
ＯＥ−Ｂ信号用信号線、１１４…フレームメモリ制御信
号群用信号線、１１５…フレームメモリデータ信号用信
号線、１１６…フレームメモリ表示制御信号群用信号
線、２０１…転送元アドレス設定Ｉ／Ｏポート、２０２
…転送先アドレス設定Ｉ／Ｏポート、２０３…転送矩形
領域設定Ｉ／Ｏポート、２０４…データ演算制御設定Ｉ
／Ｏポート、２０５…読み出しバッファ選択ビット用Ｉ
／Ｏポート、２０６…書き込みバッファ選択ビット用Ｉ
／Ｏポート、２０７…ダブルバッファ書き込み制御ビッ
ト用Ｉ／Ｏポート。

Claims

【特許請求の範囲】

【請求項１】フレームメモリとして、第１のバッファと
第２のバッファの２組用意し、一方のバッファの読み出
しデータ表示中に、他方のバッファにデータ書き込みを
行うダブルバッファ制御方法において、前記第１および第２のバッファのうち、記憶データを読
み出すべき一方のバッファを指示する読み出し選択ビッ
トと、該第１および第２のバッファのうち、データを書
き込むべき一方のバッファを指示する書き込み選択ビッ
トと、該第１および第２のバッファの両方に、同時にデ
ータ書き込みを行うか否かを指示するダブルバッファ書
き込み制御ビットとを設けると共に、該第１および第２
のバッファのそれぞれに専用のアドレスストローブ信号
と出力イネーブル信号とを別々に設け、該読み出し選択ビットに基づいて、該第１または第２の
バッファから専用の前記アドレスストローブ信号および
出力イネーブル信号により記憶データを読み出し、該書
き込み選択ビットおよびダブルバッファ書き込み制御ビ
ットに基づいて、該第１および第２のバッファの両方若
しくは一方に、それぞれ専用の前記アドレスストローブ
信号および出力イネーブル信号によりデータを書き込む
ことを特徴とするダブルバッファ制御方法。
【請求項２】前記読み出し選択ビットに基づく前記第１
または第２のバッファの読み出しと、前記書き込み選択
ビットおよびダブルバッファ書き込み制御ビットに基づ
く該第１および第２のバッファへの書き込みは、ページ
モードアクセスにより行うことを特徴とする請求項１記
載のダブルバッファ制御方法。
【請求項３】前記第１または第２のバッファの読み出し
データを一時保持するコピーデータバッファからのデー
タと、該第１または第２のバッファから直接に入力され
た読み出しデータとを、それぞれ外部からの制御信号に
より指示された演算式に従って、リードモディファイラ
イトアクセス中のリードフェイズからライトフェイズへ
の移行期間内で演算を行い、得られた演算結果を、前記
書き込み選択ビットおよびダブルバッファ書き込み制御
ビットに基づき、前記リードモディファイライトアクセ
ス中のライトフェイズで、該第１および／または第２の
バッファへ書き込みを行うことを特徴とする請求項１記
載のダブルバッファ制御方法。
【請求項４】フレームメモリとして用いられる第１のバ
ッファと第２のバッファと、上位装置からの指示に応じ
て、これらに対して、一方のバッファの読み出しデータ
表示中に、他方のバッファにデータ書き込みを行うダブ
ルバッファ制御を行なうフレームメモリ制御部とを備え
るダブルバッファ制御システムにおいて、フレームメモリ制御部は、バッファ内の矩形領域の設定、データの読みだし／書き
込み、および、送信元／送信先について、上位装置から
設定を受け、これらに設定に基づいてデータの転送を制
御するビットブロック転送制御部と、入力信号に対して、上位装置からの指示に応じて、予め
定めた機能を実行するための演算を行なうデータ演算制
御部と、上記第１および第２のバッファのｎ回分のリードデータ
を格納することができる容量を有するコピーデータバッ
ファと、ビットブロック転送制御部からの指示に基づいて、第１
のバッファおよび第２のバッファに対し、いずれか一方
からの読みだし、いずれか一方への書き込みおよび両者
への書き込みのいずれを実行するかを制御する制御信号
を生成して出力するＶＲＡＭ制御部と、第１のバッファおよび第２のバッファと、フレームメモ
リ制御部との間のデータの転送方向を切り換えるドライ
バ部とを備えることを特徴とするダブルバッファ制御シ
ステム。