JPH06332664A

JPH06332664A - 表示制御システム

Info

Publication number: JPH06332664A
Application number: JP6044449A
Authority: JP
Inventors: Teruhisa Fujimoto; 曜久藤本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-23
Filing date: 1994-03-15
Publication date: 1994-12-02
Also published as: US5559952A

Abstract

(57)【要約】【目的】プロセッサによる画像データのリード／ライト
をフレームバッファのアクセス動作と非同期に実行でき
るようにし、描画性能の向上を図る。【構成】画像メモリ３０の画像データの一部を記憶する
フレームバッファキャッシュ１４１が設けられており、
ＣＰＵ１および描画プロセッサ１３はそのフレームバッ
ファキャッシュ１４１をアクセスするだけで画像データ
の読み出し／書き込みを行うことができる。従って、Ｃ
ＰＵ１および描画プロセッサ１３による画像データのリ
ード／ライトを、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０のアクセス動作と非同期に行なうことができ、
ＣＰＵ１および描画プロセッサ１３の描画性能を向上さ
せることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御システムに関
し、特にパーソナルコンピュータやワークステーション
等のコンピュータに使用される表示制御システムに関す
る。

【０００２】

【従来の技術】従来、パーソナルコンピュータやワーク
ステーション等のコンピュータに使用される表示制御シ
ステムとしては、６４０×４８０ドット程度の中解像度
のものが主流であった。最近では、高度なグラフィカル
ユーザインタフェースが必要になり、高解像度で高性能
の表示制御システムが要求されるようになってきた。

【０００３】高解像度のグラフィクス表示を行うために
は、文字や図形などの画像データを保持するためのフレ
ームバッファとして大容量の画像メモリを使用し、且つ
その画像メモリの内容を高速に書き替えることが必要で
ある。

【０００４】そこで、通常は、画像メモリのデータ入出
力ポートに接続されるメモリバス幅を例えば３２ビット
または６４ビットのように広く設定する等の手法を採用
し、１回のメモリアクセスで多くの画素を更新できるよ
うに構成している。

【０００５】しかしながら、ホストＣＰＵや描画用コプ
ロセッサによる画像メモリのアクセス速度は、それらプ
ロセッサによって実行される命令によって種々異なる。
すなわち、プロセッサのメモリアクセス命令には、通常
のメモリアクセス命令とストリングムーブ命令（連続デ
ータ転送命令）とがある。ストリングムーブ命令（連続
データ転送命令）は１回のアクセスでアドレスが連続す
るデータ列を高速にリード／ライトすることができ、そ
のアクセス速度は非常に高速である。

【０００６】このようにプロセッサのアクセス速度は一
定ではない。したがって、プロセッサが画像メモリをア
クセスする場合には、１回のアクセス毎に画像メモリの
アクセス動作との同期化を行なうことが必要になり、同
期化が完了するまでプロセッサは待たされることにな
る。特に、データ読み出しの場合には、プロセッサから
リード要求が発行されてから画像メモリのリードアクセ
スが開始されるので、そのリードデータが確定するまで
の期間中ずっとプロセッサはアクセス処理から解放され
ずに待たされることになる。これは、プロセッサの性能
低下を引き起こす大きな要因になる。

【０００７】

【発明が解決しようとする課題】従来では、プロセッサ
が画像メモリをアクセスする場合には、１回のアクセス
毎に画像メモリのアクセス動作との同期化を行なうこと
が必要になり、同期化が完了するまでプロセッサが待た
される欠点があった。

【０００８】この発明はこのような点に鑑みてなされた
ものであり、プロセッサによる画像データのリード／ラ
イトを画像メモリのアクセス動作と同時に実行できるよ
うにして、プロセッサの描画性能の向上を図り、高解像
度グラフィクス表示に好適な表示制御システムを提供す
ることを目的とする。

【０００９】

【課題を解決するための手段および作用】この発明によ
る表示制御システムは、プロセッサによって生成された
画像データを記憶する画像メモリと、この画像メモリに
記憶されている前記画像データをディスプレイに表示す
る表示手段と、前記画像メモリに記憶されている前記画
像データの一部を記憶し、前記プロセッサからのリード
／ライトアクセス要求にしたがって前記画像データの読
み出し／書き込みが実行されるキャッシュメモリと、前
記キャッシュメモリおよび前記画像メモリに結合され、
それらキャッシュメモリと画像メモリとの間で画像デー
タの転送を行うメモリ制御手段とを具備することを特徴
とする。

【００１０】この表示制御システムにおいては、画像メ
モリ用のキャッシュメモリが設けられており、そのキャ
ッシュメモリには画像メモリの画像データの一部が記憶
されている。プロセッサはキャッシュメモリをアクセス
して画像データの読み出し／書き込みを行ない、メモリ
制御手段はキャッシュメモリと画像メモリ間のデータ転
送を行う。このため、プロセッサによる描画処理はキャ
ッシュメモリをアクセスするだけで実行完了される。従
って、プロセッサによる画像データのリード／ライトを
画像メモリのアクセス動作と同時に行なうことができ、
プロセッサの描画性能を向上させることができる。

【００１１】また、この発明においては、キャッシュメ
モリが互いに独立してデ−タ読み出し／書き込み可能な
第１および第２のキャッシュメモリブロックに分割され
ており、それら第１および第２のキャッシュメモリブロ
ックが交互に選択されてその一方が前記プロセッサに結
合され、他方が前記メモリ制御手段に結合される。した
がって、前記プロセッサおよびメモリ制御手段によるキ
ャッシュアクセスを非同期で同時に実行することがで
き、画像データの読み出し／書き込みをさらに効率良く
行なうことができる。

【００１２】特に、この場合には、２つに分割された第
１および第２のキャッシュメモリブロックの一方からプ
ロセッサが画像データを読み出している間に、他方のキ
ャッシュメモリブロックに後続する画像データを画像メ
モリからプリフェッチするといった手法を採用すること
ができ、これによってプロセッサは待ち時間無しで画像
データを連続的に読み出すことができる。

【００１３】さらに、この発明においては、ライトキャ
ッシュメモリとリードキャッシュメモリそれぞれが第１
および第２のキャッシュメモリブロックに分割され、２
つのリードキャッシュメモリブロックは交互に選択され
てその一方が前記プロセッサに結合され、他方が前記メ
モリ制御手段に結合される。同様に、２つのライトキャ
ッシュメモリブロックも交互に選択されてその一方が前
記プロセッサに結合され、他方が前記メモリ制御手段に
結合される。したがって、プロセッサからライトキャッ
シュへの画像データの書き込みとライトキャッシュから
画像メモリへのデータ読み出しとをを同時に行なうこと
ができ、また、リードモードにおいてはリードキャッシ
ュからプロセッサへの画像データの読み出しと画像メモ
リからリードキャッシュへの画像データの読み出しを同
時に行なうことができる。

【００１４】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１５】図１にはこの発明の一実施例に係わる表示
制御システムの全体の構成が示されている。この表示制
御システム４は、例えば、１０２４×７６８ドット、２
５６色同時表示の表示モードを持つＸＧＡ（ eＸtended
Ｇraphics Ａrray）仕様の表示制御システムであ
り、ポータブルコンピュータのローカルバス３に接続さ
れる。この表示制御システム４は、ポータブルコンピュ
ータ本体に標準装備されるフラットパネルディスプレイ
４０およびオプション接続されるカラーＣＲＴディスプ
レイ５０双方に対する表示制御を行なう。

【００１６】表示制御システム４には、ディスプレイコ
ントローラ１０、およびデュアルポート画像メモリ（Ｖ
ＲＡＭ）３０が設けられている。これらディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０は、図示しない回路基板上に搭載されている。

【００１７】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ホストＣＰＵ１からの指示に従い、デュアル
ポート画像メモリ（ＶＲＡＭ）３０を利用して、フラッ
トパネルディスプレイ４０およびカラーＣＲＴディスプ
レイ５０に対する表示制御を実行する。また、このディ
スプレイコントローラ１０は、バスマスタとして機能
し、コンピュータのメインメモリ２を直接アクセスする
ことができる。

【００１８】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は画像データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０はフレームバッファとして
使用され、フラットパネルディスプレイ４０またはカラ
ーＣＲＴディスプレイ５０に表示するための画像データ
が描画される。

【００１９】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続する複数のビットで
１画素を表す色情報マッピング形式であり、例えば、１
画素を１，２，４，８，または１６ビットで表す方式が
採用されている。一方、ＶＧＡ仕様の描画データは、Ｖ
ＧＡ仕様に適合したアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンを持つ場合には、１画素は、各プレーン毎に１
ビットづつの合計４ビットのデータによって表現され
る。

【００２０】また、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０には、テキストデータも格納される。１文字分
のテキストデータは、ＸＧＡ、ＶＧＡのどちらの仕様に
おいても，８ビットのコードと８ビットのアトリビュー
トからなる合計２バイトのサイズを持つ。アトリビュー
トは、フォアグランドの色を指定する４ビットデータと
バックグランドの色を指定する４ビットデータから構成
されている。

【００２１】このディスプレイコントローラ１０は、レ
ジスタ制御回路１１、システムバスインターフェース１
２、描画用のコプロセッサ１３、メモリ制御回路１４、
ＣＲＴコントローラ（ＣＲＴＣ）１６、シリアルポート
制御回路１８、スプライトメモリ１９、シリアライザ２
０、ラッチ回路２１、フォアグランド／バックグランド
マルチプレクサ２２、グラフィック／テキストマルチプ
レクサ２３、カラーパレット制御回路２４、スプライト
カラーレジスタ２５、ＣＲＴビデオマルチプレクサ２
６、スプライト制御回路２７、フラットパネルエミュレ
ーション回路２８、およびＤＡＣ（Ｄ／Ａコンバータ）
３５から構成されている。

【００２２】レジスタ制御回路１１は、ＶＬバススンタ
ーフェース１２を介してローカルバス３からのアドレス
およびデータを受けとり、アドレスのデコード、および
そのデコード結果によって指定される各種レジスタに対
するリード／ライト制御を行なう。ＶＬスインターフェ
ース１２は、ローカバス３を介してホストＣＰＵ１との
インターフェース制御を行なう。

【００２３】描画用コプロセッサ１３はグラフィックア
クセラレータであり、ＣＰＵ１からの指示に応答して、
デュアルポート画像メモリ（ＶＲＡＭ）３０中の描画デ
ータに対してさまざまな描画機能を提供する。この描画
用コプロセッサ１３は、ＢＩＴＢＩＬＴ等の画素のブロ
ック転送、線描画、領域の塗りつぶし、画素間の論理／
算術演算、画面の切り出し、マップのマスク、Ｘ−Ｙ座
標でのアドレッシング、ページングによるメモリ管理機
能等を有している。この描画用コプロセッサ１３には、
ＶＧＡ／ＸＧＡ互換のデータ演算回路１３１、２次元ア
ドレス発生回路１３２、およびページングユニット１３
３が設けられている。

【００２４】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３２は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３２は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３２が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００２５】メモリ制御回路１４はデュアルポート画像
メモリ（ＶＲＡＭ）３０をアクセス制御するためのもの
であり、ＣＰＵ１または描画用コプロセッサ１３からの
画像データのリード／ライト要求に従ってデュアルポー
ト画像メモリ（ＶＲＡＭ）３０のパラレルポートのアク
セス制御を行なうと共に、ＣＲＴＣ１６からの表示位置
アドレスに従ってデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０のシリアルポートからのデータ読み出し制御を
行う。

【００２６】さらに、このメモリ制御回路１４には、フ
レームバッファキャッシュ１４１が内蔵されている。こ
のフレームバッファキャッシュ１４１は、ＣＰＵ１や描
画用コプロセッサ１３による画像データのリード／ライ
トを高速にするために利用されるものであり、デュアル
ポート画像メモリ（ＶＲＡＭ）３０の画像データの一部
を保持する。ＣＰＵ１や描画用コプロセッサ１３によっ
てリード要求された画像データがフレームバッファキャ
ッシュ１４１に存在する場合は、そのフレームバッファ
キャッシュ１４１から画像データが読み出されてＣＰＵ
１または描画用コプロセッサ１３に転送される。この場
合、デュアルポート画像メモリ（ＶＲＡＭ）３０のパラ
レルポートを介したリードアクセスは行われない。

【００２７】このフレームバッファキャッシュ１４１を
利用した画像データのアクセス制御はこの発明の特徴と
する部分であり、その詳細は図２以降の説明で後述す
る。

【００２８】ＣＲＴコントローラ１６は、ＸＧＡ仕様に
合った高解像度（例えば、１０２４×７６８ドット）で
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０に画面表示を行うための各種表示タイミング信
号（水平同期信号、垂直同期信号等）と、ＶＧＡ仕様に
合った中解像度（例えば、６４０×４６０ドット）でフ
ラットパネルディスプレイ４０またはＣＲＴディスプレ
イ５０に画面表示を行うための各種表示タイミング信号
（水平同期信号、垂直同期信号等）を選択的に発生す
る。また、このＣＲＴコントローラ１６は、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０のシリアルポート（シ
リアルＤＡＴＡ）から画面表示すべき画像データを読み
出すための表示アドレスを発生し、メモリ制御回路１４
に供給する。

【００２９】シリアルポート制御回路１８、スプライト
メモリ１９、シリアライザ２０、ラッチ回路２１、フォ
アグランド／バックグランドマルチプレクサ２２、グラ
フィック／テキストマルチプレクサ２３、カラーパレッ
ト制御回路２４、スプライトカラーレジスタ２５、ＣＲ
Ｔビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５は、デュアルポート画
像メモリ（ＶＲＡＭ）３０の画像データをフラットパネ
ルディスプレイ４０またはＣＲＴディスプレイ５０に表
示するための表示回路を構成する。

【００３０】シリアルポート制御回路１８は、デュアル
ポート画像メモリ（ＶＲＡＭ）３０のシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、シリアルポート制御回路１８は、スプライト
メモリ１９のアクセス制御と、スプライトの表示タイミ
ング制御を行なう。

【００３１】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０から読み出されたテキ
ストデータのコードがインデックスとしてスプライトメ
モリ１９に供給され、そのコードに対応するフォントが
読み出される。

【００３２】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルポートから読み出されるメモリデータとスプ
ライトメモリ１９から読み出されるスプライトデータを
それぞれパラレル／シリアル変換し、テキストモードで
はスプライトメモリ１９から読み出されるフォントデー
タをパラレル／シリアル変換する。

【００３３】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてデュアルポート画像メモリ（ＶＲＡＭ）
３０から読み出されるテキストデータのアトリビュート
を保持する。フォアグランド／バックグランドマルチプ
レクサ２２は、テキストモードにおいてアトリビュート
のフォアグランド色（前面色）／バックグランド色（背
景色）の一方を選択する。この選択は、シリアライザ２
０から出力されるフォントデータの値“１”（フォアグ
ランド），“０”（バックグランド）によって制御され
る。グラフイック／テキストマルチプレクサ２３は、グ
ラフイックモードとテキストモードの切替えを行なうた
めのものであり、グラフイックモードにおいてはシリア
ライザ２０から出力されるメモリデータを選択し、テキ
ストモードにおいてはフォアグランド／バックグランド
マルチプレクサ２２の出力を選択する。

【００３４】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００３５】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００３６】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００３７】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラモードがあり、この場合には、その１６ビット／ピク
セルのメモリデータは、カラーパレット制御回路２４を
介さずに、ＣＲＴビデオマルチプレクサ２６に直接供給
される。

【００３８】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。

【００３９】ＤＡＣ３５は、ＣＲＴビデオマルチプレク
サ２６から出力されるＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００４０】以下、この発明の特徴とするフレームバッ
ファキャッシュ１４１を利用した描画処理を説明する。

【００４１】図２には、フレームバッファキャッシュ１
４１を内蔵するメモリ制御回路１４の具体的構成の一例
が示されている。

【００４２】図示のように、メモリ制御回路１４は、フ
レームバッファキャッシュ１４１、キャッシュインター
フェース１４２、およびフレームバッファ制御回路１４
３を備えている。

【００４３】キャッシュインターフェース１４２は、Ｃ
ＰＵ１および描画プロセッサ１３それぞれとフレームバ
ッファキャッシュ１４１間のインターフェースであり、
ＣＰＵ１または描画プロセッサ１３からの画像データの
アクセス要求を受けとると、そのアクセス要求に含まれ
るアドレス，データをフレームバッファキャッシュ１４
１に供給すると共に、ダイレクトパスＰ１を介してフレ
ームバッファ制御回路１４３に供給する。また、このと
き、キャッシュインターフェース１４２は、そのアクセ
ス要求がリードアクセスかライトアクセスかを示すリー
ド／ライト信号（Ｒ／Ｗ）を発生し、それをフレームバ
ッファキャッシュ１４１に供給する。

【００４４】フレームバッファ制御回路１４３は、フレ
ームバッファキャッシュ１４１とデュアルポート画像メ
モリ（ＶＲＡＭ）３０との間で画像データの転送を行う
ために、フレームバッファキャッシュ１４１およびデュ
アルポート画像メモリ（ＶＲＡＭ）３０をアクセス制御
する。フレームバッファキャッシュ１４１をアクセスす
る場合には、フレームバッファ制御回路１４３はリード
／ライト信号（Ｒ／Ｗ）によってフレームバッファキャ
ッシュ１４１をライトモードまたはリードモードに設定
する。

【００４５】フレームバッファキャッシュ１４１とデュ
アルポート画像メモリ（ＶＲＡＭ）３０との間の画像デ
ータの転送は、フレームバッファキャッシュ１４１の画
像データの入れ替えや、デュアルポート画像メモリ（Ｖ
ＲＡＭ）３０の画像データの更新のために行われる。

【００４６】例えば、ＣＰＵ１または描画用コプロセッ
サ１３によって実行されるフレームバッファキャッシュ
１４１のリードアクセスにおいて、もしキャッシュミス
が発生すると、フレームバッファ制御回路１４３はその
リード要求された画像データをデュアルポート画像メモ
リ（ＶＲＡＭ）３０から読み出してフレームバッファキ
ャッシュ１４１に書き込む。これによって、フレームバ
ッファキャッシュ１４１の画像データが入れ替えられ
る。このようなフレームバッファキャッシュ１４１の画
像データの入れ替え処理は、フレームバッファキャッシ
ュ１４１から供給されるミスヒット信号に応答して起動
される。

【００４７】また、フレームバッファ制御回路１４３
は、ＣＰＵ１または描画用コプロセッサ１３によってフ
レームバッファキャッシュ１４１に書き込まれた画像デ
ータを定期的にデュアルポート画像メモリ（ＶＲＡＭ）
３０に書き込み、そのデュアルポート画像メモリ（ＶＲ
ＡＭ）３０の画像データを更新する。

【００４８】この更新処理は、フレームバッファキャッ
シュ１４１に描画された画像データの内容をデュアルポ
ート画像メモリ（ＶＲＡＭ）３０に反映させるために行
なわれるものものであり、ＣＲＴＣ１６からの表示タイ
ミング信号（例えば、垂直同期信号）に従って、表示画
面をリフレッシュする１フレーム期間に１度の割合で実
行される。

【００４９】また、フレームバッファ制御回路１４３に
は、キャッシュメモリブロック１４１ａに画像データを
先読みするためのプリフェッチ回路１４３ａが設けられ
ている。このプリフェッチ回路１４３ａは、ＣＰＵ１ま
たは描画コプロセッサ１３によって将来リードアクセス
が予想される画像データを予めキャッシュメモリブロッ
ク１４１ａに格納しておくためのものである。

【００５０】フレームバッファキャッシュ１４１は、キ
ャッシュインターフェース１４２を介してＣＰＵ１また
は描画用コプロセッサ１３から供給されるリード／ライ
ト要求、またはフレームバッファ制御回路１４３からの
リード／ライト要求に従って画像データの読み出し／書
き込みが実行されるように構成されている。すなわち、
フレームバッファキャッシュ１４１は、画像データを保
持するキャッシュメモリブロック１４１ａと、このキャ
ッシュメモリブロック１４１ａのリード／ライト制御等
を行う制御回路１４１ｂから構成されている。

【００５１】このフレームバッファキャッシュ１４１を
利用した画像データのリード／ライトは次のように行わ
れる。

【００５２】まず、ＣＰＵ１または描画用コプロセッサ
１３がデュアルポート画像メモリ（ＶＲＡＭ）３０の画
像データをリードする場合について説明する。

【００５３】キャッシュメモリブロック１４１ａには、
プリフェッチ回路１４３ａによってデュアルポート画像
メモリ（ＶＲＡＭ）３０の画像データの一部が予め格納
されている。

【００５４】この状態で、例えばＣＰＵ１からデュアル
ポート画像メモリ（ＶＲＡＭ）３０に対するリード要求
が発行されると、そのリード要求は図１のＶＬバスイン
ターフェース１２を介してメモリ制御回路１４のキャッ
シュインターフェース１４２に送られる。キャッシュイ
ンターフェース１４２は、ＣＰＵ１からのリードアドレ
スをフレームバッファキャッシュ１４１に供給すると共
に、リード／ライト信号（Ｒ／Ｗ）によってフレームバ
ッファキャッシュ１４１をリードモードに設定する。

【００５５】リードアドレスによって指定された画像デ
ータがキャッシュメモリブロック１４１ａに存在する場
合（キャッシュヒット）には、その画像データがフレー
ムバッファキャッシュ１４１から読み出され、キャッシ
ュインターフェース１４２および図１のＶＬバスインタ
ーフェース１２を介してＣＰＵ１に転送される。

【００５６】一方、リードアドレスによって指定された
画像データがフレームバッファキャッシュ１４１に存在
しない場合（キャッシュミス）には、フレームバッファ
キャッシュ１４１からフレームバッファ制御回路１４３
にミスヒット信号が供給される。

【００５７】このミスヒット信号に応答して、フレーム
バッファ制御回路１４３は、キャッシュインターフェー
ス１４２から受けとったリードアドレスによって指定さ
れる画像データを含むデータブロックをデュアルポート
画像メモリ（ＶＲＡＭ）３０から読み出し、それをフレ
ームバッファキャッシュ１４１に書き込むと共に、キャ
ッシュインターフェース１４２に転送する。

【００５８】次に、ＣＰＵ１または描画用コプロセッサ
１３がデュアルポート画像メモリ（ＶＲＡＭ）３０に画
像データをライトする場合について説明する。

【００５９】例えばＣＰＵ１から画像データのライト要
求が発行されると、そのライト要求は図１のシステムイ
ンターフェース１２を介してメモリ制御回路１４のキャ
ッシュインターフェース１４２に送られる。キャッシュ
インターフェース１４２は、ＣＰＵ１からのライトアド
レス、およびライトデータをフレームバッファキャッシ
ュ１４１に供給すると共に、リード／ライト信号（Ｒ／
Ｗ）によってフレームバッファキャッシュ１４１をライ
トモードに設定する。キャッシュメモリブロック１４１
ａには、ＣＰＵ１から供給されるライトデータが順次書
き込まれる。

【００６０】このキャッシュメモリブロック１４１ａに
書き込まれたデータは、フレームバッファ制御回路１４
３により表示タイミング信号に同期して定期的にデュア
ルポート画像メモリ（ＶＲＡＭ）３０に転送され、その
デュアルポート画像メモリ（ＶＲＡＭ）３０に書き込ま
れる。

【００６１】以上のように、このメモリ制御回路１４に
おいては、フレームバッファキャッシュ１４１が設けら
れており、そのキャッシュメモリブロック１４１ａには
画像メモリ３０の画像データの一部が記憶されている。
ＣＰＵ１または描画コプロセッサ１３はフレームバッフ
ァキャッシュ１４１をアクセスして画像データの読み出
し／書き込みを行ない、フレームバッファ制御回路１４
３はフレームバッファキャッシュ１４１とデュアルポー
ト画像メモリ３０間のデータ転送を行う。このため、Ｃ
ＰＵ１または描画コプロセッサ１３は、デュアルポート
画像メモリ３０のアクセス動作とは関係なく、フレーム
バッファキャッシュ１４１をアクセスするだけで描画処
理を行うことができる。従って、ＣＰＵ１または描画コ
プロセッサ１３による画像データのリード／ライトをデ
ュアルポート画像メモリ３０のアクセス動作と非同期に
行なうことができ、デュアルポート画像メモリ３０のメ
モリアクセスが完了されるまでＣＰＵ１または描画コプ
ロセッサ１３が待たされるといった事態を回避できる。

【００６２】図３には、メモリ制御回路１４の第２の構
成例が示されている。

【００６３】この図３のメモリ制御回路１４において
は、キャッシュメモリブロック１４１ａは、ＣＰＵ１ま
たはコプロセッサ１３によるキャッシュアクセスとフレ
ームバッファ制御回路１４３によるキャッシュアクセス
とが同時実行されるように２つのキャッシュメモリブロ
ック２０１，２０２に分割されている。これらキャッシ
ュメモリブロック２０１，２０２は、それぞれ独立して
データ読み出し／書き込み可能に構成されている。

【００６４】キャッシュメモリブロック２０１は、マル
チプレクサ３０１を介してキャッシュインターフェース
１４２およびフレームバッファ制御回路１４３に択一的
に接続される。同様に、キャッシュメモリブロック２０
２も、マルチプレクサ３０２を介してキャッシュインタ
ーフェース１４２およびフレームバッファ制御回路１４
３に択一的に接続される。

【００６５】マルチプレクサ３０１，３０２は、キャッ
シュメモリブロック２０１，２０２をキャッシュインタ
ーフェース１４２およびフレームバッファ制御回路１４
３に交互に切り替え接続するためのものであり、それら
の選択動作は選択信号ＳＥＬ，ＳＥＬ￣によって相補的
に制御される。したがって、キャッシュメモリブロック
２０１，２０２の一方がキャッシュインターフェース１
４２に接続されているときには、他方はフレームバッフ
ァ制御回路１４３に接続されることになる。

【００６６】次に、図４を参照して、図３のメモリ制御
回路１４におけるキャッシュリード動作を説明する。

【００６７】ここでは、キャッシュインターフェース１
４２にキャッシュメモリブロック２０１が接続され、フ
レームバッファ制御回路１４３にキャッシュメモリブロ
ック２０２が接続されている場合を想定する。この場
合、キャッシュメモリブロック２０１はＣＰＵ１または
描画コプロセッサ１３によってアクセスされるフォアグ
ランドキャッシュ（ＦＯＲＥ）となり、キャッシュメモ
リブロック２０２はフレームバッファ制御回路１４３に
よってアクセスされるバックグランドキャッシュ（ＢＡ
ＣＫ）となる。

【００６８】ＣＰＵ１または描画コプロセッサ１３が画
像データをリードする場合、ＣＰＵ１または描画コプロ
セッサ１３からのリードアドレスは、フォアグランドキ
ャッシュであるキャッシュメモリブロック２０１に送ら
れ、キャッシュメモリブロック２０１がリードアクセス
される。このキャッシュメモリブロック２０１のリード
アクセスと並行して、バックグランドキャッシュである
キャッシュメモリブロック２０１にはプリフェッチ回路
１４３ａによってデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０の画像データがプリフェッチされる。プリフェ
ッチされる画像データは、キャッシュメモリブロック２
０１に格納されている画像データに後続する画像データ
のブロックである。

【００６９】このプリフェッチ動作においては、デュア
ルポート画像メモリ（ＶＲＡＭ）３０はページモードに
よってリードアクセスされ、アドレス順に連続した複数
の画像データが連続して高速に読み出される。ここで、
ページモードとは、ロウアドレスを一定にしてカラムア
ドレスだけを順次インクリメントする高速メモリアクセ
スモードである。

【００７０】キャッシュメモリブロック２０１のリード
アクセスにおいて、もしキャッシュミスが発生すると、
マルチプレクサ３０１，３０２によってフォアグランド
キャッシュとバックグランドキャッシュの入れ替えが行
われる。これにより、キャッシュメモリブロック２０２
がフォアグランドキャッシュになり、キャッシュメモリ
ブロック２０１がバックグランドキャッシュとなる。

【００７１】キャッシュメモリブロック２０２には既に
後続する画像データがプリフェッチされているので、連
続アドレスのリードアクセスであればＣＰＵ１または描
画プロセッサ１３は待ち時間無く画像データを順次読み
出すことができる。

【００７２】図５には、このようなキャッシュリード時
におけるキャッシュメモリブロック２０１，２０２の状
態遷移の様子が示されている。

【００７３】図５において、ステート０は初期状態であ
り、フォアグランドキャッシュ、バックグランドキャッ
シュのどちらにも有効なデータは格納されてない。この
状態で、ＣＰＵ１または描画コプロセッサ１３から画像
データのリード要求が発行されると、ステート０からス
テート１の状態に遷移する。

【００７４】ステート１では、フレームバッファ制御回
路１４３はデュアルポート画像メモリ３０をページモー
ドでリードアクセスして画像データを読み込み、それを
バックグランドキャッシュに書き込む。これにより、バ
ックグランドキャッシュにはリード要求された画像デー
タを先頭とする画像データブロックが格納される。デュ
アルポート画像メモリ３０からのデータ読み出しが終了
すると、フォアグランド／バックグランドの入れ替えが
行われ、ステート１からステート２の状態に遷移する。

【００７５】ステート２では、フォアグランドキャッシ
ュに有効データが存在する。ＣＰＵ１または描画コプロ
セッサ１３はそのフォアグランドキャッシュをリードア
クセスする。

【００７６】もし、このリードアクセスにおいてキャッ
シュミスが発生すると、前述のステート１に遷移する。
この遷移では、フォアグランド／バックグランドの入れ
替えは行われない。

【００７７】また、ステート２の状態でキャッシュヒッ
トしている場合には、ステート２の状態が維持される。
この場合、プリフェッチ制御回路１４３ａによるプリフ
ェッチ動作を行う場合には、ステート３に状態が遷移す
る。

【００７８】ステート３では、ＣＰＵ１または描画コプ
ロセッサ１３によるフォアグランドキャッシュのリード
アクセスとプリフェッチ制御回路１４３ａによるバック
グランドキャッシュへの画像データのプリフェッチとが
同時実行される。

【００７９】このステート３において、フォアグランド
キャッシュのリードアクセスにおいてキャッシュミスが
発生すると、フォアグランドキャッシュ／バックグラン
ドキャッシュの入れ替えが行われ、前述のステート２に
状態が遷移する。一方、ステート３においてキャッシュ
ヒットしている場合には、そのステート３の状態が維持
される。

【００８０】次に、図６を参照して、図３のメモリ制御
回路１４におけるキャッシュライト動作を説明する。

【００８１】ここでは、キャッシュインターフェース１
４２にキャッシュメモリブロック２０１が接続され、フ
レームバッファ制御回路１４３にキャッシュメモリブロ
ック２０２が接続されている場合を想定する。この場
合、キャッシュメモリブロック２０１はＣＰＵ１または
描画コプロセッサ１３によってライトアクセスされるフ
ォアグランドキャッシュ（ＦＯＲＥ）となり、キャッシ
ュメモリブロック２０２はフレームバッファ制御回路１
４３によってリードアクセスされるバックグランドキャ
ッシュ（ＢＡＣＫ）となる。

【００８２】ＣＰＵ１または描画コプロセッサ１３が画
像データをライトする場合、ＣＰＵ１または描画コプロ
セッサ１３からのライトアドレス、ライトデータは、フ
ォアグランドキャッシュであるキャッシュメモリブロッ
ク２０１に送られ、キャッシュメモリブロック２０１が
ライトアクセスされる。このキャッシュメモリブロック
２０１のライトアクセスと並行して、デュアルポート画
像メモリ（ＶＲＡＭ）３０の更新のためにバックグラン
ドキャッシュであるキャッシュメモリブロック２０２が
リードアクセスされて、そのキャッシュメモリブロック
２０２の内容がデュアルポート画像メモリ（ＶＲＡＭ）
３０に書き込まれる（キャッシュフラッシュ）。

【００８３】この状態で、キャッシュメモリブロック２
０１の全てのエントリにデータが書き込まれる（キャッ
シュフル）と、マルチプレクサ３０１，３０２によって
フォアグランドキャッシュとバックグランドキャッシュ
の入れ替えが行われる。これにより、キャッシュメモリ
ブロック２０２がフォアグランドキャッシュになり、キ
ャッシュメモリブロック２０１がバックグランドキャッ
シュとなる。

【００８４】また、このフォアグランドキャッシュとバ
ックグランドキャッシュの入れ替えは、キャッシュフル
だけでなく、ライトアドレスの値がページモードで書き
込み可能なアドレス範囲を越えた場合（キャシュミス）
にも実行される。

【００８５】これは、キャッシュフラッシュを、デュア
ルポート画像メモリ（ＶＲＡＭ）３０をページモードで
ライトアクセスすることにより実行するためである。

【００８６】デュアルポート画像メモリ（ＶＲＡＭ）３
０をページモードでライトアクセスするためには、キャ
ッシュメモリブロックに書き込まれている全ての画像デ
ータが同一ロウアドレスであることが必要である。した
がって、書き込み対象の画像データが既に書き込まれて
いる画像データとは異なるロウアドレスを持つ場合に
は、その画像データを別のキュッシュメモリブロックに
書き込むためにフォアグランドキャッシュとバックグラ
ンドキャッシュの入れ替えが行われる。

【００８７】フォアグランド／バックグランドの入れ替
えが行われると、今度は、キャッシュメモリブロック２
０２がフォアグランドキャッシュ、キャッシュメモリブ
ロック２０１がバックグランドキャッシュとなる。した
がって、以降は、ＣＰＵ１または描画コプロセッサ１３
はキャッシュメモリブロック２０２をライトアクセス
し、フレームバッファ制御回路１４３はキャッシュメモ
リブロック２０１をリードアクセスしてキャッシュフラ
ッシュを行う。

【００８８】以上のように、図３の構成においては、独
立してアクセス制御可能な２つのキャッシュメモリブロ
ック２０１，２０２が設けられているので、ＣＰＵ１ま
たは描画コプロセッサ１３とフレームバッファ制御回路
１４３は互いに相手の動作タイミングを意識することな
く、同時にそれぞれキャッシュアクセスすることができ
る。したがって、ＣＰＵ１または描画コプロセッサ１３
によるキャシュアクセス速度とフレームバッファ制御回
路１４３によるデュアルポート画像メモリ３０のアクセ
ス速度とが異なる場合でも、ＣＰＵ１または描画コプロ
セッサ１３は独自のタイミングでキャッシュをリード／
ライトすれば良く、またフレームバッファ制御回路１４
３も、ＣＰＵ１または描画コプロセッサ１３とは関係な
く、デュアルポート画像メモリ３０のアクセスタイミン
グにだけ合わせてキャッシュをリード／ライトすれば良
い。

【００８９】また、図３の構成においては、キャッシュ
リードとキャッシュライトを同時に行うことができる。
例えば、画像データの書き込みの場合には、フォアグラ
ンドキャッシュをライトモード、バックグランドキャッ
シュをリードモードに設定することによって、画像デー
タのキャッシュライト（ライト）とキャッシュフラッシ
ュ動作（リード）が同時に行える。同様に、画像データ
の読み出しの場合にも、フォアグランドキャッシュをリ
ードモード、バックグランドキャッシュをライトモード
に設定することによって、キャッシュからの画像データ
読みだし（リード）と次の画像データのプリフェッチ動
作（ライト）が同時に行える。

【００９０】次に、図７を参照して、メモリ制御回路１
４の第３の構成例を説明する。

【００９１】このメモリ制御回路１４は、例えばライン
描画のようにデュアルポート画像メモリ３０に対するリ
ードアクセスとライトアクセスが混在される描画処理の
高速化を図ることを目的したものであり、そのためにラ
イトキャッシュとリードキャッシュを別個に備えるよう
に構成されている。

【００９２】すなわち、このメモリ制御回路１４におい
ては、キャッシュメモリブロック１４１ａは、それぞれ
独立してデータ読み出し／書き込み可能な４つのキャッ
シュメモリブロック４０１〜４０４に分割されている。

【００９３】これらキャッシュメモリブロックのうち、
キャッシュメモリブロック４０１，４０２はライトキャ
ッシュ（Ｗ）として使用され、キャッシュメモリブロッ
ク４０３，４０４はリードキャッシュ（Ｒ）として使用
される。

【００９４】ライトキャッシュ（Ｗ）は、ＣＰＵ１また
は描画コプロセッサ１３からのライトデータを記憶する
ためのライト専用のキャッシュであり、ＣＰＵ１または
描画コプロセッサ１３による画像データ書き込み動作を
高速化するために使用される。

【００９５】リードキャッシュ（Ｒ）は、デュアルポー
ト画像メモリ３０から読み出された画像データを記憶す
るためのリード専用のキャッシュであり、ＣＰＵ１また
は描画コプロセッサ１３による画像データ読み込み動作
を高速化するために使用される。

【００９６】ライトキャッシュメモリブロック４０１
は、マルチプレクサ５０１を介してキャッシュインター
フェース１４２およびフレームバッファ制御回路１４３
に択一的に接続される。同様に、ライトキャッシュメモ
リブロック４０２も、マルチプレクサ５０２を介してキ
ャッシュインターフェース１４２およびフレームバッフ
ァ制御回路１４３に択一的に接続される。

【００９７】この場合、マルチプレクサ５０１，５０２
の選択動作は選択信号ＳＥＬ１，ＳＥＬ２によって相補
的に行われ、ライトキャッシュメモリブロック４０１，
４０２は交互にフォアグランドキャッシュとバックグラ
ンドキャッシュに切り替えられる。

【００９８】リードキャッシュメモリブロック４０３，
４０４も、それぞれ対応するマルチプレクサ５０３，５
０４を介してキャッシュインターフェース１４２および
フレームバッファ制御回路１４３に択一的に接続され
る。

【００９９】マルチプレクサ５０３，５０４の選択動作
は選択信号ＳＥＬ３，ＳＥＬ４によって相補的に行わ
れ、リードキャッシュメモリブロック４０３，４０４も
交互にフォアグランドキャッシュとバックグランドキャ
ッシュに切り替えられる。

【０１００】次に、図８および図９を参照して、図７の
メモリ制御回路１４におけるキャッシュアクセス動作を
説明する。

【０１０１】ここでは、キャッシュインターフェース１
４２にライトキャッシュメモリブロック４０１とリード
キャッシュメモリブロック４０３が接続され、フレーム
バッファ制御回路１４３にライトキャッシュメモリブロ
ック４０２とリードキャッシュメモリブロック４０４が
接続されている場合を想定する。この場合、キャッシュ
メモリブロック４０１はフォアグランドライトキャッシ
ュ（ＷＦ）、キャッシュメモリブロック４０２はバック
グランドライトキャッシュ（ＷＢ）、キャッシュメモリ
ブロック４０３はフォアグランドリードキャッシュ（Ｒ
Ｆ）、キャッシュメモリブロック４０４はバックグラン
ドリードキャッシュ（ＲＢ）となる。

【０１０２】ＣＰＵ１または描画コプロセッサ１３が画
像データをリードする場合、ＣＰＵ１または描画コプロ
セッサ１３からのリードアドレスは、フォアグランドリ
ードキャッシュであるキャッシュメモリブロック４０３
に送られ、そのキャッシュメモリブロック４０３がリー
ドアクセスされる。このキャッシュメモリブロック４０
３のリードアクセスと並行して、バックグランドリード
キャッシュであるキャッシュメモリブロック４０４には
プリフェッチ回路１４３ａによってデュアルポート画像
メモリ（ＶＲＡＭ）３０の画像データがプリフェッチさ
れる。プリフェッチされる画像データは、キャッシュメ
モリブロック４０３に格納されている画像データに後続
する画像データのブロックである。

【０１０３】このプリフェッチ動作においては、デュア
ルポート画像メモリ（ＶＲＡＭ）３０はページモードに
よってリードアクセスされ、アドレス順に連続した複数
の画像データが連続して高速に読み出される。

【０１０４】フォアグランドリードキャッシュ４０３か
ら読み出される画像データは、ＣＰＵ１または描画プロ
セッサ１３によって演算される。そして、その演算結果
データはライトデータとしてフォアグランドライトキャ
ッシュであるキャッシュメモリブロック４０１に送ら
れ、そのキャッシュメモリブロック４０１がライトアク
セスされる。

【０１０５】このようなフォアグランドリードキャッシ
ュ（ＲＦ）のリードアクセスとフォアグランドライトキ
ャッシュ（ＷＦ）のライトアクセスは繰り返し実行され
る。この状態で、キャッシュメモリブロック４０１の全
てのエントリにデータが書き込まれるか（キャッシュフ
ル）、あるいはライトアドレスの値がページモードで書
き込み可能なアドレス範囲を越えるた場合（キャシュミ
ス）には、マルチプレクサ５０１，５０２によってフォ
アグランドライトキャッシュ（ＷＦ）とバックグランド
ライトキャッシュ（ＷＢ）の入れ替えが行われる。これ
により、キャッシュメモリブロック４０２がフォアグラ
ンドライトキャッシュになり、キャッシュメモリブロッ
ク４０１がバックグランドライトキャッシュとなる。

【０１０６】フォアグランド／バックグランドの入れ替
えが行われると、今度は、ＣＰＵ１または描画コプロセ
ッサ１３はキャッシュメモリブロック４０２をライトア
クセスし、フレームバッファ制御回路１４３はキャッシ
ュメモリブロック４０１をリードアクセスしてキャッシ
ュフラッシュを行う。

【０１０７】キャッシュメモリブロック４０３のリード
アクセスにおいてキャッシュミスが発生すると、マルチ
プレクサ５０３，５０４によってフォアグランドリード
キャッシュ（ＲＦ）とバックグランドリードキャッシュ
（ＲＢ）の入れ替えが行われる。これにより、キャッシ
ュメモリブロック４０４がフォアグランドリードキャッ
シュになり、キャッシュメモリブロック４０３がバック
グランドリードキャッシュとなる。

【０１０８】キャッシュメモリブロック４０４には既に
後続する画像データがプリフェッチされているので、連
続アドレスのリードアクセスであればＣＰＵ１または描
画プロセッサ１３は待ち時間無く画像データを順次読み
出すことができる。

【０１０９】このように図７のメモリ制御回路１４３の
構成においては、ライトキャッシュとリードキャッシュ
を別々に持つので、デュアルポート画像メモリ３０から
キャッシュに読み込んだデータがキャッシュライトによ
って破壊されることがなくなり、ＣＰＵ１または描画プ
ロセッサ１３によるリード／ライト混在の描画処理を効
率良く実行することができる。また、デュアルポート画
像メモリ３０のリードベリファイライトを効率良く行う
ことが可能となる。

【０１１０】尚、キャッシュメモリブロック４０１〜４
０４はそれぞれリード／ライト可能に構成されているの
で、これら４つのキャッシュメモリブロック４０１〜４
０４全てをライトキャッシュとして使用することもでき
る。これは、描画コプロセッサ１３がサポートするＢＩ
ＴＢＬＴ等の矩形転送を高速実行するのに好適なキャッ
シュモード（高速矩形転送モード）である。

【０１１１】すなわち、描画コプロセッサ１３にはリー
ドバッファが設けられているので、４つのキャッシュメ
モリブロック４０１〜４０４全てをライトキャッシュと
して用いることができる。ＢｉｔＢｌｔはアドレスが連
続する可能性が高いため、ライトキャッシュの容量を増
やすことにより、ページモードライトを用いることがで
き効率良く画像メモリ３０への書き込みができる。

【０１１２】次に、図９を参照して、高速矩形転送モー
ドにおけるキャッシュアクセス動作を説明する。

【０１１３】ここでは、キャッシュインターフェース１
４２にライトキャッシュメモリブロック４０１、４０２
が接続され、フレームバッファ制御回路１４３にライト
キャッシュメモリブロック４０３、４０４が接続されて
いる場合を想定する。この場合、キャッシュメモリブロ
ック４０１，４０２の双方はフォアグランドライトキャ
ッシュ（ＷＦ）となり、またキャッシュメモリブロック
４０３，４０４の双方はバックグランドライトキャッシ
ュ（ＷＢ）となる。

【０１１４】描画コプロセッサ１３が画像データをリー
ドする場合、描画コプロセッサ１３からのリードアドレ
スはフレームバッファキャッシュ１４１を経由せず、ダ
レクトパスＰ１を介してフレームバッファ制御回路１４
３に送られる。フレームバッファ制御回路１４３は、デ
ュアルポート画像メモリ３０をリードアクセスして画像
データを読み出し、それをダレクトパスＰ１を介して描
画コプロセッサ１３に転送する。転送された画像データ
は描画コプロセッサ１３の演算回路１３１内蔵のリード
バッファ１３１ａに書き込まれる。

【０１１５】次いで、描画コプロセッサ１３は、リード
バッファ１３１ａの画像データを加工した後、それをラ
イトデータとしてフォアグランドライトキャッシュであ
るキャッシュメモリブロック４０１または４０２に送
る。キャッシュメモリブロック４０１に空きがあればそ
のキャッシュメモリブロック４０１がライトアクセスさ
れ、空きがなければキャッシュメモリブロック４０２が
ライトアクセスされる。

【０１１６】キャッシュメモリブロック４０１および４
０２の全てのエントリにデータが書き込まれるか（キャ
ッシュフル）、あるいはライトアドレスの値がページモ
ードで書き込み可能なアドレス範囲を越えるた場合（キ
ャシュミス）には、マルチプレクサ５０１，５０２，５
０３，５０４によってフォアグランドライトキャッシュ
（ＷＦ）とバックグランドライトキャッシュ（ＷＢ）の
入れ替えが行われる。これにより、キャッシュメモリブ
ロック４０３，４０４がフォアグランドライトキャッシ
ュになり、キャッシュメモリブロック４０１，４０２が
バックグランドライトキャッシュとなる。

【０１１７】フォアグランド／バックグランドの入れ替
えが行われると、今度は、描画コプロセッサ１３によっ
てキャッシュメモリブロック４０３，４０４がライトア
クセスされる。一方、フレームバッファ制御回路１４３
はキャッシュメモリブロック４０１，４０２をリードア
クセスしてキャッシュフラッシュを行う。

【０１１８】このキャッシュフラッシュにおいては、デ
ュアルポート画像メモリ３０がページモードでライトア
クセスされる。

【０１１９】以上のように、図７の構成においては、ラ
イトキャッシュとリードキャッシュを別に持つキャッシ
ュモード（混在アクセスモード）と全てのキャッシュメ
モリブロックをライトキャッシュとして使用するキャッ
シュモード（高速矩形転送モード）の２種類のキャッシ
ュモードを利用することができる。

【０１２０】図１０には、これら２種類のキャッシュモ
ードにおけるキャッシュブロックの利用形態が示されて
いる。

【０１２１】ここでは、各キャッシュメモリブロックが
３２ビットデータを８エントリ記憶可能な場合を想定し
ている。この場合、混在アクセスモードにおいては１度
のキャッシュアクセスでリード／ライト可能な最大デー
タ幅は３２ビットであるが、高速矩形転送モードにおい
ては、２つのキャッシュメモリブロックを同時アクセス
することによって１度のキャッシュアクセスで最大６４
ビットのデータをリード／ライトすることが可能であ
る。

【０１２２】したがって、フレームバッファ制御回路１
４３とデュアルポート画像メモリ３０のパラレルポート
間のバス幅を６４ビットに設定すれば、高速矩形転送モ
ードにおけるキャッシュフラッシュをさらに高速化する
ことができる。

【０１２３】図１１には、フレームバッファキャッシュ
１４１に設けられているキャシュメモリブロックの構成
の一例が示されている。

【０１２４】フレームバッファキャッシュ１４１に設け
られるキャッシュメモリブロックはどれも同一構成であ
るので、ここでは、図７のキャシュメモリブロック４０
１を代表して説明する。

【０１２５】キャシュメモリブロック４０１はデュアル
ポート画像メモリ３０のページモードアクセスに適した
回路構成を有する。すなわち、キャシュメモリブロック
４０１は、図示のように、データメモリ６０１、タグメ
モリ６０２、バリッドフラグレジスタ６０３、マルチプ
レクサ６０４、マルチプレクサ制御回路６０５、固定タ
グレジスタ６０６、固定タグ比較器６０７を備えてい
る。

【０１２６】データメモリ６０１はキャシュメモリブロ
ック４０１にライトデータとして供給される画像データ
（ＣＤＡＴ）を保持するためのものであり、３２ビッ
ト幅を持つエントリを８個備えている。タグメモリ６０
２は、データメモリ６０１の画像データがデュアルポー
ト画像メモリ３０のどのアドレスに対応するデータであ
るかを示すタグ情報を保持するためのものであり、デー
タメモリ６０１と同じ８個のタグエントリを有してい
る。各タグエントリには、データメモリ６０１の対応す
るエントリに保持されている画像データのタグ情報が格
納される。タグ情報としては、デュアルポート画像メモ
リ３０の９ビットのＣＡＳアドレス（カラムアドレス）
が利用されている。このＣＡＳアドレスは、キャッシュ
メモリブロック４０１をリードアクセスする際にＣＰＵ
１、描画コプロセッサ１３、またはフレームバッファ制
御回路１４３から出力されるライトアドレスの一部であ
る。バリッドフラグレジスタ６０３は、データメモリ６
０１の各エントリのデータが有効かどうかを示すバリッ
ドフラグ（ＶＦ）を保持する。マルチプレクサ６０４
は、データメモリ６０１，タグメモリ６０２それぞれの
エントリの中からヒットしたタグ情報とデータを選択す
る。タグ情報はＣＡＳアドレスであるので、キャッシュ
フラシュの場合には、その読み出したタグ情報を利用し
てデュアルポート画像メモリ３０をページモードでアク
セスすることができる。

【０１２７】マルチプレクサ制御回路６０５はマルチプ
レクサ６０４の選択動作を制御するためのものであり、
８個のタグ比較器６０５ａ、およびゲート回路６０５ｂ
を備えている。８個のタグ比較器６０５ａは、リ−ドＣ
ＡＳアドレスによって指定されるデータがデータメモリ
６０１のどのエントリに存在するかを検出するためのも
のであり、これらは、タグメモリ６０２の８個のエント
リそれぞれのタグ情報とリ−ドＣＡＳアドレスとを比較
し、８ビットの比較結果信号を出力する。リ−ドＣＡＳ
アドレスは、キャッシュメモリブロック４０１をリード
アクセスする際にＣＰＵ１、描画コプロセッサ１３、ま
たはフレームバッファ制御回路１４３から出力されるリ
ードアドレスの一部である。

【０１２８】ゲート回路６０５ｂは、タグ比較器６０５
ａの８ビットの比較結果信号、バリッドフラグ（ＶＦ０
〜ＶＦ７）、および固定タグ比較器６０７の比較結果信
号に基づいて、リードアクセス時のキャッシュッヒット
／キャッシュミスを検出する。すなわち、ゲート回路６
０５ｂにおいては、まず、リ−ドＣＡＳアドレスによっ
て指定されるデータが存在しているデータメモリ６０１
内のエントリが有効か否かがチェックされる。有効でな
い場合にはキャッシュミスとなり、ミスヒット信号が出
力される。一方、有効な場合には、固定タグ比較器６０
７の比較結果信号によってキャッシュヒット／キャッシ
ュミスが決定される。固定タグ比較器６０７の比較結果
信号が一致を示す時、ゲート回路６０５ｂはリードアク
セスにおいてキャッシュヒットしたことを示すリードＨ
ＩＴ信号を出力する。また、この時は、選択信号Ｃ０〜
Ｃ７のうちでリードＣＡＳアドレスによって指定される
エントリに対応する選択信号がイネーブルとなり、リー
ドＣＡＳアドレスによって指定されるエントリ内のタグ
情報およびデータが読み出されるようにマルチプレクサ
６０４が制御される。

【０１２９】固定タグレジスタ６０６には、最初のライ
トアクセス時にＣＰＵ１、描画コプロセッサ１３、また
はフレームバッファ制御回路１４３から出力されるライ
トＲＡＳアドレスがセットされる。固定タグ比較器６０
７は、固定タグレジスタ６０６のライトＲＡＳアドレス
と、ライトまたはリードアクセス時にＣＰＵ１、描画コ
プロセッサ１３、またはフレームバッファ制御回路１４
３から出力されるＲＡＳアドレスを比較する。ライトア
クセスの場合には、固定タグレジスタ６０６のライトＲ
ＡＳアドレスとライトアドレスに含まれるＲＡＳアドレ
スの一致／不一致のみによって、キャッシュヒット／キ
ャッシュミスが決定される。リードアクセスの場合に
は、固定タグレジスタ６０６のライトＲＡＳアドレスと
リードアドレスに含まれるＲＡＳアドレスの一致／不一
致を示す信号がゲート回路６０５ｂに送られる。

【０１３０】また、固定タグレジスタ６０６にセットさ
れているライトＲＡＳアドレスは、キャッシュフラッシ
ュ時にデュアルポート画像メモリ３０をページモードで
ライトアクセスするために使用される。

【０１３１】このように、このキャッシュメモリブロッ
ク４０１は、ライトＲＡＳアドレスを固定タグとして使
用することにより同一ＲＡＳアドレスのデータだけが書
き込み可能になっている。またＣＡＳアドレスをタグ情
報としてタグエントリに格納しているので、そのタグ情
報をデュアルポート画像メモリ３０のページモードアク
セスに有効利用することができる。

【０１３２】以上説明したように、この表示制御システ
ムにおいては、フレームバッファキャッシュ１４１を利
用することにより、ＣＰＵ１または描画コプロセッサ１
３による画像データのリード／ライトをデュアルポート
画像メモリ３０のアクセス動作と同時に実行できるよう
になる。

【０１３３】また、ＣＰＵ１または描画コプロセッサ１
３による画像データのリード処理においては、フレーム
バッファキャッシュ１４１に画像データをプリフェッチ
することによりキャッシュヒットの確率を高めることが
できる。キャッシュミスが発生するとＣＰＵ１または描
画コプロセッサ１３はデュアルポート画像メモリ３０か
ら画像データが読み出されるまで待たされることになる
が、キャッシュヒットの場合には所望の画像データをフ
レームバッファキャッシュ１４１から直ぐにリードする
ことができる。したがって、フレームバッファキャッシ
ュ１４１への画像データのプリフェッチは、ＣＰＵ１ま
たは描画コプロセッサ１３の待ち時間を低減することが
できる。

【０１３４】なお、以上の説明では、ＣＰＵ１または描
画コプロセッサ１３がアドレス順に連続した画像データ
をアクセスすることを前提としたが、実際には、連続ア
ドレスのアクセスだけでなく、通常のメモリアクセスの
ようなランダムアクセスも比較的頻繁に発生する。

【０１３５】ランダムアクセスが多い場合には、フレー
ムバッファキャッシュ１４１への画像データのプリフェ
ッチや、デュアルポート画像メモリ３０のページモード
アクセスは、デュアルポート画像メモリ３０からの無駄
なデータ読み出し動作を増やすだけで、かえってＣＰＵ
１または描画コプロセッサ１３の描画性能を低下させる
ことになる。したがって、連続アドレスのアクセスであ
る場合にのみプリフェッチ処理やページモードアクセス
を行うことが望ましい。

【０１３６】図１２には、連続アドレスのアクセスであ
る場合にのみプリフェッチ処理やページモードアクセス
を行うように構成されたメモリ制御回路１４の構成の一
例が示されている。

【０１３７】すなわち、このメモリ制御回路１４には、
図２、図３、図７にそれぞれ示したメモリ制御回路の構
成に加え、アクセスモード判定回路１４４が設けられて
いる。

【０１３８】このアクセスモード判定回路１４４は、Ｃ
ＰＵ１または描画コプロセッサ１３からのリードアドレ
スの変化の履歴に従ってアクセスモードを予測・判定
し、その判定結果にしたがってフレームバッファ制御回
路１４３によるプリフェッチ動作およびページモードア
クセス動作を制御する。このアクセスモード判定回路１
４４のアクセスモードの予測・判定処理はキャッシュイ
ンターフェース１４２から供給されるリードアクセスを
示すリード／ライト（Ｒ／Ｗ）信号に応答して起動さ
れ、その時にＣＰＵ１または描画コプロセッサ１３から
供給されるアドレスはアクセスモード判定回路１４４に
順次取り込まれる。

【０１３９】アクセスモード判定回路１４４による判定
結果は、フレームバッファ制御回路１４３に供給され
る。アクセスモード判定回路１４４によってＣＰＵ１ま
たは描画コプロセッサ１３によるアクセスが連続アクセ
スであると判定された場合には、フレームバッファ制御
回路１４３によるプリフェッチ処理やページモードアク
セスの実行が許可され、ランダムアクセスであると判定
された場合にはフレームバッファ制御回路１４３による
プリフェッチ処理およびページモードアクセスの実行が
禁止される。

【０１４０】図１３には、アクセスモード判定回路１４
４の具体的回路構成の一例が示されている。

【０１４１】アクセスモード判定回路１４４は、図示の
ように、レジスタ７０１、減算器７０２、比較器７０
３、シフトレジスタ７０４、セレクタ７０５、および出
力ゲート７０６から構成されている。

【０１４２】ＣＰＵ１または描画コプロセッサ１３から
のリードアドレスは、減算器７０２の第１入力Ａに直接
入力されると共に、レジスタ７０１を介して減算器７０
２の第２入力Ｂに入力される。レジスタ７０１は１サイ
クル分だけリードアドレスを保持する。したがって、減
算器７０２の第１入力Ａに入力されるリードアドレスは
現在のリードアドレスであり、第２入力Ｂに入力される
リードアドレスは１サイクル前のリードアドレスであ
る。

【０１４３】減算器７０２は、第１入力Ａに入力される
現在のリードアドレスの値から、第２入力Ｂに入力され
る前回のリードアドレスの値を減算する。この減算結果
（オフセットｏｆｓ）は比較器７０３の一方の入力に供
給される。この比較器７０３の他方の入力にはセレクタ
７０５によって選択された定数（αまたはβ）が供給さ
れる。

【０１４４】比較器７０３は定数とオフセットｏｆｓと
を比較し、それらの大小関係を示す比較結果信号ｃｍｐ
を出力する。この比較結果信号ｃｍｐは、シフトレジス
タ７０４および出力ゲート７０６に供給される。シフト
レジスタ７０４は、比較器７０３から出力される比較結
果信号ｃｍｐを順次シフトしてｎ回分の比較結果を保持
する。

【０１４５】出力ゲート回路７０６は、シフトレジスタ
７０４に保持されている比較結果と比較器７０３から出
力される現在の比較結果に従って判定結果信号を生成す
る。

【０１４６】このように構成されたアクセスモード判定
回路１４４においては、比較結果信号ｃｍｐによってリ
ードアドレスの変化状態が判定される。この場合、比較
結果信号ｃｍｐによって表されるリードアドレスの変化
状態は、ｒｎｄ，ｉｎｃ，ｄｅｃの３つの状態に分類さ
れる。

【０１４７】ｒｎｄは、連続するリ−ドアドレス値の間
隔が大きいことを示す。このｒｎｄは、以下の条件によ
って成立する。

【０１４８】 α＜ｏｆｓ …ｃｍｐ＝ｒｎｄｏｆｓ＜−α …ｃｍｐ＝ｒｎｄｉｎｃは、リードアドレス値がアドレス増加方向に連続
して変化していることを示す。ｉｎｃは、以下の条件に
よって成立する。

【０１４９】０≦ｏｆｓ≦α …ｃｍｐ＝ｉｎｃｄｅｃは、リードアドレス値がアドレス減少方向に連続
して変化していることを示す。ｄｅｃは、以下の条件に
よって成立する。

【０１５０】 −α≦ｏｆｓ＜０ …ｃｍｐ＝ｄｅｃこのようなｒｎｄ，ｉｎｃ，ｄｅｃの３つの状態を持つ
比較結果信号ｃｍｐを利用したアクセスモードの判定処
理は、次のようになされる。

【０１５１】すなわち、出力ゲート７０６は、比較結果
信号ｃｍｐが２回連続してｉｎｃの場合はアドレス増加
方向の連続アクセスであると判定し、フレームバッファ
制御回路１４３にプリフェッチ処理を実行させる。この
場合、プリフェッチされるデータは、リードアドレスに
よって要求されたデータに対してアドレス増加方向に連
続するアドレスのデータである。また、比較結果信号ｃ
ｍｐが２回連続してｄｅｃの場合は、出力ゲート７０６
は、アドレス減少方向の連続アクセスであると判定し、
フレームバッファ制御回路１４３にプリフェッチ処理を
実行させる。この場合、プリフェッチされるデータは、
リードアドレスによって要求されたデータに対してアド
レス減少方向に連続するアドレスのデータである。さら
に、ｉｎｃやｄｅｃがそれぞれｎ回以上連続した場合
は、出力ゲート７０６は複数のデータをまとめてプリフ
ェッチしても良いと判断し、フレームバッファ制御回路
１４３のプリフェッチ処理をページモードに切り替え
る。

【０１５２】また、比較結果信号ｃｍｐが２回連続して
ｒｎｄの場合は、出力ゲート７０６は、ランダムアクセ
スであると判定して、フレームバッファ制御回路１４３
のプリフェッチ処理を禁止する。

【０１５３】このようにアクセスモード判定回路１４４
においては、比較結果信号ｃｍｐの履歴に従って、ＣＰ
Ｕ１または描画コプロセッサ１３によるアクセスモード
が、ランダムアクセスモード、アドレス減少の連続アク
セスモード、アドレス増加の連続アクセスモードのいず
れであるかが判定される。

【０１５４】図１４には、これら判定結果の状態遷移の
様子が示されている。

【０１５５】図１４において、ステ−ト１は、ＣＰＵ１
または描画コプロセッサ１３によるリードアクセスモー
ドがランダムアクセスであると判定されている状態であ
り、モード判定処理はこの状態からスタートされる。こ
のステ−ト１において、比較結果信号ｃｍｐの状態が２
回連続してｄｅｃになると、ステ−ト１からステート２
に遷移する。

【０１５６】ステート２はＣＰＵ１または描画コプロセ
ッサ１３によるリードアクセスモードがアドレス減少方
向の連続アクセスであると判定されている状態である。
このステート２において、最近の２つの比較結果信号
（ｃｍｐ｛０｝，｛１｝）が（ｄｅｃ，ｄｅｃ）、（ｄ
ｅｃ，ｒｎｄ）、（ｒｎｄ，ｄｅｃ）と続く場合はその
ステート２の状態が維持され、それ以外ではステート１
のランダム状態へもどる。このように、ｒｎｄが１回発
生しても、ランダムアクセスとは判定されない。これ
は、２次元の矩形領域を連続アクセスする場合には、ラ
インを跨ぐ際にアドレスの間隔が一時的に大きくなるこ
とを考慮したものである。また、ステート２において、
ｄｅｃがｎ回続いた場合には、ＶＲＡＭアクセスモード
がページモードに切り替えられる。

【０１５７】一方、ステ−ト１において、比較結果信号
ｃｍｐの状態が２回連続してｉｎｃになると、ステ−ト
１からステート３に遷移する。

【０１５８】ステート３はＣＰＵ１または描画コプロセ
ッサ１３によるリードアクセスモードがアドレス増加方
向の連続アクセスであると判定されている状態である。
このステート３において、最近の２つの比較結果信号
（ｃｍｐ｛０｝，｛１｝）が（ｉｎｃ，ｉｎｃ）、（ｉ
ｎｃ，ｒｎｄ）、（ｒｎｄ，ｉｎｃ）と続く場合はその
ステート３の状態が維持され、それ以外ではステート１
のランダム状態へもどる。このように、ｒｎｄが１回発
生してもランダムアクセスとは判定されないのは、前述
したように２次元矩形領域のアクセスを考慮したもので
ある。また、ステート３において、ｉｎｃがｎ回続いた
場合には、ＶＲＡＭアクセスモードがページモードに切
り替えられる。

【０１５９】図１５には、アクセスモード判定回路１４
４による各アクセスモード判定状態（ステート１〜ステ
ート３）とプリフェッチ処理との関係が示されている。

【０１６０】ステート１では、ＣＰＵ１または描画コプ
ロセッサ１３のアクセスはランダムアクセスであるの
で、プリフェッチ処理は実行されない。また、デュアル
ポート画像メモリ３０のアクセスモード（ＶＲＡＭアク
セスモード）は、ＣＰＵ１または描画コプロセッサ１３
から供給されるリードアドレス毎にデュアルポート画像
メモリ３０を１回アクセスするシングルモードに設定さ
れる。この場合、キャッシュミスが発生すると、そのリ
ードアドレスによって指定されるデータがデュアルポー
ト画像メモリ３０から読み出される。

【０１６１】ステート２では、ＣＰＵ１または描画コプ
ロセッサ１３のアクセスはストリングムーブ命令等の実
行による連続アクセスであるので、プリフェッチ処理が
実行される。この場合、ＶＲＡＭアクセスモードは最初
はシングルモードに設定され、リ−ドアドレスの減少を
考慮して次のデータのプリフェッチが行われる。この状
態で、ｄｅｃがｎ回連続して発生されると、今度はペー
ジモードに切り替えられてアドレス順に連続する複数の
データがプリフェッチされる。

【０１６２】ステート３においても、ＣＰＵ１または描
画コプロセッサ１３のアクセスはストリングムーブ命令
等の実行による連続アクセスであるので、プリフェッチ
処理が実行される。この場合、ＶＲＡＭアクセスモード
は最初はシングルモードに設定され、リ−ドアドレスの
増加を考慮して次のデータのプリフェッチが行われる。
この状態で、ｉｎｃがｎ回連続して発生されるとページ
モードに切り替えられ、アドレス順に連続する複数のデ
ータがプリフェッチされる。

【０１６３】以上のように、図１２のメモリ制御回路に
おいては、アクセスモード判定回路１４４によってＣＰ
Ｕ１または描画コプロセッサ１３のアクセスモードを予
測・判定し、その判定結果に従ってプリフェッチ処理お
よびＶＲＡＭアクセスモードを制御することができる。
したがって、連続アクセスである場合にのみプリフェッ
チ処理やページモードアクセスを利用できるようにな
り、デュアルポート画像メモリ３０からのデータ読み出
しの効率を高めることができる。

【０１６４】尚、ここでは、図２のメモリ制御回路１４
にアクセスモード判定回路１４４を設けた場合について
説明したが、図３、図７それぞれのメモリ制御回路１４
にも同様にしてアクセスモード判定回路１４４を設ける
ことができる。また、ライトアクセス時のアクセスモー
ドも同様にして判定することが可能である。この場合の
判定結果は、キャッシュフラッシュの際のＶＲＡＭアク
セスモードの切り替えに利用される。つまり、ライトア
クセスがランタムアクセスの場合はキャッシュフラッシ
ュはシングルモードのＶＲＡＭアクセスによって実行さ
れ、ライトアクセスが連続アクセスの場合はキャッシュ
フラッシュはページモードのＶＲＡＭアクセスによって
実行される。

【０１６５】図１６はこの発明のさらに他の実施例を示
すブロック図である。この実施例では、メモリコントロ
ーラ１４内に設けられたフレームバッファキャッシュ１
４１に加えて、ＶＬバスインターフェース１２内にシス
テムリードキャッシュを設け、ＣＰＵ１がさらに高速に
ＶＲＡＭデータをリードできるように構成されている。
なお、バスマスタのシステムリードキャッシュへのアク
セスは無効となる。

【０１６６】図１６において、システムリードキャッシ
ュ１２１はＣＰＵ１がＶＲＡＭデータをリードするため
の専用のキャッシュであり、フレームバッファ１４１の
記憶内容の一部を保持する。初期状態において、システ
ムリードキャッシ１２１は空の状態である。従ってシス
テムリードキャッシュ１２１からアドレスがマルチプレ
クサ１２７を介してフレームバッファキャッシュ１４１
に供給される。初期状態においては、フレームバッファ
キャッシュ１４１も空の状態であるので、ＣＰＵ１はＶ
ＲＡＭ３０からデータをページ単位でリードする。この
実施例では４ダブルワードの画像データがＶＲＡＭ３０
からフレームバッファキャッシュ１４１に読み込まれ
る。このとき、ＣＰＵ１がアクセスしようとしたＶＲＡ
Ｍアドレスに対応するデータはリードバッファ１２５を
介してＣＰＵ１に取り込まれる。次に、ＣＰＵ１が前回
のアドレスに隣接するアドレスをアクセスしたとする
と、システムリードキャッシュ１２１ではミスヒットと
なるが、フレームバッファキャッシュ１４１ではヒット
する。フレームバッファキャッシュ１４１２のヒット信
号に応答してシステムリードキャッシュ１２１はシステ
ムキャッシュデータリードサイクルを開始する。すなわ
ち、このサイクルでは、ＣＰＵ１が出力したアドレスに
対応するデータ（１ダブルワード）がリードバッファ１
２５を介してＣＰＵ１に取り込まれるとともに、ライン
（ＤＡＴＡＩＮ）を介してシステムリードキャッシュに
取り込まれる。さらに、システムリードキャッシュは残
りの隣接する３ダブルワードのアドレスを順次フレーム
バッファキャッシュ１４１に送り、フレームバッファキ
ャッシュ１４１に保持されている残りの３ダブルワード
分の画像データをデータバス（ＤＡＴＡＩＮ）を介して
取り込む。さらに、ＣＰＵ１が前回のアドレスに隣接す
るＶＲＡＭアドレスをアクセスした場合、システムリー
ドキャッシュにおいてヒットする。この結果、ＣＰＵ１
はシステムリードキャッシュ１２１からバス（ＤＡＴＡ
ＯＵＴ）を介して目的の画像データをリードする。ＶＬ
バスインターフェース１２側（システムクロック）とメ
モリコントローラ側１４（メモリクロック）との同期化
のためにライトバッファ１２３およびリードバッファ１
２５が設けられている。

【０１６７】なお、コプロセッサ１３がシステムメモリ
２をリードしたときは、ライトバッファ１２３、マルチ
プレクサ１２７を介してリードデータがコプロセッサ１
３内のバッファに取り込まれる。コプロセッサ１３がシ
ステムメモリ２にデータをライトする場合には、ライト
データはリードバッファ１２５を介してシステムメモリ
２に書き込まれる。なお、コプロセッサ１３はシステム
リードキャッシュ１２１により容量の大きなバッファを
有しているので、システムリードキャッシュ１２１をア
クセスすることはない。

【０１６８】図１７は図１６に示すシステムリードキャ
ッシュ１２１の詳細ブロック図である。図１７におい
て、システムキャッシュメモリブロック１２１ａがミス
ヒットでかつフレームバッファキャッシュ１４１がヒッ
ト（ＶＲＡＭリードキャッシュヒット）したとすると、
ページモードで、すなわち４ダブルワード分のＶＲＡＭ
データがキャッシュメモリブロック１２１ａに読み込ま
れる。そのときデータをリードしたアドレスはレジスタ
１２１ｃに格納される。なお、この実施例では、隣接す
るアドレスのＶＲＡＭデータが４ダブルワード単位でシ
ステムリードキャッシュメモリブロック１２１ａに読み
込まれるので、下位２ビットのアドレスは無視すること
ができる。次に、ＣＰＵ１がＶＲＡＭ３０をアクセスし
たとき、そのアドレスはレジスタ１２１ｃに格納された
アドレスと比較器１２１ｄにより比較される。ヒットす
れば、マルチプレクサ１２１ｂにより対応するデータが
出力されてＣＰＵ１に供給される。またミスヒットの場
合には、マルチプレクサ１２７に供給され、システムリ
ードキャッシュ１２１からのアドレスがフレームバッフ
ァキャッシュ１４１に供給され、フレームバッファキャ
ッシュ１４１から画像データがシステムリードキャッシ
ュ１２１に取り込まれる。

【０１６９】このような構成において、システムキャッ
シュ１２１においてヒットした場合には、３システムク
ロック（ＣＫＳ）で済み、フレームバッファキャッシュ
１４１でヒットした場合（７システムクロック）に比べ
て、さらに高速にアクセスが可能となり、背景技術で述
べた画像メモリのアクセス動作との同期化の問題を改善
することができる。

【０１７０】なお、図１６に示す実施例では、ＶＬバス
インターフェースに含まれるキャッシュメモリは読みだ
し専用のシステムリードキャッシュとして構成したが、
ホストプロセッサによりリード／ライト可能なシステム
キャッシュメモリとして構成してもよい。

【０１７１】

【発明の効果】以上のようにこの発明によれば、フレー
ムバッファキャッシュを設けることによってＣＰＵまた
は描画コプロセッサによる画像データのリード／ライト
をフレームバッファのアクセス動作と非同期に実行でき
るようになる。したがって、ＣＰＵまたは描画コプロセ
ッサによる描画性能の向上が図れ、高解像度グラフィク
ス表示に好適な表示制御システムが実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る表示制御システム全
体の構成を示すブロック図。

【図２】図１の表示制御システムに設けられているフレ
ームバッファキャッシュを含むメモリ制御回路の第１の
構成例を示すブロック図。

【図３】図１の表示制御システムに設けられているフレ
ームバッファキャッシュを含むメモリ制御回路の第２の
構成例を示すブロック図。

【図４】図３のメモリ制御回路におけるフレームバッフ
ァキャッシュのリードアクセス動作を説明するための
図。

【図５】図３のメモリ制御回路におけるフレームバッフ
ァキャッシュのフォアグランド／バックグランドの切り
替え動作を説明するための図。

【図６】図３のメモリ制御回路におけるフレームバッフ
ァキャッシュのライトアクセス説明するための図。

【図７】図３の表示制御システムに設けられているフレ
ームバッファキャッシュを含むメモリ制御回路の第３の
構成例を示すブロック図。

【図８】図７のメモリ制御回路における混在アクセスモ
ード時のキャッシュアクセス動作を説明するための図。

【図９】図７のメモリ制御回路における高速矩形転送モ
ード時のキャッシュアクセス動作を説明するための図。

【図１０】図７のメモリ制御回路におけるフレームバッ
ファキャッシュのフォアグランド／バックグランド切り
替えを説明するための図。

【図１１】図２、図３および図７に示した各メモリ制御
回路に設けられるフレームバッファキャッシュの具体的
構成の一例を示す回路図。

【図１２】図３の表示制御システムに設けられているフ
レームバッファキャッシュを含むメモリ制御回路の第４
の構成例を示すブロック図。

【図１３】図１２に示したメモリ制御回路に設けられて
いるアクセスモード判定回路の具体的構成の一例を示す
回路図。

【図１４】図１３に示したアクセスモード判定回路によ
るモ−ド判定動作を説明するための図。

【図１５】図１３に示したアクセスモード判定回路によ
るモ−ド判定結果とプリフェッチ処理との関係を示す
図。

【図１６】この発明の表示制御システムのさらに他の実
施例を示すブロック図であり、ＶＬバスインターフェー
ス回路にシステムリードキャッシュを設けた例を示すブ
ロック図。

【図１７】図１６に示すシステムリードキャッシュの詳
細ブロック図。

【符号の説明】

１…ＣＰＵ、２…メインメモリ、３…システムバス、４
…表示制御システム、１０…ディスプレイコントロー
ラ、１３…描画コプロセッサ、１４…メモリ制御回路、
１６…ＣＲＴコントローラ、３０…デュアルポート画像
メモリ、１２１・・・システムリードキャッシュ、１２
３・・・ライトバッファ、１２５・・・リードバッフ
ァ、１２１ａ・・・データレジスタ、１２１ｂ・・・マ
ルチプレクサ、１２１ｃ・・・アドレスレジスタ、１２
１ｄ・・・比較器、１４１…フレームバッファキャッシ
ュ、１４１ａ…キャッシュメモリブロック、１４１ｂ…
制御回路、１４２…キャッシュインターフェース、１４
３…フレームバッファ制御回路、１４４…アクセスモー
ド判定回路、２０１，２０２，４０１〜４０４…キャッ
シュメモリブロック、３０１，３０２，５０１〜５０４
…マルチプレクサ、６０１…データメモリ、６０２…タ
グメモリ、６０３…バリッドフラグレジスタ。

Claims

【特許請求の範囲】

【請求項１】表示制御システムが設けられるホストコ
ンピュータのＣＰＵ（中央処理装置）および表示制御シ
ステム内に設けられる描画用コプロセッサによって生成
された画像データを記憶する画像メモリと、この画像メモリに記憶されている前記画像データをディ
スプレイに表示する表示手段と、前記画像メモリに記憶されている前記画像データの一部
を記憶し、前記プロセッサからのリード／ライト要求に
したがって前記画像データの読み出し／書き込みが実行
されるように構成されたキャッシュメモリと、前記ホストコンピュータのＣＰＵ又は前記描画用コプロ
セッサからリード要求されたデータが前記キャッシュメ
モリに記憶されているか否かに従って前記キャッシュメ
モリのキャッシュヒット／キャッシュミスを検出するヒ
ット検出手段と；前記キャッシュメモリ、前記画像メモ
リおよび前記ヒット検出手段と結合され、前記ヒット検
出手段によるキャッシュミスの検出に応答して、前記画
像メモリの画像データを前記キャッシュメモリに転送し
て前記キャッシュメモリの内容を入れ換えるメモリ制御
手段とを具備することを特徴とする表示制御システム。
【請求項２】前記メモリ制御手段は、前記画像メモリ
をページモードでリードアクセスしてアドレス順に連続
した複数の画像データを連続して前記画像メモリから前
記キャッシュメモリに転送することを特徴とする請求項
１記載の表示制御システム。
【請求項３】前記メモリ制御手段は、前記表示手段が
前記ディスプレイに画像データを表示する表示タイミン
グに同期して前記キャッシュメモリから前記画像メモリ
へのデータ転送を実行し、定期的に前記画像メモリの画
像データを更新することを特徴とする請求項１記載の表
示制御システム。
【請求項４】前記キャッシュメモリは、互いに独立し
てデ−タ読み出し／書き込み可能な第１および第２のキ
ャッシュメモリブロックを含み、前記プロセッサおよび
前記メモリ制御手段によるキャッシュアクセスが同時実
行されるように前記第１および第２のキャッシュメモリ
ブロックをそれぞれ前記プロセッサおよび前記メモリ制
御手段に交互に切り替えて接続するキャッシュ切り替え
手段をさらに具備することを特徴とする請求項１記載の
表示制御システム。
【請求項５】前記メモリ制御手段は、前記プロセッサ
に接続されている前記第１および第２のキャッシュメモ
リブロックの一方に記憶されている画像データに後続す
る画像データを、前記画像メモリから読み出して前記第
１および第２のキャッシュメモリブロックの他方にプリ
フェッチするプリフェッチ手段を具備することを特徴と
する請求項４記載の表示制御システム。
【請求項６】前記プリフェッチ手段は、前記画像メモ
リをページモードでリードアクセスしてアドレス順に連
続した複数の画像データを連続的に前記画像メモリから
前記他方のキャッシュメモリブロックに転送することを
特徴とする請求項５記載の表示制御システム。
【請求項７】前記プロセッサからリード要求されたデ
ータが、そのプロセッサに結合されているキャッシュメ
モリブロックに記憶されているか否かに従ってキャッシ
ュヒット／キャッシュミスを検出するヒット検出手段を
さらに具備し、前記キャッシュ切り替え手段は、前記ヒット検出手段に
よるキャッシュミスの検出に応答して、前記プロセッサ
が接続されるキャッシュメモリブロックを前記プリフェ
ッチ手段によって画像データがプリフェッチされている
キャッシュメモリブロックに切り替えることを特徴とす
る請求項４記載の表示制御システム。
【請求項８】前記プロセッサからライト要求されたデ
ータが前記画像メモリの所定ロウライン上のデータであ
るか否かに従ってキャッシュヒット／キャッシュミスを
検出するヒット検出手段をさらに具備し、前記キャッシュ切り替え手段は、前記ヒット検出手段に
よるキャッシュミスの検出に応答して、前記プロセッサ
が接続されるキャッシュメモリブロックを前記第１およ
び第２のキャッシュメモリブロックの一方から他方に切
り替えることを特徴とする請求項４記載の表示制御シス
テム。
【請求項９】前記メモリ制御手段は、前記キャッシュ
切り替え手段によるライトキャッシュメモリブロックの
接続切り替に応答して、そのメモリ制御手段に新たに接
続されたキャッシュメモリブロックに格納されている画
像データを前記画像メモリに書き込むことを特徴とする
請求項８記載の表示制御システム。
【請求項１０】前記キャッシュメモリは、前記画像メ
モリに書き込む画像データをそれぞれ記憶し互いに独立
してデータ書き込み／読み出しが可能な第１および第２
のライトキャッシュメモリブロックと、前記画像メモリ
から読み出された画像データをそれぞれ記憶し互いに独
立してデータ書き込み／読み出しが可能な第１および第
２のリードキャッシュメモリブロックとを含み、前記ライトキャッシュメモリブロックに対するライトア
クセスおよびリードアクセスが前記プロセッサおよびメ
モリ制御手段によって同時実行されるように前記第１お
よび第２のライトキャッシュメモリブロックをそれぞれ
前記プロセッサおよび前記メモリ制御手段に交互に切り
替えて接続するライトキャッシュ切り替え手段と、前記リードキャッシュメモリブロックに対するリードア
クセスおよびライトアクセスが前記プロセッサおよびメ
モリ制御手段によって同時実行されるように前記第１お
よび第２のリードキャッシュメモリブロックをそれぞれ
前記プロセッサおよび前記メモリ制御手段に交互に切り
替えて接続するリードキャッシュ切り替え手段とをさら
に具備することを特徴とする請求項１記載の表示制御シ
ステム。
【請求項１１】前記メモリ制御手段は、前記プロセッ
サによってリードアクセスされている前記第１および第
２のリードキャッシュメモリブロックの一方に記憶され
ている画像データに後続する画像データを前記画像メモ
リから読み出し、前記第１および第２のリードキャッシ
ュメモリブロックの他方にプリフェッチするプリフェッ
チ手段を具備することを特徴とする請求項１０記載の表
示制御システム。
【請求項１２】前記プリフェッチ手段は、前記画像メ
モリをページモードでリードアクセスしてアドレス順に
連続した複数の画像データを連続的に前記画像メモリか
ら前記第１および第２のリードキャッシュメモリブロッ
クの他方に転送することを特徴とする請求項１１記載の
表示制御システム。
【請求項１３】前記プロセッサからリード要求された
データがそのプロセッサに結合されているリードキャッ
シュメモリブロックに記憶されているか否かに従ってキ
ャッシュヒット／キャッシュミスを検出するヒット検出
手段をさらに具備し、前記リードキャッュ切り替え手段は、前記ヒット検出手
段によるキャッシュミスの検出に応答して、前記プロセ
ッサが接続されるリードキャッシュメモリブロックを前
記プリフェッチ手段によって画像データがプリフェッチ
されているリードキャッシュメモリブロックに切り替え
ることを特徴とする請求項１１記載の表示制御システ
ム。
【請求項１４】前記プロセッサによってライト要求さ
れたデータがそのプロセッサに結合されているライトキ
ャッシュメモリブロックに記憶されているデータと同一
の表示ライン上のデータであるか否かに従ってキャッシ
ュヒット／キャッシュミスを検出するヒット検出手段を
さらに具備し、前記ライトキャッュ切り替え手段は、前記ヒット検出手
段によるキャッシュミスの検出に応答して、前記プロセ
ッサが接続されているライトキャッシュメモリブロック
を他方のライトキャッシュメモリブロックに切り替える
ことを特徴とする請求項１０記載の表示制御システム。
【請求項１５】前記メモリ制御手段は、前記ライトキ
ャッシュ切り替え手段によるライトキャッシュメモリブ
ロックの接続切り替に応答して、そのメモリ制御手段に
新たに接続されたライトキャッシュメモリブロックに格
納されている画像データを前記画像メモリに書き込むこ
とを特徴とする請求項１４記載の表示制御システム。
【請求項１６】プロセッサによって生成された画像デ
ータを記憶する画像メモリと、この画像メモリに記憶されている前記画像データをディ
スプレイに表示する表示手段と、前記画像メモリから読み出された画像データを記憶し、
前記プロセッサからのリード要求にしたがって前記画像
データの読み出しが実行されるように構成されたキャッ
シュメモリと、前記プロセッサから供給されるリードアドレスの変化の
履歴に従って、前記プロセッサによるリ−ドアクセス
が、アドレス順に連続したデータを順次リードする連続
アクセスモードであるか否かを判定するアクセスモード
判定手段と、このアクセスモード判定手段によって連続アクセスモー
ドであることが判定された際、前記プロセッサによって
リード要求された画像データに後続するアドレスの画像
データを前記画像メモリから読み出して前記キャッシュ
メモリにプリフェッチするプリフェッチ手段とを具備す
ることを特徴とする表示制御システム。
【請求項１７】前記キャッシュメモリは前記プロセッ
サによりリード／ライト可能でかつ最大データ幅がｎ
（ｎは８以上の正の整数）ビットの第１及至第４のキャ
ッシュメモリブロックで構成され前記プロセッサが前記
第１及び第２のキャッシュメモリブロックに、前記画像
メモリに書き込む画像データを２ｎビット単位で書き込
んでいる間、前記メモリ制御手段は前記第３及至第４キ
ャッシュメモリブロックに記憶されている画像データを
２ｎビット単位でリードし、前記画像メモリに書き込む
ことを特徴とする請求項１記載の表示制御システム。
【請求項１８】前記メモリ制御手段に接続されるとと
もに、バスを介して前記ホストコンピュータのＣＰＵと
接続され、前記第１キャッシュメモリに記憶されている
画像データの一部を記憶するデータ格納手段を有するバ
スインターフェース手段とを備えたことを特徴とする請
求項３記載の表示制御システム。
【請求項１９】前記データ格納手段は、キャッシュメ
モリで構成され、ホストプロセッサからのリード要求に
従って、前記画像データの読みだし／書き込みが実行さ
れるように構成されていることを特徴とする請求項１８
記載の表示制御システム。
【請求項２０】前記バスインターフェース手段は、前
記ホストプロセッサにより前記キャッシュメモリ手段に
書き込む画像データを記憶するライトバッファと、前記
キャッシュメモリから読みだされた画像データを記憶す
るリードバッファをさらに有することを特徴とする請求
項１８記載の表示制御システム。