JPH0348370A

JPH0348370A - メモリアクセス制御回路

Info

Publication number: JPH0348370A
Application number: JP2104968A
Authority: JP
Inventors: Mitsuo Ouchi; 大内　光郎; Hiroshi Katayama; 博史片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-21
Filing date: 1990-04-20
Publication date: 1991-03-01
Anticipated expiration: 2015-05-08
Also published as: JP3038781B2; DE69021429D1; US5394535A; DE69021429T2; EP0393722A2; EP0393722B1; EP0393722A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理ユニットとメモリとをインタフェ
ースするメモリアクセス制御回路に関し、特にＣＲＴや
プリンタを用いて文字，図形等を表示するグラフィック
スシステムにおけるグラフィックスコントローラのため
のメモリアクセス制御回路に関する。

〔従来の技術〕

メモリアクセス制御回路はデータ処理ユニットとメモリ
との間に介在し、データ処理ユニットからのアクセス要
求にもとづき指定されたアクセス方式に従ってメモリに
対するデータのりード／ライトを実行する。

グラフィックスにおいても、文字，図形等の描画データ
処理を実行する描画制御ユニットと表示中の文字，図形
データをストアしているフレームバッファメモリとの間
にメモリアクセス制御回路が介在している。グラフィッ
クスコントローラが文字，図形等を描画するということ
は、描画制御ユニットが描画すべき文字，図形データを
作威し、同データをメモリアクセス制御回路を介してフ
レームバッファメモリに書き込むことである。フレーム
バッファメモリに対するアクセスはワード単位で行なわ
れるが、実際の描画のための処理はアクセスされた１ワ
ードの中の１乃至数ビット単位で行われることが多い。

これは、グラフィックスシステムにおける処理の単位と
なる１ビクセル（画素）が一般的に１乃至４ビットで構
成され、１ワードの中に数ビクセルが存在するからであ
る．例えば、直線，円，円弧の線描画では、１ワード中
の処理の対象となるビクセルは１個（場合によっては２
，３個）である。したがって、フレームバッファメモリ
から読み出した１ワード中の処理すべきピクセルデータ
だけを、描画すべき゛線種データやカラーデータに従っ
て修正し、その結果をフレームバッファメモリの元のア
ドレスに書き込む。この場合、フレームバッファメモリ
からの１ワードデータのリード、所定のビクセルデータ
の修正および修正後のデータのライトという段階の動作
が必要となる。以下、この動作をリードモディファイラ
イト（ＢＭＷ）アクセスと呼ぶ。

一方、近年になってアクセススピードを高速化するため
に工夫されたアクセスモードを有するメモリが開発され
実用化されている。その一つに、ライトパービット（Ｗ
ＰＢ）アクセスモードがある。このアクセスは、修正デ
ータとともに１ワード内のどのビットを修正するかを示
すマスクデータをメモリに供給することにより、マスク
データによって指定されたビットのデータが修正データ
に従ってメモリ内で自動的に修正されるものである。か
かるアクセスを使用すれば、グラフィックスコントロー
ラは修正データをマスクデータをメモリに供給するだけ
でよく、メモリに対するテータリードアクセスおよびデ
ータ修正処理を実行する必要がなくなる。すなわち、Ｗ
ＰＢアクセスはランダムライトアクセスと同等のアクセ
ススピードでＢＭＷアクセスと同等の処理を行なうこと
ができ、メモリアクセス効率を５０％程度向上すること
ができる。ＷＰＢアクセスは上述した線描画のような処
理対象となるピクセルの元のデータを必要としない描画
処理に有効である。

アクセススピードの高速化のための別のモードとしてペ
ージモードアクセスがある。このアクセスは、メモリへ
の入力アドレスを行アドレスと列アドレスに分割し、行
アドレスをページ、列アドレスをページ内アドレスとし
て、同一ページ内のワードを連続してアクセスする場合
は、２回目からのブードのため、行アドレスを不要とす
るものである。グラフィックスシステムでは、ある領域
（ソース領域）のデータを別の領域（デステネーション
領域）に転送するビットブロック転送（ＢｉｔＢｌｔ）
処理があり、同処理にページモードアクセスの使用が有
効となる。

このように、グラフィックスシステムで用いられたメモ
リが有するアクセスモードを描画処理に応じて最適に選
ぶことにより、メモリアクセスのスピード効率は格段に
向上される。どのアクセスモードが選択されるかは、描
画制御ユニットが要求される描画処理にもとづき実行す
る描画アルゴリズムに従ってメモリアクセス制御回路へ
のアクセス方式の指定によって実現される。

〔発明が解決しようとする課題〕

しかしながら、どのようなアクセスモーＦを有するメモ
リが使用されるかは構築すべきシステムに依存しており
、描画制御ユニソトの描画アルコリズムをファームウェ
アで固定化する段階ではどのアクセスモードな有するメ
モリが使用されるかは見えないのである。しかも、最近
のシステムでは、描画処理の対象となるメモリはフレー
ムバッファメモリたけではなく、システムのホストとな
るＣＰＵが使用する所謂システムメモリまで広がってい
る。ＣＰＵによるシステムメモリへのアクセス頻度は一
般的に高いため、コスト面からシステムメモリとしては
ＷＰＢアクセスモードをもたない通常のダイナミックメ
モ！Ｊ　（ＤＲＡＭ）が使用され、また、システムメモ
リが接続されるシステムバスは一般的にページモードア
クセスの仕様をもたない。このように、フレームバッフ
ァメモリおよびシステムメモリともに抽常のＤＲＡＭが
使用される場合もあれば、前者にＷＰＢアクセスおよび
／又はページモードアクセスを有するメモリが後者に通
常のＤＲＡＭがそれぞれ使用される場合もある。

そこで、同一の描画処理であっても使用されるメモリが
有するアクセスモードを考えて複数の描画アルゴリズム
を用意しておくことが考えられる。

しかしながら、複数の描画アルゴリズムを用意すること
はそれらを実行するためのファームウェアを拡張するこ
とになり、描画制御ユニットのコスト上昇をもたらす。

しかも、所定の条件を判別して最適な描画アルゴリズム
を選択するためには、判別のためのアプリケーション側
のソフトウェアの負担が増大する。さらに、将来より高
速のアクセスモードを有するメモリが出現した場合には
、描画制御ユニットそのものの開発をやり直す必要があ
る。

したがって、本発明の目的は、データ処理装置が指定す
るアクセス方式で変更することなく、使用されるメモリ
が有するアクセスモードおよび／又は必要なデータアク
セスに最適にメモリアクセスを自動的に決定して同アク
セスを実行するメモリアクセス制御回路を提供すること
にある。

本発明の他の目的は、使用されるメモリに応じて実行す
べき描画処理に最適なアクセスを実行するメモリアクセ
ス制御回路を備えたグラフィックスコントローラを提供
することにある。

本発明のさらに他の目的は、描画制御ユニットからのア
クセス要求の種類に対しその種類の数よりも多い数のメ
モリアクセスを実行することができ、かつどのアクセス
を実行するかを自動的に判別するメモリアクセス制御回
路を提供することにある。

〔課題を解決するための手段〕

本発明によるメモリアクセス制御回路は、データ処理装
置から発行されたメモリに対するアクセス要求を受け取
る手段と、当該発行されたアクセス要求が有するアクセ
ス情報を判定して実行すべきアクセス方式を指定する情
報を生成するアクセス方式指定情報生成手段と、上記発
行されたアクセス要求により指定されるアクセス方式で
メモリアクセスを実行する手段を有するとともにそれ以
外のアクセス方式によるメモリアクセスを実行する手段
を有し、これら複数のアクセス方式の中から上記情報に
よって指定されたアクセス方式を選択し、当該選択され
たアクセス方式によりメモリアクセスを実行するアクセ
スシーケンス制御手段とを備えている。

すなわち、本発明では、アクセスシーケンス制御手段に
複数のメモリアクセス方式を管理し実行する機能をもた
せており、描画制御ユニットのようなデータ処理装置を
複数のメモリアクセス方式の管理から解放している。ア
クセスシーケンス制御手段がどのアクセス方式によるメ
モリアクセスを実際に実行するからは、アクセス方式指
令情報生戒手段からの情報にもとづき決定される。この
生成手段は発行されたアクセス要求が有するアクセス情
報を判定してアクセス方式指定情報を生戒している。

〔実施例〕

以下、図面を用いて本発明を詳細に説明する。

ｍｌ図は本発明の一実施例によるメモリアクセス制御回
路５２を有するグラフィックスコントローラ５０を示す
。メモリアクセス制御回路５２は描画制御ユニット５１
とフレームバッファメモリ５３，システムメモリ５４と
の間に介在し、メモ！７５３．５４に対するアクセスを
実行する。描画制御ユニッ｝５１は図示しないＣＰＵに
よる指令にもとづき描画のための動作を実行する。

描画を行うためには、ＣＰＵはまず描画モード・レジス
タ６へ描画モードを設定し、描画制御ユニット５１へ描
画パラメータと描画コマンドを発行する。描画コマンド
は直線描画，多角形内塗りつぶし、ＢｉｔＢｉｔ等のよ
うに、図形描画装置の動作を指示するものであり、描画
パラメータは描画開始座標や線種パターンのようにその
描画を行うために必要なパラメータである。描画モード
とは、描画を行うときのライトデータ発生器４２の出力
（Ｓ）３１と描画先ビクセルの元のデータ（Ｄ）との関
係を示すもので、代表的なものを第２図に示す．この演
算はＢＭＷ演算器５によって行われるが、そこでは、さ
らにマスク発生器４３からのマスクデータ３２による演
算も併せて行われる。ＢＭＷ演算器５の出力“Ｗ′は、
ライトテータ３ｌを゛Ｓ′描画先ビクセルのデータを“
Ｄ　Ｉ、マスク・データ３２を“Ｍ゛　とするとＷ＝（ＭＡＤ）■（ＭＡ（Ｓ　ＯＰ　Ｄ））と表される
。ただし、“Ａ′は論理積演算、゛Ｖ゜は倫理和演算、
　’ｏｐ’は描画モードによって示される第２図の演算
内容である。描画先ピクセルのデータ　ｌ　Ｄ　ｌ　は
リードアクセスによってフレームバッファ５２から読み
出されたリードデータ３３として得る。

図形描画装置５０は、描画コマンドを受け取ると描画パ
ラメータの６値をもとに、アドレス発生器４１．ライト
データ発生器４２，マスク発生器４３を制御して描画す
べきピクセルあるいはワードに対応した描画アドレス３
０，ライトデータ３１，マスクデータ３２を生成する。

これは、描画シーケンス制御回路４０が内蔵するファー
ムウェアによって描画ユニッ｝５１内の各種演算器やレ
ジスタを制御することによって行う。

メモリアクセス制御装置５２は、描画制御ユニット５１
が出力する各種データ／信号をもとに、メモリ５３．５
４のアクセスを行う。メモリアクセス制御回路５２はア
クセスシーケンス制御回路４を有しており、この回路４
には描画制御ユニノ｝５１のリード／ライトフラグ４５
からリード／ライトアクセス指定信号（ＲＷ）２６が供
給されている。本実施例では、ＲＷ信号２６が“Ｌ”の
ときはランダムリードアクセス（以下、Ｒアクセスとい
う）が指定され、“Ｈ”のときはＢＭＷアクセスが指定
される。すなわち、描画シーケンス制御回路４０は各種
の描画コマンドにもとづいて描画処理をＲアクセスとＢ
ＭＷアクセスを用いて実行するようにその描画アルゴリ
ズムが決められている。実際のアクセスはアクセス要求
（ＡＲＥＱ）信号２７に同期して実行され、ンーケンス
制御回路４がアクセス終了（ＡＥＮＤ）信号２８を返す
ことで１回のアクセス終了を描画シーケンス制御回路４
０に通知する。フレームバッファメモリ５３が有するア
クセスモードを有効に活用してアクセス時間を短縮する
ために、アクセスシーケンス制御回路４はＡＮＤゲート
３９の出力レベルも参照する。ＡＮＤゲート３６の一方
の入力にはアドレス比較器２の出力が供給され、同比較
器２はアドレス発生器４ｌの出力３０、すなわちアクセ
スすべきアドレスが領域レジスタ７に設定されたアドレ
ス領域内のものかどうかを検出する。本実施例では、フ
レームバッファメモリ５３はアドレス″０　４　０　０
　０　０Ｈ”乃至“０９００００Ｈ”の空間に割り当て
られてある。フレームバツファメモリ５２としてＷＰＢ
アクセスモードな有するメモリが使用されている場合は
、領域レジスタ７にＣＰＵによる初期設定時にアドレス
情報の上位８ビット“０４Ｈ”と゜゜０９Ｈ”とが設定
される。

したがって、アクセスすべきアドレスがＷＰＢアクセス
モード３４のフレームバッファメモリ５３である場合に
は、ＡＮＤゲート３９の一方の入力（アドレス比較器２
の出力）は“Ｈ”となる。一方、アクセスすべきアドレ
スがシステムメモリのときやフレームバッファメモリ５
３としてＷＰＢアクセスモードが有しない通常のＤＲＡ
Ｍ等が用いられたときは、アドレス比較器２の出力は゛
Ｉ，　＋１となる。Ａ　Ｎ　Ｄゲート３９の他方の入力
には、描画モード判定器２８の出力（ＲＭ）２３が供給
される。ＲＭ信号２３は、第２図に示すように、ＢＭＷ
演算器の演算内容が“′置換“か“反転置換”のみ、す
なわち、描画すべきピクセルのテータを参照しないとき
にのみ、“Ｈ゛′となる。かくして、描画すべきピクセ
ルがＷＰＢアクセスモード付のフレームバッファメモリ
５３であって描画モードが置換か又は反転置換のときＡ
ＮＤゲート３９の出力は“゜Ｈ′となる。アクセスシー
ケンス制御回路４は描画制御ユニット５ｌがＢＭＷアク
セス要求が指定されても、ＡＮＤゲート３９の出力カ“
Ｈ”のときは、ＷＰＢアクセスを実行すべくその出力の
アクセス制御信号４１を変更する。

アクセス制御信号４ｌは、アドレス３０を一時保持する
ラッチ１１のためのラッチイネーブル信号１１１，Ｒ−
ＭＷ演算器４７からの出力を転送するトライステート出
力バッファｌ２のためのデータ出力イネーブル信号１２
ｌ１メモリ５３．５４からのリードデータを内部に取り
込むトライステート入カバッファ１３のためのデータ入
カイネーブル信号１　３　１　，マスクデータ３２を一
時保持するラッチ１５のためのラッチイネーブル信号１
５ｌ，マルチプレクサ（ＭＰＸ）１９を制御しアドレス
／マスクを切換えて出力するためのアドレス／マスク切
換信号１９１，ＲＭＷ演算器４７に対する演算タイミン
グ信号４７１を有し、さらにアッフセレクト信号、デー
タリード又はライトを指示するＲ／Ｗ信号および上記の
７ドレス／マスク切換信号を制御バス５７を介してメモ
！Ｊ５３，５４に供給する。バス５５および５６はそれ
ぞれアドレスおよびデータバスであり、アドレスバス５
５はＷＰＢアクセスモード付のメモリの場合、マスク，
アドレスのマルチプレックスバスとなる。

今１描画制御ユニット５１がメモリアクセス制御回路５
２に対しＲＭＷアクセスを要求したとすると、ＡＮＤゲ
ート３９の出力が“Ｌ”ならば、第１０図に示すタイミ
ングでＢＭＷアクセスが実行される。すなわち、Ｔ１ス
テートにおいて描画制御ユニッ｝５１からのアクセス要
求に対し実際に実行すべきアクセスが決定され、Ｔ２ス
テートでその決定されたアクセスが起動される。本例で
はＢＭＷアクセスであるので、アクセスされたビクセル
のデータはＴ４ステートでＲＭＷ演算器４７に転送され
、Ｔ５ステートでＲＭＷ演算が実行され、そしてＴ６ス
テートで演算結果がライトデータとしてアクセスされた
ピクセルに書き込まれる。

Ｔ６ステートは次のアクセスのためのＴｌ’ステートと
なる。

一方、第ｌ１図のように、描画制御ユニット５１からの
ＢＭＷアクセス要求に対しＡＮＤゲート３９の出力が“
Ｈ　Ｉ１ならば、アクセスシーケンス制御回路４はＷＰ
Ｂアクセスを実施する。すなわち、Ｔ２ステートでアド
レス／マスク切換信号が“Ｌ”となってマスクデータが
出力され、Ｔ３ステートの中間で今度はアドレスが出力
される。

Ｔ３ステートの間ＲＭＷ演算器４７は置換演算を実行し
、その出力はＴ４ステートで起動される。

このように．ＢＭＷアクセスでは６ステートのアクセス
時間を要したのに対し，ＷＰＢアクセスは４ステートで
済む。最後に、描画制御ユニット５１からのＲアクセス
は第１２図のタイミングで実行される。

第４図に本発明の第２の実施例によるメモリ・アクセス
制御回路を示す。第１図と同一機能部は同じ番号で示し
ている。異なるとろこは、マスクデータ３２の全てのヒ
ットが“０′゛であるかあるいは“ｌ”である場合にそ
れを示す信号を出力するマスク比較器ｌと、アドレス比
較器２の出力に応答してフレームバッファメモリ５３と
システムメモリ５４に接続されているメモリの種類を出
力するメモリタイプ・レジスタ８がさらに設けられてい
る。レジスタ８は描画アドレス３０に対応するメモリの
タイプをＭＴ信号として出力し、マスク比較器１からの
ＭＯ信号２１はマスクデータ３２の全てのビットが゛Ｌ
′であった時Ｉ　Ｈ　ｌ　となり、Ｍｌ信号２２はマス
クデータ３２の全てのビットが゛Ｈ“であった時゛Ｈ”
となる。メモリタイフレジスタ８に設定されるメモリタ
イプは本実施例では次のように定めている。

０・・・・・・ＷＰＢアクセスができないＤＲＡＭ２・
・・・・・ＷＰＢアクセスが可能なＤＲＡＭ次に、本実
施例におけるメモリアクセス制御装置の動作原理につい
て説明する。あらかじめ、ＣＰＵは図形の描画モード（
第２図）を描画モードレジスタ６に、フレームバッファ
領域の上限と下限のアドレスは領域レジスタ７に、フレ
ームバッファ５３及びシステムメモリ５４に使用されて
いるメモリタイプはメモリタイプ・レジスタ８にそれぞ
れ設定されている。フレームバッファ５２とシステム・
メモリ５３はそれぞれ異なったタイプのメモリが使用で
きる。

描画制御ユニット５１はその内部に有するアドレス発生
器４１によって、フレームバッファ５３上でのアクセス
すべきピクセルを含むワードの描画アドレス３０を生成
する。また、アドレス発生器４３によってワード内のア
クセスすべきビットをマスクデータとして生成する。Ｂ
ＭＷアクセスの場合は、ライトデータ発生器４２が描画
のためのライトテータ３ｌを生戒する。ＲＷ信号は、そ
の信号がＩ　Ｌ　ｌ　の時当該アクセスがリードアクセ
スであることを、　Ｉ　Ｈ　ｌの時ＲＭＷアクセスであ
ることを示す。これらの図形描画装置が生成する信号は
、描画リクエスト信号２７と共にメモリアクセス制御装
置５２に入力される。

メモリアクセス制御装置５２では、描画リクエスト信号
２７がアクティフにされることによって図形描画装置５
ｌからの他の入力データが確定したものとみなし、以下
の動作を開始する。

最初、マスクデータ３２をマスク比較器１に入力する。

マスク比較器１は、マスクデータ３２のすべてのビット
が０であった場合にはＭＯ信号２ｌを、すべてのビット
が１であった場合にはＭｌ信号２２を“Ｈ′にする。こ
のＭＯとＭｌの信号は、アクセスシーケンス制御回路４
へ入力される。

同時に、描画アドレス３０をアドレス比較器２に入力す
る。アドレス比較器２は、領域レジスタ７の値と描画ア
ドレス３０を比較し、当該アクセスがフレームバッファ
５３に対するものかシステムメモリ５２に対するものか
を判定する。さらに、このアドレス比較器２の出力はメ
モリタイプレジスタ８に接続され、アクセスの対象に応
じたメモリタイプの値をＭＴ信号２０として出力する。

描画モードレジスタ６の内容を判別する描画モード判定
器３８は描画先アドレスのデータをデータ更新の演算時
に必要としない描画モード（置換等）の場合は“Ｈ”に
なり、描画先アドレスのテータな演算時に必要とする昂
１画モード（論理積等）の場合は゛Ｌ′になるＲＭ信号
２３を出力する（第２図）。

アクセスシーケンス制御回路４へは、上記説明のＲＷ信
号２６，ＭＴ信号２０，ＭＯ信号２１，Ｍ１信号２２，
ＲＭ信号２３が入力される。アクセス・シーケンス制御
回路４は、これらの入力から第５図に示すようなメモリ
・アクセスの方法を選択する。このアクセス方法選択は
以下のような基準に従っている。

１．ＢＭＷアクセス（ＲＷ＝Ｈ）の場合（１）通常の状
態ではＢＭＷアクセスを行ウが、以下の条件を満たす場
合はそれに応じたアクセス方法によるメモリ・アクセス
を行う。

（２）マスクデーク３２のすべてのビットが０（ＭＯ＝
Ｈ）の場合マスクがすべてＯなので更新は生じない。

したがって、アクセスそのものを省略することができる
。

（３）マスクデータ３２のすべてのビットがｌ（Ｍｌ＝
１）で、かつデータ更新の演算時に描画先アドレスのデ
ータを必要としない演算モード（ＲＭ＝Ｈ）の場合すべてのビットがデータ更新の対象となるので、従来の
アドレス単位のランダムライトアクセスを実行する。

（４）データ更新の演算時に描画先アドレスのデータを
必要としない演算モード（ＲＭ＝Ｈ）の場合で、かつメ
モリタイプが２　（ＷＰＢアクセスが可能なメモリ）で
ある場合ＷＰＢアクセスができる条件なので、Ｗ　Ｐ　Ｂアクセ
スを行う。

■．リード・アクセス（ＲＷ＝Ｌ）の場合すべての場合
にランダム・リードアクセスを行う必要がある。

このようにして第５図より得られるアクセス方法に従い
、アクセスシーケンス制御回路４は当該アクセスを行う
ために必要となるメモリ制御信号５７や３ステートバッ
ファ１２〜１４，ラッチ１　１，ｌ　５，ＭＰＸＩ　９
および演算器４７のための制御信号を出力する。

ＢＭＷアクセス，ＷＰＢアクセスおよびＲアクセスのタ
イミング図はそれぞれ第ｌＯ乃至第１２図であり、ラン
ダムライト（ｌｉ’）アクセスおよびＮＯＰ時のタイミ
ング図はそれぞれ第工３図，第１４図となる。

メモリ制御信号５７にもとづき、メモリ５３，５４内の
タイミングコントローラは対象がＶＲＡＭによって構成
されるフレームバッファノ４合＋ｉ、．ＲＡＳ，ＣＡＳ
，Ｗ百／西Ｅ，Ｄ了／σ百等の制御信号を生威し、対象
がＷＰＢアクセスのできないＤＲＡＭによって構成され
るシステムメモリの場合はＲＡＳ，ＣＡＳ，ＷＥ，σ百
等を生成する。

実際にどのようなアクセスが制御されるかを第８図，第
９図で説明する。第８図は直線描画に一部分を示してお
り、斜線で示されるピクセルが一直線描画の対象となる
。ｌワードは４ビクセルで構成サれる。フレームバッフ
ァメモリ５３がＷＰＢアクセスモードをもたないときは
、ＢＭＷアクセスによってピクセル１から６の描画が実
行される（例ｌ）。一方、ＷＰＢアクセスモードを有す
るメモリでフレームバッファが構成されているときは、
ＢＭＷアクセスに代えてＷＰＢアクセスカ実行サれる（
例２）。第９図は矩形領域のデータ転送（ＢｉｔＢｉｔ
）における転送先での書き込み動作である。

例１はすべてのワードに対し、ＢＭＷアクセスが実行さ
れた例である。ここで、ワード（ｉ＋１）とワード（ｉ
＋２）ではマスク・データがすべて１　（Ｍ１＝　’Ｈ
’　）であるので、データ転送のように描画モードが“
置換”　（ＲＭ＝　’Ｈ’　）の場合は第８図により、
これらのワードのアクセス方法をＢＭＷアクセスからＷ
アクセスへ変更することができる（第９図の例３）。さ
らに、メモリタイブ２　（ＷＰＢアクセスが可能なメモ
リ）の場合には、ワード（ｉ）やワード（ｉ＋３）のよ
うにマスクに“Ｌ′の部分と゛Ｈ゜の部分が混在する場
合（ＭＯ＝Ｍ１＝“Ｌ′）でもＢＭＷアクセスに代えて
ＷＰＢアクセスを行うことができる（第９図の例４）。

それぞれのアクセス方法によるアクセス時間は以下に示
す。

ランダム・ライト・アクセス（Ｗ）　　：　１　５　０
　ｎｓｅｃＷＰＢ７クセス　　　　（ＷＰＢ）　　：　
１　５　Ｑ　ｎｓｅｃＲＭＷアクセス　　　　　（ＢＭ
Ｗ）　　：　２　５　０　ｎｓｅｃこのように、第４図
のアクセス制御回路によって、使用されるメモリのタイ
プに応じて自動的に最適のアクセスモードが実行され、
アクセス速度が向上される。

次に、本発明の第３の実施例について図面を参照して詳
細に説明する。第３の実施例は、ページモード・アクセ
スに対応することができるメモリ・アクセス制御装置の
構成例であり、第６図にブロック図を示す。相違点は示
すと、描画アドレス３０とラストアドレスレジスタ９の
値を比較し、その比較結果を出力するアドレス比較器３
と、前回のメモリアクセス時の描画アドレス３０を保持
するラストアドレス・レジスタ９と、ラストアドレスレ
ジスタ９が示すアドレスのメモリの値を保持するラスト
データレジスタＩＯが設けられている。アドレス比較器
３の出力２４は描画アドレス３０とラストアドレスレジ
スタ９の値が一致した場合に゛Ｈ′となるＳＡ信号、２
５は描画アドレス３０とラストアドレス・レジスタ９の
値が同じページであった場合に゛Ｈ′となるＳＰ信号で
ある。メモリタイプレジスタ８に設定するメモリ・タイ
プは、本実施例においては次の様に設定される。

０・・・・・・ページモードアクセスができないＤＲＡ
Ｍｌ・・・・・・ページモードアクセスが可能なＤＲＡ
Ｍ本発明の第２の実施例におけるメモリ・アクセス制御
装置の動作原理について、第１の実施例と異なる部分を
重点に説明する。

あらかじめ描画モードレジスタ６，領域レジスタ７，メ
モリタイプ・レジスタ８に値を設定することは、第１の
実施例と同様である。また、ｈ１１画制御ユニット５１
が発生する信号についても同様である。

メモリアクセス制御装置５２では、まず入力された描画
アドレス３０がアドレス比較器２によって比較され、そ
の結果アクセスする領域によって選択されるメモリタイ
プが、ＭＴ信号２０としてアクセスシーケンス制御回路
４へ入力される。

同時に、描画アドレス３０はアドレス比較器３にも入力
される。アドレス比較器３は、描画アドレス３０の値と
前回のアクセスにおける描画アドレスを保存しているラ
イトアドレス・レジスタ９の値を比較し、ＳＡ信号２４
とＳＰ信号２５を出力する。ここで、ＳＡ信号２４は双
方の値がワード単位で同一であった場合、すなわち今回
の描画アドレスが前回アクセス時の描画アドレスとワー
ド単位で同一であった場合に“Ｈ′となる信号あり、Ｓ
Ｐ信号２５は今回の描画アドレスが前アクセス時の描画
アドレスと同一ページであっ場今に“Ｈ′となる信号で
ある。ここで、ペーとはページモード対応ＤＲＡＭにお
ける概念でＤＲＡＭへの入力アドレスを行アドレスと列
アレスに２分割して考え、行アドレスをページ、アドレ
スをページ内アドレスと考える。連続すアクセスにおい
て両者のページが同じ（行アドスが等しい）ならば２回
目以降のアクセスにおてページモードアクセスが可能と
なる。ページ同じか否かは描画アドレスにおける列アド
レス外の部分を比較することによって判定できる。

アクセス・シーケンス制御回路４へは、ＲＷｆ号２６，
ＭＴ信号２０，ＳＡ信号２４，ＳＰ信」２５が入力され
る。アクセス・シーケンス制御［１路４は、これらの入
力から第７図に示すような７モリ・アクセスの方法を選
択する。このアクセ；方法選択は以下のような基準に従
っている。

１．ＢＭＷアクセス（ＲＷ−Ｈ）の場合（１）　　通常
の状態ではＢＭＷアクセスを行うが、以下の条件を満た
す場合はそれに応じたアクセス方法によるメモリ・アク
セスを行う。

ＢＭＷアクセスは第ｌＯ図で示され、アドレス／マスク
切換信号がペーシモード信号に変換される。

（２）描画アドレス３０が前回アクセス時の描画アドレ
スと同じ場合（ＳＡ＝１）、前回のアクセス時に当該アドレスのデータのコピーがラ
ストデータ・レジスタ１ｏに保存されるので、今回のア
クセスではＢＭＷアクセスにおける最初のリードアクセ
スを省略することができる。すなわち、ランダムライト
（Ｗ）アクセスとなり、第１３図のタイミングとなる。

（３）描画アドレス３０が前回アクセス時の描画アドレ
スと同じページ（ＳＰ＝１）の場合で、かつページモー
ドが使用できるメモリ（ＭＴ＝１）の場合ヘーシモート゛を利用したアクセスを行う。

このアクセスには、ページモードライト（ＰＷ）アクセ
ス（ｍｌｒ図）、ページモードリードモティファイライ
ト（ＰＲＷ）アクセス（第１５図）がある。

■．リードアクセス（ＲＷ＝Ｌ）の場合（１）通常の状
態ではランダムリードアクセス（第１２図）を行うが、
以下の条件を満たす場合はそれに応じたアクセス方法に
よるメモリ・アクセスを行う。

（２）描画アドレス３０が前回アクセス時の描画アドレ
スと同じ場合（ＳＡ＝１）前回のアクセス時に当該アドレスのデータのコピーがラ
ストデータ・レジスタ１ｏに保存されているので、今回
のアクセスは省略することができる（第１４図）。

（３）描画アドレス３ｏが前回アクセス時の描画アドレ
スと同じページ（ＳＰ＝１）の場合で、かつベージモー
ドが使用できるメモリ（ＭＴ＝１）の場合ペーシモードを利用したリードアクセス（ＰＲアクセス
）を行う　（第１６図）。

このようにして第４図より得られるアクセス方法に従い
、アクセスシーケンス制御回路４は当該アクセスを行う
ために必要となる各種制御手段を出力する。さらに、次
のアクセスに備えて今回７クセスの描画アドレス３ｏを
ラストアドレスレシスタ９に、データをラストデータレ
シスタ１ｏにそれぞれ格納する。データに関しては、今
回のアクセスがリードアクセスであった場合にはそのア
クセスによって読み出したり一ドテータを、ライトアク
セスであった場合にはそのアクセスによって書き込んだ
データと同じデータをラストデータレジスタｌＯへ格納
する。こうすることによってラストアドレスレジスタ９
が示す描画アドレスのメモリに格納されているデータと
、ラストデータレジスタ１０の値を一致させておくこと
ができる。

次に、ページモードアクセスを有するメモリフレームバ
ッファメモリ５３に用いた場合におけるメモリアクセス
を、第８図，第９図に示す。ページモードアクセスはＢ
ｉｔＢｉｔ命令によるデータ転送においても有効である
。すなわち、第９図の例２に示すように、ワードｉの転
送についてはＢＭＷアクセスを実行せざるを得ないが、
ワードｉ＋１およびｉ＋２についてはページモードライ
｝　（ＰＷ）アクセスを実行できる。ワードｉ＋３も同
一ページであるが、全ビットが処理の対象ではないので
、ペーシモードのリードモディフ７イライト（ＰＲＷ）
アクセスが実行される。なお、描画制御ユニッ｝５１は
転送元の領域のデータをＲアクセスやＰＲアクセスを用
いてリードデータレジスタ４４に所定データ分だけ予じ
めストアしている。ページモードアクセスを有するメモ
リへの直線描画については、第８図のように例３，例４
となる。まず、ピクセル２，３．６へのアクセス時の描
画アドレスはその前ビクセルの描画アドレスと同一のワ
ートアドレス（ＳＡ＝　’Ｈ”）である。従ってそのア
クセスを行う時点で、描画アドレスのデータはラストデ
ータ・レジスタに格納されている。そこで、ＢＭＷアク
セスにおける前半のリードアクセスを省略し、代わりに
ラストデータ・レジスタの値を用いても同等の処理がで
きる。従って、ビクセル２，３．６におけるＢＭＷアク
セスは前半のリード・アクセスを省略してライト・アク
セスのみにすることができる（例３）。

さらに、メモリタイプが１　（ページモードアクセスが
可能なメモリ）の場合には、ピクセル２，３，６のよう
に前回の描画アドレスと同じページにアクセスする場合
に、ページモード・アクセスを行うことができる。従っ
て、これらはランダムライトアクセスに代えてページモ
ードライト（ＰＷ）アクセスを行うことができる。また
、ピクセル４と５はワードは異なってＬ・るが、この両
者のページが同じであれば、ピクセル５のアクセスにお
いてページモードを使用することができる。

この場合は、通常のＢＭＷアクセスに代えてヘ一ジモー
ドを使用したＲＭＷアクセス（すなわち、ＰＲＷアクセ
ス）を行うことができる（例４）。それぞれのアクセス
方法によるアクセス時間は以下に示す。

ページモード・ライト・アクセス（ＰＷ）　　　：　　
５０ｎｓｅｃランダム・ライト・アクセス　　（Ｗ）　
　　　：１５０ｎｓｗページモード・ＢＭＷアクセス　
（ＰＲＷ）　　：　１　５　０　ｎｓｅｃＲＭＷアクセ
ス　　　　　　　　　（ＲＭＷ）　　：　２　５　０　
ｎｓｅｃかくして、最適なアクセスモードが自動的に選
択され処理速度向上が図られている。

〔発明の効果〕

以上説明したように本発明によれば、図形描画装置が描
画処理を実行する際に、アクセス対象となるメモリのタ
イプに応じて、最も適しているアクセスモードによって
メモリアクセスを行うことができる。メモリへのアクセ
スが高速になるので、図形の描画処理が高速になる。ア
クセスモードが最適化されるため、メモリをアクセスす
るためのバスの占有時間が削減される。それに伴い、バ
スがネックとなって処理性能が低下していたンステムで
は、その改善効果もある。

また、本発明による図形装置を用いることにより、従来
技術のように高速アクセスモードを用いるために専用の
描画命令を設ける必要がなくなる．すなわち、一つの描
画機能に対しては一つの描画命令のみをファームウェア
として設計するのみでよい。このとき、描画シーケンス
制御装置４０のファームウェアとしては、接続されてい
るメモリの種類やアクセス方法には関知する必要がなく
なる。従って、ファームウェアの量は削減され、設計も
簡単になる。例えば、第９図に示した例を従来のメモリ
アクセス制御装置で行おうとすると、例１に対応する“
標準的なＢｉｔＢｌｔ命令′、例２に対する“ペーシモ
ーＦ’ＢｉｔＢＩｔ命令′、例３に対応する′置換モー
ドＢｉｔＢｌｔ命令゛、例４に対応する゛ＷＰＢアクセ
ス対応Ｂ　＋　ｔ　Ｅ　Ｉ　ｔ　命令’　ノ４種類のＢ
ｉｔＢｌｔ命令が必要となってしまう。さらに、これら
の中からどのＢｉｔＢｌｔ命令を用いるかの判断も行う
必要がある。これらが、一つのＢｉｔＢｌｔ命令ですむ
ようになる。

さらに、メモリ・アクセス制御装置の内部に設定する必
要のある各種レジスタ等は、描画モードレジスタ６を除
いて、ハードウェア構成によって一意に決定されるもの
であり、描画命令の種類や描画アルゴリズムの実行によ
って変わるものではない。システムの初期化時に設定し
ておけば、後で変更する必要がない。従って、図形描画
装置を使用するアプリケーションとしては、描画モード
と描画に必要な座標等の各種パラメータを準備するのみ
で、メモリ構戒などのハードウェアに起因する要素につ
いては知る必要がなくなり、アプリケーションの設計が
簡単になる。

なお、第１および第２の実施例においてはマスクデータ
の比較によるＷＰＢアクセスのサポートを、第３の実施
例においては描画アドレスの比較によるページモードの
サポートについて説明を行ったが、マスクデータと描画
アドレスの比較を同時に行い、ＷＰＢとページモードを
同時に使用できるように拡張することは、アクセスシー
ケンス制御回路４への入力からアクセスモードを決定す
る選択表（第５図，第７図）を拡張することで対応でき
る。

また、接続の対象となるメモリとして、本発明における
実施例では３種類のＤＲＡＭを用いたが、他にスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）等を用いるこ
ともできる。その場合にも、アクセスモードの選択表（
第２図，第３図）を拡張し、そこに新しいメモリに対す
るアクセスモードを当てはめてゆき、それらのアクセス
モードに対応して必要な制御信号を出力することができ
るように、アクセスシーケンス制御回路を変更すれば良
い。

描画モードについては、本発明における実施例で第２図
に代表的な例を示した。しかし、第２図に挙げなかった
演算に関しても行うことができる。

要は描画先ピクセルの値とライト・データの値が取り得
る範囲内でそれらの間で関係が定義できるような演算で
あれば、ＢＭＷ演算器でその演算を行うことが可能であ
り、描画モードとして設定可能となる。

メモリマソフ中におけるフレームバッファの領域に関し
ては、本発明の実施例における例を第３図に示した。こ
のようにフレームバッファ領域はメモリマップ上におい
て、あるアドレスから別のアドレスに至る一連の領域を
占める場合が多いと考えられる。しかし、フレームバッ
ファ領域が複数の領域に分割されて存在する場合も考え
られる。

このような場合に対応するためには、領域レジスタ７へ
復数のフレームバッファ領域の各上限アドレスと下限ア
ドレスを全て格納し、アドレス比較器２においてそれら
の値を描画アドレス３０と比較することにより、描画ア
ドレスがフレームバッファ領域を指すのかシステムメモ
リ領域を指すのかを判定することができる。

さらに、フレームハッファやシステムメモリ領域がそれ
ぞれさらに複数のタイプのメモリ領域に分割される場合
もある。このような場合、アドレス比較器２は、描画ア
ドレスが複数に分割された領域のどの部分に属するかを
示す信号を出力し、メモリタイプレジスタ８において、
各領域別に対応したメモリタイプの信号を出力すること
によって対応することができる。

【図面の簡単な説明】

第ｌ図は本発明の第１の実施例によるメモリアクセス制
御回路を用いたグラフィックスコントローラのブロック
図、第２図は第１図のＢＭＷ演算器の演算を示す図、第
３図はメモリマップ図、第４図は本発明の第２の実施例
を示すブロック図、第５図は第４図のアクセスシーケン
ス図、第６図は第３の実施例を示すブロック図、第７図
は第６図のアクセスシーケンス図、第８図は直線描画時
のアクセス方法を示す図、第９図はＢｉｔＢＮ描画時の
アクセス方法を示す図、第１０図はＲＷＭアクセスのタ
イミング図、第１１図はＷＰＢアクセスのタイミング図
、第１２図はＲアクセスのタイミンク図、１１３図はＷ
アクセスのタイミング図、第工４図はＮＯＰ時のタイミ
ング図、第１５図はＰＲＷアクセスのタイミング図、第
１６図はＰＲアクセスのタイミンク図、第１７図はＰＷ
アクセスのタイミング図である。ｌ・・・・・・マスク比較器、２，３・・・・・・アド
レス比較器、４・・・・・・アクセス・シーケンス制御
回路、５・・・・・ＲＭＷ演算器、６・・・・・・描画
モード・レジスタ、７・・・・・・領域レジスタ、８・
・・山メそりタイプ・レジスタ、９・・・・・・ラスト
アドレス・レジスタ、１０・・・・・・ラストデータ・
レジスタ、３０・・・・・・描画アドレス、３ｌ・・・
・・・ライト・データ、３２・・・・・・マスク・デー
タ、３３・・・・・・リード・テータ、４０・・・・・
・描画シーケンス制御回路、５０・・・・・・クラフィ
ックスコントローラ、５１・・・・・・描画制御ユニッ
ト、５２・・・・・・メモリ・アクセス制御装［、５３
・・・・・フレームバッファ、５４・・・・・・システ
ム・メモリ。

Claims

【特許請求の範囲】１、主処理装置とメモリの間をインタフェースするメモ
リアクセス制御回路において、主処理装置からは少なく
ともリード・モデファイ・ライト・アクセス要求とリー
ド・アクセス要求の２種類のアクセス要求を受け取り、
該アクセス要求において入力されるアドレス、あるいは
ワード内においてデータを更新すべきビット位置を示す
マスク・データ、あるいはあらかじめ設定されたリード
・モディファイ・ライトの演算モードを、所定のレジス
タあるいは所定の値と比較する第１の比較手段と、該第
１の比較手段による比較結果を基に、複数のメモリ・ア
クセス方法の中から１つのメモリ・アクセス方法を選択
し、選択されたメモリ・アクセス方法により前記メモリ
に対してメモリ・アクセスを実行するメモリ・アクセス
手段と、を有することを特徴とするメモリ・アクセス制
御回路。２、前記第１の比較手段は、メモリ・アクセス後に、ア
クセスしたアドレスおよびデータを保存するラスト・ア
ドレス・レジスタおよびラスト・データレジスタと、前
記アクセス要求時に入力されるアドレスと前記ラスト・
アドレス・レジスタに保存されている値を比較する第２
の比較手段と、を含み、前記メモリ・アクセス手段は、
前記第２の比較手段によって比較された結果に基づき、
リード・アクセスを省略し、前記ラスト・データ・レジ
スタの値を参照する手段を含んで構成されることを特徴
とする特許請求の範囲第１項記載のメモリ・アクセス制
御装置。３、前記第１の比較手段は、前記ラスト・アドレス・レ
ジスタと、前記アクセス要求時に入力されるアドレスと
、前記ラスト・アドレス・レジスタに保存されている値
の一部を比較する第３の比較手段と、を含み、前記メモ
リ・アクセス手段は、前記第３の比較手段によって比較
された結果に基づき、リード・アクセスあるいはライト
・アクセスを高速リード・アクセスあるいは高速ライト
・アクセスに変更する手段を含んで構成されること、を
特徴とする特許請求の範囲第１項記載のメモリ・アクセ
ス制御装置。４、前記第１の比較手段は、前記リード・モディファイ
・ライト・アクセス要求時に入力される前記マスク・デ
ータのすべてのビットが０であることを検出する第４の
比較手段を含み、前記メモリ・アクセス手段は、前記第
４の比較手段によって検出された結果に基づき前記リー
ド・モディファイ・ライト・アクセスを省略する手段を
含んで構成されること、を特徴とする特許請求の範囲第
１項記載のメモリ・アクセス制御装置。５、前記第１の比較手段は、前記リード・モディファイ
・ライト・アクセス要求時に入力される前記マスク・デ
ータのすべてのビットが１であることを検出する第５の
比較手段を含み、前記メモリ・アクセス手段は、前記第
５の比較手段によって検出された結果に基づき、前記リ
ード・モディファイ・ライト・アクセスをライト・アク
セスに変更する手段を含んで構成されること、を特徴と
する特許請求の範囲第１項記載のメモリ・アクセス制御
装置。６、前記第１の比較手段は、前記リード・モディファイ
・ライト・アクセス要求時に前記演算モードがメモリに
格納されている値を参照するモードであるか否かを判別
する第６の比較手段を含み、前記メモリ・アクセス手段
は、前記第６の比較手段によって判別された結果に基づ
き、前記リード・モディファイ・ライト・アクセスをマ
スク機能付きライト・アクセスに変更する手段を含んで
構成されること、を特徴とする特許請求の範囲第１項記
載のメモリ・アクセス制御装置。７、前記第１の比較手段は、前記アクセス要求時に入力
されるアドレスに対応するメモリの種類を判別する第７
の比較手段と含み、前記メモリ・アクセス手段は、該第
７の比較手段によって判別された結果に基づき、メモリ
・アクセスの方法を前記メモリに対応可能なアクセス方
法の中から選択する手段とを含んで構成されること、を
特徴とする特許請求の範囲第１項から第６項記載のメモ
リ・アクセス制御装置。８、データ処理装置から発行されたアクセス要求を受け
る手段と、当該発行されたアクセス要求が有するアクセ
ス情報を判定して実行すべきアクセス方式を指定する情
報を生成するアクセス方式指定情報生成手段と、上記発
行されたアクセス要求により指定されるアクセス方式で
メモリ・アクセスを実行する手段を有するとともに、そ
れ以外のアクセス方式によるメモリ・アクセスを実行す
る手段を有し、これら複数のアクセス方式の中から上記
情報によって指定されたアクセス方式を選択し、当該選
択したアクセス方式によりメモリ・アクセスを実行する
アクセスシーケンス制御手段とを備えるアクセス制御回
路。