JPH06332843A - 動画映像データ転送装置およびコンピュータシステム - Google Patents

動画映像データ転送装置およびコンピュータシステム

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JPH06332843A
JPH06332843A JP16874493A JP16874493A JPH06332843A JP H06332843 A JPH06332843 A JP H06332843A JP 16874493 A JP16874493 A JP 16874493A JP 16874493 A JP16874493 A JP 16874493A JP H06332843 A JPH06332843 A JP H06332843A
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video
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video data
moving image
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JP16874493A
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Kesatoshi Takeuchi
啓佐敏 竹内
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Seiko Epson Corp
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Abstract

(57)【要約】 【目的】 映像データをＶＲＡＭに高速に転送してスム
−ズな動画を表示させる。 【構成】 乗算器７は、加算アドレス値記憶部３に記憶
された加算アドレス値と、垂直カウンタ部４から出力さ
れる垂直方向のカウント値とを乗算する。第１の加算器
８は、オフセットアドレス記憶部２に予め記憶されたオ
フセットアドレスと乗算器７の乗算結果とを加算する。
第２の加算器９は、第１の加算器８の加算結果と、水平
カウンタ部５のカウント値とを加算する。第３の加算器
１０は、第２の加算器９の加算結果と、３つの領域開始
アドレス記憶部６Ｒ，６Ｇ，６Ｂに記憶されているＲＧ
Ｂ各成分の領域開始アドレスを加算する。第３の加算器
１０の出力ＡＤ３が、ＤＭＡ転送時のアクセスアドレス
となる。このように、転送時のアドレスをＤＭＡコント
ローラ３４内で簡単な算術演算によって算出できるの
で、高速にＤＭＡ転送できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、動画映像データを映像
メモリに転送するための動画映像データ転送装置および
これを備えたコンピュータシステムに関する。
【０００２】
【従来の技術】外部から与えられた映像データをパーソ
ナルコンピュータの映像メモリに転送する方法として、
いわゆるＤＭＡ（Direct Memory Access）転送を利用す
ることができる。
【０００３】図１６は、映像データをビデオＲＡＭに転
送するためのＤＭＡコントローラを備えた従来のコンピ
ュータシステムを示すブロック図である。３つの映像メ
モリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄ
g ，Ｄb がそれぞれ記憶されている。これらの色データ
Ｄr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化され
ている。ＤＭＡコントローラ５５は、アドレスバス５３
と、データバス５２と、制御バス５４の使用権をＣＰＵ
５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５
１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリア
ルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６
Ｂにそれぞれ転送する。転送された２値色データＤr ，
Ｄg ，Ｄbは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じ
てモニタ−制御部５７に送られ、モニタ−５８に映像を
表示させる。
【０００４】ＤＭＡ転送の際には、まず、ＣＰＵ５９
が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレ
スをＤＭＡコントローラ５５に送ってＤＭＡコントロー
ラ５５を起動する。ＤＭＡコントローラ５５は、バスの
使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の
２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送
し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、
ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アド
レスをＤＭＡコントローラ５５に送ってＤＭＡコントロ
ーラ５５を起動すると、Ｒ成分と同様に２値色データＤ
g の転送が行なわれる。さらに、Ｂ成分も同様に転送さ
れる。２ライン目の映像データを転送する際には、ＣＰ
Ｕ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２
ライン目の表示開始アドレスを算出してこれをＤＭＡコ
ントローラ５５に送り、ＲＧＢ各色の２値色データＤr
，Ｄg ，Ｄb を順次転送する。
【０００５】このように、ＣＰＵ５９は各ライン毎にＶ
ＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算
出してＤＭＡコントローラ５５に教示し、ＤＭＡコント
ローラ５５がこれに応じて各ラインの色データＤr ，Ｄ
g ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ
−ルド分の色データがＶＲＡＭ５６に転送される。な
お、「１フィールド」とは、画面の左上隅から右下隅ま
での１回の走査でカバーされる画像を言う。多くの場合
には、２：１のインターレス（飛び越し走査）が行なわ
れており、２フィールドで１フレーム（１画面）の画像
を構成している。こうして、１秒間に約６０フィ−ルド
分の２値色データを順次ＤＭＡ転送していくことによっ
て、動画がモニタ−５８に表示される。
【０００６】
【発明が解決しようとする課題】ＮＴＳＣ（National T
elevision System Commmittee ）方式による映像信号を
利用した場合、水平１ラインの走査期間は６３μＳであ
る。一方、図１６のシステムにおいて、ＣＰＵ５９が表
示開始アドレスを計算してＤＭＡコントローラ５５に転
送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９か
ら各バスの使用権を取得する時間と、各２値色データＤ
r ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを
合計すると、１秒間に数フィ−ルド分のデータしか転送
できない。これはＣＰＵ５９が表示開始アドレスを計算
したり、ＤＭＡコントローラ５５に表示開始アドレスを
設定したりするための時間が必要以上にかかるためと考
えられる。このように、従来の装置では、１秒間に数フ
ィールド分のデータしか転送できないため、スム−ズな
動画を表示することは不可能であった。
【０００７】本発明の目的は、映像データをＶＲＡＭに
高速に転送してスム−ズな動画を表示させることにあ
る。
【０００８】
【課題を解決するための手段および作用】この発明によ
る動画映像データ転送装置は、論理演算を行なうプロセ
ッサと、前記プロセッサにより制御されて映像データを
記憶する映像メモリとを備えるコンピュータシステムに
適用され、動画を表わす動画映像データを前記映像メモ
リ内の所望のメモリ領域に転送する動画映像データ転送
装置であって、前記映像メモリ内における前記所望のメ
モリ領域の開始位置を示すオフセットアドレス値を記憶
する第１のメモリと、前記映像メモリ内における隣接す
る走査線同士のアドレスの差を示す加算アドレス値を記
憶する第２のメモリと、前記動画映像データに同期した
垂直同期信号と水平同期信号とに応じて、与えられた前
記水平同期信号の数に基づいて特定される前記動画内の
走査線の順番を示す走査線番号と、前記加算アドレス値
とを乗算した値に等しい垂直アドレス値を算出する第１
の演算手段と、前記動画内の各走査線上において、各走
査線の始点から各走査線上の各画素までのアドレスの差
を示す水平アドレス値を生成する水平カウンタと、前記
オフセットアドレス値と前記垂直アドレス値と前記水平
アドレス値とを加算することによって、前記動画内の各
走査線上における各画素の位置に相当する前記映像メモ
リ内のアドレスを示す転送アドレスを生成し、前記映像
メモリに接続されたアドレスバス上に前記転送アドレス
を出力する第２の演算手段と、前記転送アドレスに応じ
て前記映像メモリに転送する前記動画映像データを、前
記映像メモリに接続されたデータバス上に出力するデー
タ出力手段と、を備える。
【０００９】転送アドレスは第１の演算手段と第２の演
算手段とによる算術演算によって算出されるので、転送
アドレスが高速に算出される。
【００１０】なお、前記第１の演算手段は、与えられた
前記水平同期信号の数に応じて前記走査線番号を生成す
る走査線番号生成手段と、前記走査線番号と前記加算ア
ドレス値とを乗算することによって、前記垂直アドレス
値を生成する乗算器と、を備えるようにしてもよい。こ
うすれば、１つの乗算器によって垂直アドレス値を簡単
に算出できる。
【００１１】あるいは、前記第１の演算手段が、与えら
れた前記水平同期信号の数だけ前記加算アドレス値を累
算することによって、前記垂直アドレス値を生成する加
算器、を備えるようにしてもよい。こうすれば、１つの
加算器によって垂直アドレス値を算出できるので、回路
構成がさらに簡単になり、また、より高速に垂直アドレ
ス値を求めることができる。
【００１２】前記第２の演算手段は、３原色の各色に対
する映像データをそれぞれ記憶するための前記映像メモ
リ内の第１ないし第３のメモリ領域の開始位置をそれぞ
れ示す第１ないし第３の開始アドレスを記憶する第３の
メモリと、前記第１ないし第３の開始アドレスのそれぞ
れに、前記オフセットアドレス値と前記垂直アドレス値
と前記水平アドレス値とを加算することによって、前記
３原色の各色に対する第１ないし第３の転送アドレスを
それぞれ生成する加算手段と、を備えるようするのが好
ましい。こうすれば、カラーの動画を表わす映像データ
をＤＭＡ転送することができる。
【００１３】前記加算手段は、前記オフセットアドレス
値と前記垂直アドレス値とを加算して、第１のアドレス
値を生成する第１の加算器と、前記第１のアドレス値と
前記水平アドレス値とを加算して、第２のアドレス値を
生成する第２の加算器と、前記第１ないし第３の開始ア
ドレスのそれぞれに、前記第２のアドレス値を加算する
ことによって、前記第１ないし第３の転送アドレスを生
成する第３の加算器と、を備えることが好ましい。こう
すれば、３つの加算器によって第１ないし第３の転送ア
ドレスを算出できるので、回路構成が簡単であり、ま
た、高速に転送アドレスを算出できる。
【００１４】動画映像データ転送装置は、さらに、前記
アドレスバスと前記データバスの使用権を前記ＣＰＵか
ら取得し、前記使用権を前記ＣＰＵに返還するバス制御
手段を備えることが好ましい。こうすれば、いわゆるＤ
ＭＡ転送によって映像データを高速に転送できる。
【００１５】また、前記データ出力手段は、シリアルに
入力された前記動画映像データをパラレルデータに変換
する手段を有することが好ましい。こうすれば、転送さ
れる映像データを記憶するための大容量のメモリを使用
せずに映像データを転送できる。
【００１６】この発明によるコンピュータシステムは、
論理演算を行なうプロセッサと、前記プロセッサにより
制御されて映像データを記憶する映像メモリと、前記映
像メモリに記憶された映像データに応じて映像を表示す
る表示手段と、前記の動画映像データ転送装置と、を備
える。このコンピュータシステムでは、動画映像データ
転送装置で転送された映像データに基づいて映像を表示
手段に直ちに表示できる。
【００１７】なお、上記コンピュータシステムは、さら
に、外部から与えられた動画映像信号をデコードするこ
とによって、多値映像データと、前記垂直同期信号と、
前記水平同期信号とを生成するデコーダ手段と、前記多
値映像データを２値化することによって、前記動画映像
データを生成する２値化手段と、を備えるようにしても
よい。動画が２値の動画映像データで表わされるので、
転送すべき動画映像データのデータ量が少なくて済む。
【００１８】
【実施例】
Ａ．システム構成：図１は、本発明によるＤＭＡコント
ローラを備えたコンピュータシステムを示す斜視図であ
る。このコンピュータシステムは、パーソナルコンピュ
ータ１００とビデオプレーヤ１１０とを備えている。パ
ーソナルコンピュータ１００は、コンピュータ本体１０
２と、カラーモニタ３３と、キーボード１０４と、マウ
ス１０６とを有している。また、コンピュータ本体１０
２の拡張スロットには、拡張ボードの形に構成された映
像データ転送装置１２０が挿入されている。この映像デ
ータ転送装置１２０は、図示しないケーブルによってビ
デオプレーヤ１１０に接続されている。ビデオプレーヤ
１１０は、カラーモニタ３３の一部に表示される映像を
表わす映像信号を映像データ転送装置１２０に出力す
る。
【００１９】図２は、パーソナルコンピュータ１００と
映像データ転送装置１２０の内部構成を示すブロック図
である。ＲＧＢの各色成分用のＶＲＡＭ３１Ｒ，３１
Ｇ，３１Ｂは、パーソナルコンピュータ１００のメモリ
マップ上にアドレスマッピングされている。各ＶＲＡＭ
３１Ｒ，３１Ｇ，３１Ｂは、アドレスバス２５と、デー
タバス２６と、制御バス２７とによってＣＰＵ１に接続
されている。各ＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂから出
力された映像データは、ＤＡ変換器３２によってアナロ
グ映像信号に変換されてカラーモニタ３３に与えられ、
このアナログ映像信号に応じて映像がカラーモニタ３３
に表示される。
【００２０】映像データ転送装置１２０は、映像データ
をパーソナルコンピュータ１００内のＶＲＡＭ３１Ｒ，
３１Ｇ，３１Ｂに転送するための装置である。この映像
データ転送装置１２０は、ＤＭＡコントローラ３４と、
ＦＩＦＯメモリユニット２０と、２値化回路３５と、Ａ
Ｄ変換器３６と、映像デコーダ３７と、映像信号入力端
子３８とを備えている。この実施例では、映像信号入力
端子３８にビデオプレーヤ１１０からのコンポジット映
像信号ＶＳが与えられる。
【００２１】コンポジット映像信号ＶＳは映像デコーダ
部３７でデコードされて、ＲＧＢ各色の輝度成分を含む
色信号ＣＳと、垂直同期信号／ＶＳＹＮＣと、水平同期
信号／ＨＳＹＮＣと、フィールド指示信号ＦＩＳとに分
解される。フィールド指示信号ＦＩＳは、インターレー
ス走査の場合に奇数フィールドか偶数フィールドかを示
す信号である。
【００２２】色信号ＣＳはＡＤ変換器３６によってアナ
ログ信号からデジタル信号に変換され、デジタル化され
た映像データＤＳは２値化回路３５で２値化される。な
お、２値化回路３５の詳細については更に後述する。
【００２３】２値化回路３５で得られた２値化映像デー
タＢＶＤは、ＦＩＦＯメモリユニット２０に順次記憶さ
れる。ＦＩＦＯメモリユニット２０からシリアルに出力
された２値化映像データＢＶＤは、ＤＭＡコントローラ
３４内でパラレル変換されて待機状態となる。そして、
ＤＭＡコントローラ３４がアドレスバス２５と、データ
バス２６と、制御バス２７の使用権をＣＰＵ１から取得
し、２値映像データＢＶＤのＲＧＢ各色の成分をＶＲＡ
Ｍ３１Ｒ、３１Ｇ、３１Ｂにそれぞれ転送する。
【００２４】図３は、ＤＭＡコントローラ３４の内部構
成を示すブロック図である。ＤＭＡコントローラ３４
は、オフセットアドレス記憶部２と、加算アドレス値記
憶部３と、垂直カウンタ部４と、水平カウンタ部５と、
３つの領域開始アドレス記憶部６Ｒ，６Ｇ，６Ｂと、乗
算器７と、３つの加算器８，９，１０とを有している。
乗算器７は、加算アドレス値記憶部３に記憶された加算
アドレス値と、垂直カウンタ部４から出力される垂直方
向のカウント値とを乗算する。第１の加算器８は、オフ
セットアドレス記憶部２に予め記憶されたオフセットア
ドレス（後述する）と乗算器７の乗算結果とを加算す
る。第２の加算器９は、第１の加算器８の加算結果と、
水平カウンタ部５のカウント値とを加算する。第３の加
算器１０は、第２の加算器９の加算結果と、３つの領域
開始アドレス記憶部６Ｒ，６Ｇ，６Ｂに記憶されている
ＲＧＢ各成分の領域開始アドレス（後述する）の１つと
を加算する。なお、第３の加算器１０の出力ＡＤ３が、
ＤＭＡ転送時のアクセスアドレスとなる。第３の加算器
１０と、領域開始アドレス記憶部６Ｒ，６Ｇ，６Ｂは、
それぞれトライステート出力を有している。
【００２５】ＤＭＡコントローラ３４はさらに、制御信
号発生部１１と、２セットのシリアル／パラレル変換部
１４Ｒ，１４Ｇ，１４Ｂ，および１５Ｒ，１５Ｇ，１５
Ｂと、バス制御部１６とを備えている。ＦＩＦＯメモリ
ユニット２０（図２）からシリアルに出力された２値映
像データＢＶＤr ，ＢＶＤg ，ＢＶＤb は、３つのシリ
アル／パラレル変換部１４Ｒ，１４Ｇ，１４Ｂまたは１
５Ｒ，１５Ｇ，１５Ｂによってそれぞれ８ビットのパラ
レルデータに変換されて保持される。各シリアル／パラ
レル変換部１４Ｒ，１４Ｇ，１４Ｂ，１５Ｒ，１５Ｇ，
１５Ｂはそれぞれトライステート出力を有している。
【００２６】各シリアル／パラレル変換部の出力端子
は、パラレル変換して得られた８ビット分の２値映像デ
ータがＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂ（図２）に転送
されるまでハイインピーダンス状態に保たれる。なお、
２セットのシリアル／パラレル変換部のうち、１セット
から２値映像データＢＶＤr ，ＢＶＤg ，ＢＶＤb がデ
ータバス２６上に出力されている間に、他方のセットに
おいてシリアル／パラレル変換が行なわれる。２セット
のシリアル／パラレル変換部は３つの色成分の２値映像
データＢＶＤr ，ＢＶＤg ，ＢＶＤb をすべて８ビット
変換する毎に交互に切換えられており、２つのセットが
シリアル／パラレル変換とデータ出力とを交互に行なっ
ている。
【００２７】Ｂ．ＶＲＡＭへのデータ書込み方法：図４
は、３つのＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂのメモリマ
ップである。なお、以下では３つのＶＲＡＭ３１Ｒ，３
１Ｇ，３１Ｂのメモリ空間を、それぞれＲプレーン、Ｇ
プレーン、Ｂプレーンと呼ぶ。Ｒプレーン３１Ｒの領域
開始アドレスＩＮＩr は「Ａ００００ｈ」、Ｇプレーン
３１Ｇの領域開始アドレスＩＮＩgは「Ａ８０００
ｈ」、Ｂプレーン３１Ｂの領域開始アドレスＩＮＩb は
「Ｂ００００ｈ」である。なお、ｈは１６進数であるこ
とを示している。各プレーン３１Ｒ，３１Ｇ，３１Ｂは
３２Ｋバイトの領域を有している。
【００２８】図５は、各プレーン３１Ｒ，３１Ｇ，３１
Ｂと画面との対応関係を示す説明図である。Ｒプレーン
３１Ｒ、Ｇプレーン３１Ｇ、Ｂプレーン３１Ｂのそれぞ
れは、水平レンジ８０が５０ｈバイトに相当する複数の
ドット（画素）を含み、垂直レンジ８１が１９９ｈ本
（＝４０９）本の走査線を含む画面に対応している。こ
の実施例では、２値映像データによって映像が表わされ
るので、画面上の１ドットが映像データの１ビットに相
当する。従って、画面の水平レンジ８０の幅（５０ｈバ
イト）は６４０画素の幅に相当する。この実施例では、
ＤＭＡ転送によって動画の映像データが書き込まれる動
画領域ＭＰＡは、図５に斜線で示すように、各プレーン
において、垂直方向に２ライン目で水平方向に２バイト
目の開始位置から、水平方向に２バイトの幅を有し、垂
直方向に２ラインの幅を有する領域である。なお、メモ
リ空間における動画領域ＭＰＡは、オペレータがカラー
モニタ３３の画面上で指定した領域に対応している。
【００２９】図６は、カラーモニタ３３の画面上におい
て指定された動画領域ＭＰＡを示す平面図である。図５
に示すメモリ空間は、図６に示すカラーモニタ３３の表
示画面と１：１で対応している。図５の指示方向８２か
ら見ると、動画領域ＭＰＡは、左から９ドット目から２
４ドット目までの水平１６ドットの幅で、上から２ライ
ン目および３ライン目の２ライン分の領域である。な
お、簡単のために、インターレース走査は行なわない場
合について最初に説明する。インターレース走査を行な
う場合のアドレスの演算については後述する。
【００３０】図７は、ＤＭＡコントローラ３４内のアド
レス演算部を拡大して示すブロック図である。オフセッ
トアドレス記憶部２に記憶されるオフセットアドレスＯ
ＦＡＤは、例えば図５に示すＲプレーン３１Ｒにおい
て、領域開始アドレスＩＮＩrから動画領域ＭＰＡの書
込み開始位置のアドレス（Ａ００５１ｈ）までのオフセ
ットの値であり、領域開始アドレスＩＮＩr と書込み開
始位置のアドレスとの差（５１ｈ）に等しい。このオフ
セットアドレスＯＦＡＤの値は各色成分に共通である。
【００３１】なお、書込み開始位置のアドレス（＝Ａ０
０５１ｈ）は、画面上においてオペレータが指定した動
画領域ＭＰＡ（図６）の左上点Ｐ１の位置に応じて決定
される。オペレータが動画領域ＭＰＡを指定すると、Ｃ
ＰＵ１が左上点Ｐ１に相当する書込み開始位置のアドレ
ス（＝Ａ００５１ｈ）を算出し、このアドレス（＝Ａ０
０５１ｈ）と領域開始アドレスＩＮＩr （＝Ａ００００
ｈ）との差を算出してオフセットアドレスＯＦＡＤを求
め、このオフセットアドレスＯＦＡＤをオフセットアド
レス記憶部２に設定する。オペレータはカラーモニタ３
３の画面上で任意の位置に任意の大きさの動画領域ＭＰ
Ａを設定することができ、これに応じてオフセットアド
レスＯＦＡＤが設定される。
【００３２】加算アドレス値記憶部３に記憶される加算
アドレスＡＤＡＤは、各メモリプレーンにおける１走査
線分のバイト数に等しく、この実施例では５０ｈバイト
に設定されている。また、ＲＧＢの各メモリプレーンの
領域開始アドレスＩＮＩr ，ＩＮＩg ，ＩＮＩb （図
４）は、領域開始アドレス記憶部６Ｒ，６Ｇ，６Ｂにそ
れぞれ設定されている。
【００３３】乗算器７の出力ＭＵＬと、３つの加算器８
〜１０の出力ＡＤ１〜ＡＤ３は、それぞれ次の算術式で
与えられる。 MUL=ADAD×VCNT …(1) AD1=OFAD+MUL …(2) AD2=AD1+HCNT …(3) AD3=AD2+INI …(4) ただし、ＩＮＩは、３つの領域開始アドレスＩＮＩr ，
ＩＮＩg ，ＩＮＩb のうちのいずれか１つの値である。
【００３４】上記（１）〜（４）式をまとめると、ＲＧ
Ｂの各色に対する第３の加算器１０の出力ＡＤ３r ，Ａ
Ｄ３g ，ＡＤ３b は次の算術式で与えられる。 AD3r =(ADAD×VCNT)+OFAD+HCNT+INIr …(5R) AD3g =(ADAD×VCNT)+OFAD+HCNT+INIg …(5G) AD3b =(ADAD×VCNT)+OFAD+HCNT+INIb …(5B)
【００３５】垂直カウントＶＣＮＴは動画領域ＭＰＡ内
の走査線番号を示している。水平カウントＨＣＮＴは各
走査線の左端点から測った位置をドット単位で示してお
り、本発明における水平アドレス値に相当する。なお、
乗算器７の出力ＭＵＬは、本発明における垂直アドレス
値に相当する。
【００３６】上記の（５Ｒ），（５Ｇ），（５Ｂ）式
は、垂直カウントＶＣＮＴと水平カウントＨＣＮＴで示
される位置に対応する各色プレーン３１Ｒ，３１Ｇ，３
１ＢのアドレスＡＤ３r ，ＡＤ３g ，ＡＤ３b をそれぞ
れ示す式である。なお、この実施例ではＡＤＡＤ＝５０
ｈ，ＯＦＡＤ＝５１ｈ，ＩＮＩr ＝Ａ００００ｈ，ＩＮ
Ｉg ＝Ａ８０００ｈ，ＩＮＩb ＝Ｂ０００ｈなので、
（５Ｒ），（５Ｇ），（５Ｂ）式はそれぞれ次のように
書き換えられる。 AD3r=(50h×VCNT)+51h+HCNT+A0000h …(6R) AD3g=(50h×VCNT)+51h+HCNT+A8000h …(6G) AD3b=(50h×VCNT)+51h+HCNT+b0000h …(6B)
【００３７】後述するように、動画領域ＭＰＡ（図６）
内の走査線が１本終了するたびに垂直カウントＶＣＮＴ
が１つ増加し、また、同一の走査線上においてＲＧＢ各
色の８ビット分の２値映像データがＤＭＡ転送されるた
びに水平カウントＨＣＮＴが１つ増加する。この結果、
動画領域ＭＰＡ内の映像を表わす２値映像データＢＶＤ
が上記数式（６Ｒ），（６Ｇ），（６Ｂ）で示されるア
ドレスに従ってＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂに書き
込まれる。
【００３８】Ｃ．データ転送の動作：図８は、ＤＭＡコ
ントローラ３４の全体動作を示すタイミングチャートで
ある。まず、映像デコーダ３７から１フィールドの開始
を示す垂直同期信号／ＶＳＹＮＣがＤＭＡコントローラ
３４に与えられると、垂直カウンタ部４と水平カウンタ
部５が０にリセットされて、初期状態となる。
【００３９】垂直同期信号／ＶＳＹＮＣの後にはバック
ポーチ期間が続いている。バックポーチ期間は、いわゆ
る垂直ブランキング期間と同義語であり、有効な映像デ
ータを含まない期間である。図８では図示の便宜上、バ
ックポーチ期間では水平同期信号／ＨＳＹＮＣの周期が
短縮されている。なお、明細書において信号名の前に付
加した［／］の記号は、その信号が負論理であることを
示しており、図面では信号名の上に横線を付している。
【００４０】バックポーチ期間が過ぎて有効映像期間の
最初の水平同期信号／ＨＳＹＮＣが映像デコーダ３７か
ら与えられると、水平カウンタ部５が０にリセットされ
て動作開始状態となり、また、垂直カウンタ部４のカウ
ントアップが開始される。
【００４１】図９は、垂直カウンタ部４の内部構成を示
すブロック図である。垂直カウンタ部４は、バックポー
チ記憶部４２と、比較器４４と、バックポーチカウンタ
４６と、垂直カウンタ４８とを有している。バックポー
チ記憶部４２は、バス２５，２６，２７を介してＣＰＵ
１から与えられたバックポーチ数ＢＰを記憶する。ここ
で、バックポーチ数ＢＰはバックポーチ期間における水
平同期信号の数である。バックポーチカウンタ４６と垂
直カウンタ４８のクロック入力端子には水平同期信号／
ＨＳＹＮＣが与えられている。また、バックポーチカウ
ンタ４６と垂直カウンタ４８のリセット入力端子には垂
直同期信号／ＶＳＹＮＣが与えられている。比較器４４
は、バックポーチ記憶部４２に記憶されたバックポーチ
数ＢＰと、バックポーチカウンタ４６のカウント値ＢＰ
Ｃとを比較する。
【００４２】比較器４４の出力ＣＭＰは、ＢＰ＝ＢＰＣ
の時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベル
となる。また、バックポーチカウンタ４６は比較器４４
の出力ＣＭＰがＬレベルの時にイネーブルとなり、垂直
カウンタ４８はＣＭＰがＨレベルの時にイネーブルとな
る。
【００４３】垂直同期信号／ＶＳＹＮＣが垂直カウンタ
部４に与えられるとバックポーチカウンタ４６と垂直カ
ウンタ４８とがリセットされる。このとき、比較器４４
の出力ＣＭＰはＬレベルなので、バックポーチカウンタ
４６がイネーブルとなり、水平同期信号／ＨＳＹＮＣの
数をカウントする。一方、垂直カウンタ４８は停止した
ままである。水平同期信号／ＨＳＹＮＣがバックポーチ
数ＢＰと等しい数だけバックポーチカウンタ４６に入力
されると、ＢＰ＝ＢＰＣとなる。この結果、比較器４４
の出力ＣＭＰがＨレベルとなり、バックポーチカウンタ
４６が停止するとともに、垂直カウンタ４８がカウント
アップを開始する。有効映像期間では、水平同期信号／
ＨＳＹＮＣの数が垂直カウントＶＣＮＴによってカウン
トされる。
【００４４】制御信号発生部１１には、ＦＩＦＯメモリ
ユニット２０内において映像データをバッファする際の
同期信号として使用されるドットクロック信号ＤＣＬＫ
が与えられている。制御信号発生部１１は、このドット
クロック信号ＤＣＬＫに同期して以下に示す各種の制御
動作を行なっている。
【００４５】第１のセットのシリアル／パラレル変換部
１４Ｒ，１４Ｇ，１４Ｂは、ＦＩＦＯメモリユニット２
０から与えられたシリアルな２値映像データＢＶＤをパ
ラレルな表示配列データに変換し、出力をハイインピー
ダンス状態にして待機している。この状態において、制
御信号発生部１１がバス制御部１６に指示を与え、バス
制御部１６からＣＰＵ１にバス要求信号／ＢＲＥＱを出
力させる。そして、ＣＰＵ１からバス制御部１６にバス
許可信号／ＢＧＲＴが与えられて、ＤＭＡコントローラ
３４がバス２５，２６，２７の使用権を取得する。
【００４６】図１０は、図８における期間Ｔ１におい
て、２値映像データを転送する動作を示すタイミングチ
ャートである。バス制御部１６がバス許可信号／ＢＧＲ
ＴをＣＰＵ１から受け取ると、制御信号発生部１１が選
択許可信号ＳＥＬを領域開始アドレス記憶部６Ｒ，６
Ｇ，６Ｂおよびシリアル／パラレル変換部１４Ｒ，１４
Ｇ，１４Ｂにそれぞれ与える。選択許可信号ＳＥＬは２
ビットの信号であり、その値「００」，「０１」，「１
０」はＲ成分、Ｇ成分、Ｂ成分をそれぞれ示している。
すなわち、選択許可信号ＳＥＬに応じて、３つの領域開
始アドレス記憶部６Ｒ，６Ｇ，６Ｂの１つの出力だけが
イネーブルとなり、また、シリアル／パラレル変換部１
４Ｒ，１４Ｇ，１４Ｂの１つの出力だけがイネーブルと
なる。
【００４７】図１０の期間Ｔr では選択許可信号ＳＥＬ
の値が「００」なので、Ｒ成分が選択される。この結
果、アドレスバス２５上には上記（６Ｒ）式で与えられ
るアドレスＡＤ３r が加算器１０から出力される。な
お、ＤＭＡ転送の開始時にはＶＣＮＴ＝０ｈ，ＨＣＮＴ
＝０ｈなので、上記の（６Ｒ）式から、ＡＤ３r ＝Ａ０
０５１ｈが得られる。これは、図５に示す動画領域ＭＰ
Ａの書込み開始位置のアドレスに相当する。一方、デー
タバス２６上には、２値映像データのＲ成分ＢＶＤr が
シリアル／パラレル変換部１４Ｒから出力される。この
時、制御信号発生部１１が制御バス２７上に書込信号／
ＷＲを出力すると、Ｒプレーン用のＶＲＡＭ３１Ｒに２
値映像データＢＶＤr が書き込まれる。
【００４８】次の期間Ｔg では、選択許可信号ＳＥＬの
値が「０１」となり、Ｇ成分が選択される。この結果、
アドレスバス２５上には上記（６Ｇ）式で与えられるア
ドレスＡＤ３g が加算器１０から出力される。なお、Ｄ
ＭＡ転送の開始時にはＡＤ３g ＝Ａ８０５１ｈである。
一方、データバス２６上には、２値映像データのＧ成分
ＢＶＤg がシリアル／パラレル変換部１４Ｇから出力さ
れる。この時、制御信号発生部１１が制御バス２７上に
書込信号／ＷＲを出力すると、Ｇプレーン用のＶＲＡＭ
３１Ｇに２値映像データＢＶＤg が書き込まれる。期間
Ｔb においても、同様に、Ｂプレーン用のＶＲＡＭ３１
Ｂに２値映像データＢＶＤb が書き込まれる。
【００４９】こうして、図８の期間Ｔ１において、ＲＧ
Ｂの各色成分について１ワ−ド（８ビット）分の２値映
像データＢＶＤr ，ＢＶＤg ，ＢＶＤb の転送が終了す
ると、制御信号発生部１１がワード同期信号ＷＳＹＮＣ
を水平カウンタ部５に出力する。なお、実際には、制御
信号発生部１１は、ＦＩＦＯメモリユニット２０からド
ットクロック信号ＤＣＬＫが８クロック分だけ与えられ
るたびにワード同期信号ＷＳＹＮＣを出力している。水
平カウンタ部５はワード同期信号ＷＳＹＮＣに応じて水
平カウントＨＣＮＴを１つカウントアップする。また、
バス制御部１６は、バス要求信号／ＢＲＥＱをＨレベル
に戻してバスの使用権をＣＰＵ１に戻して待機状態とな
る。
【００５０】なお、期間Ｔ１では、次の８ビットの２値
映像データＢＶＤr ，ＢＶＤg ，ＢＶＤb がＦＩＦＯメ
モリユニット２０から第２のセットのシリアル／パラレ
ル変換部１５Ｒ，１５Ｇ，１５Ｂに与えられてパラレル
変換される。ワード同期信号ＷＳＹＮＣは、制御信号発
生部１１から２セットのシリアル／パラレル変換部にも
与えられており、ワード同期信号ＷＳＹＮＣに応じて、
２セットのシリアル／パラレル変換部の動作が切換えら
れる。すなわち、期間Ｔ１が終了すると第１のセットの
シリアル／パラレル変換部１４Ｒ，１４Ｇ，１４Ｂが変
換動作を開始し、第２のセットのシリアル／パラレル変
換部１５Ｒ，１５Ｇ，１５Ｂはデータ転送のために待機
する。
【００５１】なお、期間Ｔ２における転送では、上記
（６Ｒ），（６Ｇ），（６Ｂ）式においてＶＣＮＴ＝０
ｈ，ＨＣＮＴ＝１ｈとなるので、ＡＤ３r ＝Ａ００５２
ｈ，ＡＤ３g ＝Ａ８０５２ｈ，ＡＤ３b ＝Ｂ００５２ｈ
となる。これらのアドレスＡＤ３r ，ＡＤ３g ，ＡＤ３
b は、図５に示す動画領域ＭＰＡの右上部分のアドレス
に相当する。
【００５２】期間Ｔ１，Ｔ２における転送によって、Ｒ
成分の２値映像データＢＶＤr が図５のアドレスＡ００
５１ｈ，Ａ００５２ｈによってＶＲＡＭ３１Ｒに転送さ
れる。また、Ｇ成分はアドレスＡ８０５１ｈ，Ａ８０５
２ｈによってＶＲＡＭ３１Ｇに転送され、Ｂ成分はＢ０
０５１ｈ，Ｂ００５２ｈによってＶＲＡＭ３１Ｂに転送
される。言い換えれば、期間Ｔ１，Ｔ２では、図６の動
画領域ＭＰＡ内の第１番目の走査線Ｌ１についての転送
が終了する。従って、期間Ｔ２が終了すると映像デコー
ダ３７からＤＭＡコントローラ３４に走査線の終了と開
始を示す水平同期信号／ＨＳＹＮＣが与えられる（図８
参照）。
【００５３】期間Ｔ３の始期を示す水平同期信号／ＨＳ
ＹＮＣにより、垂直カウンタ部４の垂直カウントＶＣＮ
Ｔが１つ増加してＶＣＮＴ＝１ｈになるとともに、水平
カウンタ部５の水平カウントＨＣＮＴが０にリセットさ
れる。この後は、上記と同様な手順によってＲ成分の２
値映像データＢＶＤr が、図５のアドレスＡ００Ａ１
ｈ，Ａ００Ａ２ｈによってＶＲＡＭ３１Ｒに転送され
る。Ｇ成分、Ｂ成分も同様にして転送される。
【００５４】こうして動画領域ＭＰＡ（図６）内におけ
るすべての走査線Ｌ１，Ｌ２に関するデータ転送が終了
すると、垂直同期信号／ＶＳＹＮＣが映像デコーダ３７
からＤＭＡコントローラ３４に与えられ、これに応じて
垂直カウンタ部４と水平カウンタ部５が０にリセットさ
れる。この結果、ＤＭＡコントローラ３４は初期状態に
戻り、次のフィ−ルドの２値映像データが送られてくる
まで待機する。
【００５５】このように、垂直同期信号／ＶＳＹＮＣが
与えられるたびに垂直カウントＶＣＮＴと水平カウント
ＨＣＮＴが０にリセットされ、また、水平同期信号／Ｈ
ＳＹＮＣが与えられるたびに垂直カウントＶＣＮＴが１
つ増加するとともに、水平カウントＨＣＮＴが０にリセ
ットされる。なお、水平カウントＨＣＮＴは、ＲＧＢ各
色成分の１ワード（８ビット）分の２値映像データＢＶ
Ｄr ，ＢＶＤg ，ＢＶＤb がＤＭＡ転送されるたびに、
ワード同期信号ＷＳＹＮＣに応じて１つ増加する。ＶＲ
ＡＭ３１Ｒ，３１Ｇ，３１Ｂ上のアドレスは、垂直カウ
ントＶＣＮＴと水平カウントＨＣＮＴとに応じて（６
Ｒ），（６Ｇ），（６Ｂ）式に従って求められるので、
垂直同期信号／ＶＳＹＮＣと水平同期信号／ＨＳＹＮＣ
と、ワード同期信号ＷＳＹＮＣとに同期してＶＲＡＭ上
のアドレスが順次更新されていくことになる。この結
果、動画領域ＭＰＡ内における映像を表わす２値映像デ
ータＢＶＤr ，ＢＶＤg ，ＢＶＤb が約１／６０秒ごと
にＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂに転送されて、動画
が表示される。
【００５６】なお、ＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂは
２ポートメモリであり、ＤＡ変換器３２へのデータの読
出しのタイミングに無関係にＤＭＡコントローラ３４に
よるデータの書込みを行なうことが可能である。
【００５７】Ｄ．インターレース走査を行なう場合のア
ドレス演算：図１１は、インターレース走査を行なう場
合の奇数ラインフィールドと偶数ラインフィールドのメ
モリ空間を示す説明図である。図１１は、図５に対応す
る図であるが、簡単のためにＲプレーンのみを示してい
る。奇数ラインフィールドは、動画領域ＭＰＡ内の４つ
のアドレスのうちで２つのアドレスＡ００Ａ１ｈ，Ａ０
０Ａ２ｈのみを含んでおり、偶数ラインフィールドは他
の２つのアドレスＡ００５１Ａｈ，Ａ００５２Ａのみを
含んでいる。
【００５８】インターレースを行なう場合には、オフセ
ットアドレス記憶部２（図３）に奇数ラインフィールド
用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数ライ
ンフィールド用のオフセットアドレスＯＦＡＤ２＝５１
ｈとを登録する。オフセットアドレス記憶部２は、これ
らの２つのオフセットアドレスＯＦＡＤ１，ＯＦＡＤ２
の１つを、映像デコーダ３７から与えられるフィールド
指示信号ＦＩＳに応じて選択的に出力する。なお、２：
１のインターレースの場合には、加算アドレスＡＤＡＤ
はインターレースが無い場合の値（＝５０ｈ）の２倍
（＝Ａ０ｈ）となる。このように、インターレース走査
の場合には、オフセットアドレスＯＦＡＤと加算アドレ
スＡＤＡＤとを調整することによって、インターレース
が無い場合と同様に、上記（５Ｒ），（５Ｇ），（５
Ｂ）式に従って映像データのアドレスを算出できる。
【００５９】なお、インターレースを行なうための映像
データを転送する場合にも、わざとインターレースを行
なわずに同一のアドレスに奇数ラインフィールドと偶数
ラインフィールドの映像データを書き込むことも可能で
ある。この場合には、インターレースが無い場合のオフ
セットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを両
方のフィールドに共通して使用すればよい。
【００６０】上記実施例によれば、特別なプロセッサを
用いることなく安価なＣＰＵを用いたコンピュータシス
テムにおいて、映像データをＤＭＡ転送して動画をモニ
タ３３上に表示させることができる。また、ＣＰＵに負
担を掛けることなくＤＭＡコントローラ３４だけで動画
表示を実現できるので、ＣＰＵ機器内のビデオに関連し
たハ−ドウェアを新たに設計し直す必要がない。換言す
れば、通常のコンピュータが有している拡張スロット
に、ＤＭＡコントローラ３４を設けた回路をボ−ドやカ
ードの形で挿入するだけで、映像データを動画として表
示できる。
【００６１】特に、ＤＭＡコントローラ３４内部のアド
レス演算部（図７）は、１つの乗算器と複数の加算器だ
けで構成されているので、アドレスを高速に演算するこ
とができる。さらに、パーソナルコンピュータ１００の
ＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂ以外に映像メモリを必
要とせずにＤＭＡ転送を実行することができるので、映
像データ転送装置１２０（図２）全体の回路構成が比較
的単純であり、安価であるという利点がある。
【００６２】Ｅ．２値化回路３５とＦＩＦＯユニット２
０の詳細構成：図１２は、２値化回路３５とＦＩＦＯメ
モリユニット２０の内部構成を示すブロック図である。
この２値化回路３５における２値化方法は、一般に誤差
拡散法と呼ばれる方法を改良したものであり、２値化の
際に発生する誤差を主軸（画面の垂直方向）と副軸（画
面の水平方向）とに分散することによって、自然な階調
表現を有する２値映像データを高速に作成する方法であ
る。
【００６３】２値化回路３５は、第１の加算器１３２
と、減算器１３４と、比較器１３６と、パラメータメモ
リ１３８と、セレクタ１４０と、シフトレジスタ１４２
と、第２の加算器１４４と、主軸誤差記憶部１４６と、
副軸誤差記憶部１４８と、カウンタ１５０とを備えてい
る。この２値化回路３５は、単純なゲートアレイにして
約４０００ゲート程度で実現できる。ＦＩＦＯメモリユ
ニット２０は、２つのＦＩＦＯメモリ１６０，１６２
と、ＦＩＦＯ制御部１６４とを有している。
【００６４】図１３は、副軸誤差ｄＸ（ｘ）と、主軸誤
差ｄＹと、多値のデジタル映像信号ＤＳの配列を示す平
面図である。ここで、デジタル映像信号ＤＳは、動画領
域ＭＰＡ内に２次元的に配列されているものと考える。
動画領域ＭＰＡの水平軸である副軸座標ｘの最大座標値
ｎと、垂直軸である主軸座標ｙの最大座標値ｍとは、と
もに動画領域ＭＰＡの量子化数である。なお、上記の実
施例ではｎ＝（２×８−１）＝１５であり、ｍ＝１であ
る。副軸誤差ｄＸ（ｘ）は、水平軸の各座標値ｘにそれ
ぞれの値が割り当てられる。一方、主軸誤差ｄＹは、処
理中の走査線について１つの値が割り当てられる。
【００６５】図１４は、２値化回路３５の動作を示すフ
ローチャートである。映像デコーダ３７から垂直同期信
号／ＶＳＹＮＣが与えられると、副軸誤差記憶部１４８
内の副軸誤差ｄＸ（０）〜ｄＸ（ｎ）が０に初期化され
る（ステップＳ１）。次に、水平同期信号／ＨＳＹＮＣ
が与えられると、主軸誤差記憶部１４６内の主軸誤差ｄ
Ｙが０に初期化されるとともに、カウンタ１５０がリセ
ットされる（ステップＳ２）。なお、カウンタ１５０の
カウント値は、副軸座標ｘを示している。なお、ＦＩＦ
Ｏ制御部１６４は、ドットクロック信号ＤＣＬＫをカウ
ンタ１５０に与えており、カウンタ１５０は、このドッ
トクロック信号ＤＣＬＫに応じて副軸座標ｘのカウント
アップを行ない、また、これに応じてステップＳ３〜Ｓ
１３の処理が進行する。ドットクロック信号ＤＣＬＫ
は、２つのＦＩＦＯメモリ１６０，１６２にも与えられ
ており、ｘ座標の各位置において２値化された映像デー
タが２つのＦＩＦＯメモリ１６０，１６２の一方に記憶
される。
【００６６】なお、ステップＳ２において、ＦＩＦＯ制
御部１６４は、水平同期信号／ＨＳＹＮＣに応じて２つ
のＦＩＦＯメモリ１６０，１６２の動作モードを切換
え、一方を書込み可能で読出不能とするとともに、他方
を書込み不能で読出可能とする。水平同期信号／ＨＳＹ
ＮＣは走査線の終了と開始を示す信号なので、このよう
に２つのＦＩＦＯメモリ１６０，１６２の動作状態を切
換えることによって、１つの走査線について得られた２
値映像データＢＶＤを一方のＦＩＦＯメモリに記憶して
いくのと同時に、他方のＦＩＦＯメモリから２値映像デ
ータＢＶＤを読出せるようにしている。
【００６７】ステップＳ３では、第１の加算器１３２に
よって、多値のデジタル映像信号ＤＳの値と、主軸誤差
ｄＹと、副軸誤差ｄＸ（ｘ）とが加算され、補正された
映像データＤＴ（以下、「補正後映像データ」と呼ぶ）
が得られる。なお、補正後映像データＤＴは、正負を示
す符号ビットと絶対値部とで構成されている。垂直同期
信号／ＶＳＹＮＣと最初の水平同期信号／ＨＳＹＮＣと
が与えられた直後では、主軸誤差ｄＹと副軸誤差ｄＸは
０に初期化されているので、ＤＴ＝ＤＳである。この補
正後映像データＤＴは、減算器１３４と比較器１３６と
に与えられている。減算器１３４は、補正後映像データ
ＤＴから、多値デジタル映像信号ＤＳの有効な最大値Ｄ
Ｓmax を減算した値（ＤＴ−ＤＳmax ）を出力する。ま
た、比較器１３６は、補正後映像データＤＴと閾値Ｄth
を比較する（ステップＳ４）。ＤＳmax とＤthは、いず
れもパラメータメモリ１３８に予め記憶されている。な
お、閾値Ｄthは、多値デジタル映像信号ＤＳの階調の
（最小値＋１）から（最大値−１）の範囲の任意の値に
設定されている。
【００６８】ＤＴ≧Ｄthの場合には比較器１３６から出
力される２値映像データＢＶＤの値は１になり（ステッ
プＳ５）、一方、ＤＴ＜Ｄthの場合には２値映像データ
ＢＶＤの値は０になる（ステップＳ７）。
【００６９】２値映像データＢＶＤはセレクタ１４０に
も与えられており、補正後映像データＤＴと減算器１３
４の出力（ＤＴ−ＤＳmax ）との一方が２値映像データ
ＢＶＤに応じて選択される。すなわち、ＢＶＤ＝１の場
合には減算器１３４の出力（ＤＴ−ＤＳmax ）がセレク
タ１４０の符号ビット付きの出力ＤＵとなり（ステップ
Ｓ６）、ＢＶＤ＝０の場合には補正後映像データＤＴが
セレクタ１４０の符号ビット付きの出力ＤＵとなる（ス
テップＳ８）。
【００７０】ステップＳ９では、セレクタ１４０の出力
ＤＵの絶対値部が、シフトレジスタ１４２によって１ビ
ット右にシフトされ、符号ビットがシフトされた結果に
付加される。この右シフトは、出力ＤＵを２で除算する
演算と等価である。シフトレジスタ１４２からは、符号
ビット付きの商ＤＵｑと余りＤＵｓとが出力される。な
お、余りＤＵｓは、シフト前のデータＤＵの最下位ビッ
トと符号ビットとで構成されるデータである。
【００７１】商ＤＵｑは副軸誤差ｄＸ（ｘ）として副軸
誤差記憶部１４８に記憶され（ステップＳ１０）、ま
た、商ＤＵｑと余りＤＵｓとの和（ＤＵｑ＋ＤＵｓ）が
主軸誤差ｄＹとして主軸誤差記憶部１４６に記憶される
（ステップＳ１１）。副軸誤差ｄＸ（ｘ）は副軸座標ｘ
ごとに割り当てられているので、ここで記憶された副軸
誤差ｄＸ（ｘ）は、次の走査線における同一の副軸座標
ｘの処理の際に利用される。一方、主軸誤差ｄＹは１つ
だけであり、次の座標位置（ｘ＋１）における２値化処
理に利用される。
【００７２】ステップＳ１２では、ＦＩＦＯ制御部１６
４から与えられるドットクロック信号ＤＣＬＫに応じて
カウンタ１５０の副軸座標ｘが１つ増加する。また、ド
ットクロック信号ＤＣＬＫに応じて、２値映像データＢ
ＶＤがＦＩＦＯメモリ１６０，１６２の一方に書き込ま
れるとともに、他方から読出されてＤＭＡコントローラ
３４に与えられる。
【００７３】副軸座標ｘが最大値ｎ以下の場合には、ス
テップＳ３に戻り、ステップＳ３〜Ｓ１３の処理が繰り
返される。すなわち、ｘ＝０〜ｎに応じて図１３に示す
多値デジタル映像信号ＤＳ（０，０）〜ＤＳ（ｎ，０）
が順次２値化されていく。
【００７４】一方、ｘ＝ｎ＋１になると、水平同期信号
／ＨＳＹＮＣが映像デコーダ３７から与えられ、ステッ
プＳ２からの処理が再開される。水平同期信号／ＨＳＹ
ＮＣは走査線の終了と開始を示しているので、次の走査
線上における多値デジタル信号ＤＳ（０，１）〜ＤＳ
（ｎ，１）が２値化の対象となる。なお、前述したよう
に、水平同期信号／ＨＳＹＮＣに応じて、２つのＦＩＦ
Ｏメモリ１６０，１６２のイネーブルの状態が交換され
る。
【００７５】こうして、ステップＳ１〜Ｓ１３が繰り返
されることによって動画領域ＭＰＡ内のすべての多値デ
ジタル信号ＤＳが２値化回路３５によって２値化され
る。
【００７６】上述した２値化回路３５によれば、デジタ
ル映像信号ＤＳを２値化する際に生じる誤差を主軸誤差
ｄＹと副軸誤差ｄＸ（ｘ）とに分割し、次のドットまた
は次の走査線における２値化の際にこれらの誤差ｄＹ，
ｄＸ（ｘ）を映像信号ＤＳに加算することによって映像
信号ＤＳを補正している。従って、マクロに見た場合
に、映像の階調を比較的忠実に再現することのできる２
値化映像データＢＶＤが得られる。また、２値化の際に
発生する誤差を主軸誤差ｄＹと副軸誤差ｄＸ（ｘ）の２
つに分割するだけなので処理全体を高速で実行すること
が可能である。
【００７７】Ｆ．変形例： （１）ＲＧＢ各色の色信号でなく、ＮＴＳＣ方式による
ＹＵＶ信号などの他の方式の映像信号を処理する場合に
ついても本発明を適応することが可能である。
【００７８】（２）この発明は、デジタル映像信号ＤＳ
の２値化を行なわずに、多値のデジタル映像データをＤ
ＭＡ転送する場合にも適用できる。この場合には、図２
における２値化回路３５が省略され、また、図３におけ
るシリアル／パラレル変換部１４Ｒ，１４Ｇ，１４Ｂ，
１５Ｒ，１５Ｇ，１５Ｂは、３ステートバッファに置き
換えられる。さらに、図４に示すＶＲＡＭ３１Ｒ，３１
Ｇ，３１Ｂが同一のプレーン上に配置され、１ワードで
ＲＧＢ３色が表現されるようなメモリマップを使用すれ
ば、図１０における３サイクルの期間Ｔｒ，Ｔｇ，Ｔｂ
が１サイクルに短縮される。
【００７９】（３）ＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂと
して３ポートメモリを使用し、ローカルバスを介してＤ
ＭＡコントローラ３４からデータ転送を行なえるように
すれば、ＣＰＵ１からバスの使用権を獲得するための処
理を行なうことなく高速にデータ転送を実行でき、動画
の画質をさらに向上させることも可能である。なお、図
１０（ｇ），（ｈ），（ｉ）に示す各信号は一実施例に
過ぎず、種々の変形が可能である。
【００８０】（４）この発明は、圧縮されたデジタル映
像データを伸長してＶＲＡＭ内へ書き込む場合にも適用
することができる。この場合には、映像デコーダ３７と
ＡＤ変換器３６を画像伸長部で置き換えればよい。
【００８１】（５）上述した式（５Ｒ），（５Ｇ），
（５Ｂ）で与えられるアドレスＡＤ３を算出する回路と
しては、上記実施例以外の種々の構成が考えられる。例
えば、ＤＭＡコントローラ３４中の加算器を減算器に置
き換えたり、加算順序を変更させたりしても同様の結果
が得られる。
【００８２】また、図３に示す乗算器７を加算器とカウ
ントアップ用カウンタとで置き換えて、加算アドレス値
記憶部３に記憶された加算アドレスＡＤＡＤを垂直カウ
ンタ部４の垂直カウントＶＣＮＴの回数だけ加算するよ
うにしてもよい。
【００８３】また、図１５に示すように、乗算器７の代
わりに加算器７ａを用いて、その一方の入力に加算アド
レスＡＤＡＤを与えるとともに、加算器７ａ自身の出力
をフィードバックするようにしてもよい。図１５におけ
る垂直カウンタ部４ａは、図９に示す垂直カウンタ部４
の垂直カウンタ４８をＡＮＤ回路４９で置き換えたもの
である。ＡＮＤ回路４９には比較器４４の出力ＣＭＰと
水平同期信号／ＨＳＹＮＣが与えられている。このＡＮ
Ｄ回路４９からは、バックポーチ期間後の有効映像期間
に水平同期信号／ＨＳＹＮＣが出力される。ＡＮＤ回路
４９から出力された水平同期信号／ＨＳＹＮＣは加算器
７ａのクロック入力端子に与えらる。また、加算器７ａ
のリセット入力端子には垂直同期信号／ＶＳＹＮＣが与
えられている。従って、加算器７ａの出力ＡＤ０は、図
３に示す乗算器７の出力ＭＵＬと同じ値を示す。こうす
れば、乗算器７の代わりに加算器７ａで代用することが
できるので、回路構造がより簡単になるという利点があ
る。
【００８４】
【発明の効果】請求項１に記載した発明によれば、転送
アドレスが第１の演算手段と第２の演算手段とによる算
術演算によって高速に算出される。従って、この転送ア
ドレスに基づいて映像データを映像メモリに高速に転送
することができ、スム−ズな動画を表示させることがで
きるという効果がある。
【００８５】請求項２に記載した発明によれば、乗算器
によって垂直アドレス値を簡単に算出できるという効果
がある。
【００８６】請求項３に記載した発明によれば、加算器
によって垂直アドレス値を算出できるので、回路構成が
さらに簡単になり、また、より高速に垂直アドレス値を
求めることができるという効果がある。
【００８７】請求項４に記載した発明によれば、カラー
の動画を表わす映像データをＤＭＡ転送することができ
るという効果がある。
【００８８】請求項５に記載した発明によれば、３つの
加算器によって第１ないし第３の転送アドレスを算出で
きるので、回路構成が簡単であり、また、高速に転送ア
ドレスを算出できるという効果がある。
【００８９】請求項６に記載した発明によれば、いわゆ
るＤＭＡ転送によって映像データを高速に転送できると
いう効果がある。
【００９０】請求項７に記載した発明によれば、転送さ
れる映像データを記憶するための大容量のメモリを使用
せずに映像データを転送できるという効果がある。
【００９１】請求項８に記載した発明によれば、動画映
像データ転送装置で転送された映像データに基づいて映
像を表示手段に直ちに表示できるという効果がある。
【００９２】請求項９に記載した発明によれば、いわゆ
るＤＭＡ転送によって映像データを高速に転送できると
いう効果がある。
【００９３】請求項１０に記載した発明によれば、転送
される映像データを記憶するための大容量のメモリを使
用せずに映像データを転送できるという効果がある。
【００９４】請求項１１に記載した発明によれば、動画
が２値の動画映像データで表わされるので、転送すべき
動画映像データのデータ量が少なくて済む。従って、高
速にデータ転送を行なうことができるという効果があ
る。
【図面の簡単な説明】
【図１】本発明によるＤＭＡコントローラを備えたコン
ピュータシステムを示す斜視図。
【図２】パーソナルコンピュータ１００と映像データ転
送装置１２０の内部構成を示すブロック図。
【図３】ＤＭＡコントローラ３４の内部構成を示すブロ
ック図。
【図４】３つのＶＲＡＭ３１Ｒ，３１Ｇ，３１Ｂのメモ
リマップ。
【図５】各プレーン３１Ｒ，３１Ｇ，３１Ｂと画面との
対応関係を示す説明図。
【図６】カラーモニタ３３の画面内の動画領域ＭＰＡを
示す平面図。
【図７】ＤＭＡコントローラ３４内のアドレス演算部を
拡大して示すブロック図。
【図８】ＤＭＡコントローラ３４の全体動作を示すタイ
ミングチャート。
【図９】垂直カウンタ部４の内部構成を示すブロック
図。
【図１０】図８における期間Ｔ１において、２値映像デ
ータを転送する動作を示すタイミングチャート。
【図１１】インターレース走査を行なう場合の奇数ライ
ンフィールドと偶数ラインフィールドのメモリ空間を示
す説明図。
【図１２】２値化回路３５の内部構成を示すブロック
図。
【図１３】副軸誤差ｄＸ（ｘ）と主軸誤差ｄＹと多値の
デジタル映像信号ＤＳの配列を示す平面図。
【図１４】２値化回路３５の動作を示すフローチャー
ト。
【図１５】乗算器７を加算器７ａで置き換えた場合の回
路構成を示すブロック図。
【図１６】従来のＤＭＡコントローラを用いたコンピュ
ータシステムのブロック図。
【符号の説明】
１…ＣＰＵ ２…オフセットアドレス記憶部 ３…加算アドレス値記憶部 ４，４ａ…垂直カウンタ部 ５…水平カウンタ部 ６Ｒ，６Ｇ，６Ｂ…領域開始アドレス記憶部 ７…乗算器 ７ａ…加算器 ８〜１０…加算器 １１…制御信号発生部 １４Ｒ，１４Ｇ，１４Ｂ…シリアル／パラレル変換部 １５Ｒ，１５Ｇ，１５Ｂ…シリアル／パラレル変換部 １６…バス制御部 ２０…ＦＩＦＯメモリユニット ２５…アドレスバス ２６…データバス ２７…制御バス ３１Ｒ，３１Ｇ，３１Ｂ…ＶＲＡＭ ３２…ＤＡ変換器 ３３…カラーモニタ ３４…ＤＭＡコントローラ ３６…ＡＤ変換器 ３７…映像デコーダ ３８…映像信号入力端子 ４２…バックポーチ記憶部 ４４…比較器 ４６…バックポーチカウンタ ４８…垂直カウンタ ４９…ＡＮＤ回路 ５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ ５２…データバス ５３…アドレスバス ５４…制御バス ５５…ＤＭＡコントローラ ５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ ５７…モニター制御部 ５８…モニタ ５９…ＣＰＵ ８０…水平レンジ ８１…垂直レンジ ８２…指示方向 １００…パーソナルコンピュータ １０２…コンピュータ本体 １０４…キーボード １０６…マウス １１０…ビデオプレーヤ １２０…映像データ転送装置 １３２…加算器 １３４…減算器 １３６…比較器 １３８…パラメータメモリ １４０…セレクタ １４２…シフトレジスタ １４４…加算器 １４６…主軸誤差記憶部 １４８…副軸誤差記憶部 １５０…カウンタ １６０，１６２…ＦＩＦＯメモリ １６４…ＦＩＦＯ制御部 ＡＤＡＤ…加算アドレス ／ＢＧＲＴ…バス許可信号 ＢＰ…バックポーチ数 ＢＰＣ…カウント値 ／ＢＲＥＱ…バス要求信号 ＢＶＤr ，ＢＶＤg ，ＢＶＤb …２値映像データ ＣＳ…アナログ色信号 ＤＣＬＫ…クロック信号 ＤＳ…多値デジタル映像信号 ＤＳmax …多値デジタル映像信号の最大値 ＤＴ…補正後映像データ ＤＵｑ…商 ＤＵｓ…余り Ｄr ，Ｄg ，Ｄb …色データ Ｄth…閾値 ＦＩＳ…フィールド指示信号 ＨＣＮＴ…水平カウント ／ＨＳＹＮＣ…水平同期信号 ＩＮＩr ，ＩＮＩg ，ＩＮＩb …領域開始アドレス Ｌ１，Ｌ２…走査線 ＭＰＡ…動画領域 ＯＦＡＤ…オフセットアドレス Ｐ１…左上点 ＳＥＬ…選択許可信号 ＶＣＮＴ…垂直カウント ＶＳ…コンポジット映像信号 ／ＶＳＹＮＣ…垂直同期信号 ／ＷＲ…書込信号 ＷＳＹＮＣ…ワード同期信号 ｄＸ（ｘ）…副軸誤差 ｄＹ…主軸誤差 ｎ…ｘ軸の最大座標値 ｘ…副軸座標 ｙ…主軸座標

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 論理演算を行なうプロセッサと、前記プ
    ロセッサにより制御されて映像データを記憶する映像メ
    モリとを備えるコンピュータシステムに適用され、動画
    を表わす動画映像データを前記映像メモリ内の所望のメ
    モリ領域に転送する動画映像データ転送装置であって、 前記映像メモリ内における前記所望のメモリ領域の開始
    位置を示すオフセットアドレス値を記憶する第１のメモ
    リと、 前記映像メモリ内における隣接する走査線同士のアドレ
    スの差を示す加算アドレス値を記憶する第２のメモリ
    と、 前記動画映像データに同期した垂直同期信号と水平同期
    信号とに応じて、与えられた前記水平同期信号の数に基
    づいて特定される前記動画内の走査線の順番を示す走査
    線番号と、前記加算アドレス値とを乗算した値に等しい
    垂直アドレス値を算出する第１の演算手段と、 前記動画内の各走査線上において、各走査線の始点から
    各走査線上の各画素までのアドレスの差を示す水平アド
    レス値を生成する水平カウンタと、 前記オフセットアドレス値と前記垂直アドレス値と前記
    水平アドレス値とを加算することによって、前記動画内
    の各走査線上における各画素の位置に相当する前記映像
    メモリ内のアドレスを示す転送アドレスを生成し、前記
    映像メモリに接続されたアドレスバス上に前記転送アド
    レスを出力する第２の演算手段と、 前記転送アドレスに応じて前記映像メモリに転送する前
    記動画映像データを、前記映像メモリに接続されたデー
    タバス上に出力するデータ出力手段と、を備えることを
    特徴とする動画映像データ転送装置。
  2. 【請求項２】 請求項１記載の動画映像データ転送装置
    であって、 前記第１の演算手段は、 与えられた前記水平同期信号の数に応じて前記走査線番
    号を生成する走査線番号生成手段と、 前記走査線番号と前記加算アドレス値とを乗算すること
    によって、前記垂直アドレス値を生成する乗算器と、を
    備える動画映像データ転送装置。
  3. 【請求項３】 請求項１記載の動画映像データ転送装置
    であって、 前記第１の演算手段は、 与えられた前記水平同期信号の数だけ前記加算アドレス
    値を累算することによって、前記垂直アドレス値を生成
    する加算器、を備える動画映像データ転送装置。
  4. 【請求項４】 請求項１記載の動画映像データ転送装置
    であって、 前記第２の演算手段は、 ３原色の各色に対する映像データをそれぞれ記憶するた
    めの前記映像メモリ内の第１ないし第３のメモリ領域の
    開始位置をそれぞれ示す第１ないし第３の開始アドレス
    を記憶する第３のメモリと、 前記第１ないし第３の開始アドレスのそれぞれに、前記
    オフセットアドレス値と前記垂直アドレス値と前記水平
    アドレス値とを加算することによって、前記３原色の各
    色に対する第１ないし第３の転送アドレスをそれぞれ生
    成する加算手段と、を備える動画映像データ転送装置。
  5. 【請求項５】 請求項４記載の動画映像データ転送装置
    であって、 前記加算手段は、 前記オフセットアドレス値と前記垂直アドレス値とを加
    算して、第１のアドレス値を生成する第１の加算器と、 前記第１のアドレス値と前記水平アドレス値とを加算し
    て、第２のアドレス値を生成する第２の加算器と、 前記第１ないし第３の開始アドレスのそれぞれに、前記
    第２のアドレス値を加算することによって、前記第１な
    いし第３の転送アドレスを生成する第３の加算器と、を
    備える動画映像データ転送装置。
  6. 【請求項６】 請求項１記載の動画映像データ転送装置
    であって、さらに、 前記アドレスバスと前記データバスの使用権を前記ＣＰ
    Ｕから取得し、前記使用権を前記ＣＰＵに返還するバス
    制御手段を備える動画映像データ転送装置。
  7. 【請求項７】 請求項６記載の動画映像データ転送装置
    であって、 前記データ出力手段は、シリアルに入力された前記動画
    映像データをパラレルデータに変換する手段を有する動
    画映像データ転送装置。
  8. 【請求項８】 コンピュータシステムであって、 論理演算を行なうプロセッサと、 前記プロセッサにより制御されて映像データを記憶する
    映像メモリと、 前記映像メモリに記憶された映像データに応じて映像を
    表示する表示手段と、 請求項１記載の動画映像データ転送装置と、を備えるコ
    ンピュータシステム。
  9. 【請求項９】 請求項８記載のコンピュータシステムで
    あって、 前記動画映像データ転送装置は、前記アドレスバスと前
    記データバスの使用権を前記ＣＰＵから取得し、前記使
    用権を前記ＣＰＵに返還するバス制御手段を備えるコン
    ピュータシステム。
  10. 【請求項１０】 請求項９記載のコンピュータシステム
    であって、 前記データ出力手段は、シリアルに入力された前記動画
    映像データをパラレルデータに変換する手段を有するコ
    ンピュータシステム。
  11. 【請求項１１】 請求項８記載のコンピュータシステム
    であって、さらに、 外部から与えられた動画映像信号をデコードすることに
    よって、多値映像データと、前記垂直同期信号と、前記
    水平同期信号とを生成するデコーダ手段と、 前記多値映像データを２値化することによって、前記動
    画映像データを生成する２値化手段と、を備えるコンピ
    ュータシステム。
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