JPH09114443A - 映像スケーリング装置 - Google Patents

映像スケーリング装置

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JPH09114443A
JPH09114443A JP7297578A JP29757895A JPH09114443A JP H09114443 A JPH09114443 A JP H09114443A JP 7297578 A JP7297578 A JP 7297578A JP 29757895 A JP29757895 A JP 29757895A JP H09114443 A JPH09114443 A JP H09114443A
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signal
video signal
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frequency
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Kesatoshi Takeuchi
啓佐敏 竹内
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Abstract

(57)【要約】 【課題】 入力された映像の解像度に拘らず、その映像
を表示デバイスの解像度に変換して表示する。 【解決手段】 入力映像信号の同期信号の周波数を調
べ、その周波数から入力映像信号の解像度を決定する。
そして、入力映像信号で表わされる映像を拡大・縮小す
ることによって、入力映像信号の解像度を表示デバイス
の解像度に一致するように変換し、表示デバイスに表示
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力された映像
をスケーリングして表示デバイスに表示するための映像
スケーリング装置に関する。
【０００２】
【従来の技術】コンピュータで作成された映像を液晶プ
ロジェクタなどの他の表示デバイスに表示したい場合が
ある。このような場合には、その表示デバイスの解像度
に応じた映像信号をコンピュータ側で作成する必要があ
る。なお、この明細書において、「解像度」とは映像の
水平方向のドット数（画素数)と垂直方向のライン数
（走査線数）を意味する。なお、水平方向のドット数を
「水平解像度」と呼び、垂直方向のライン数を「垂直解
像度」と呼ぶ。
【０００３】
【発明が解決しようとする課題】コンピュータにおいて
生成できる映像の解像度と階調数は、コンピュータ内の
ビデオＲＡＭ（ＶＲＡＭ）の容量で制限されている。す
なわち、大きな解像度（すなわち大きな画面サイズ）で
表示する場合には階調数が少なくなり、階調数を大きく
すると解像度が小さくなるという関係がある。このた
め、表示デバイスの画面サイズが大きな場合などには、
コンピュータで生成する映像信号の解像度を表示デバイ
スの解像度に合わせることができない場合もあった。こ
のような問題は、コンピュータ以外の映像（例えばテレ
ビジョンの映像）をテレビジョン以外の表示デバイスに
表示する場合にも同様であった。
【０００４】この発明は、従来技術における上述の課題
を解決するためになされたものであり、入力された映像
の解像度に拘らず、その映像を表示デバイスの解像度に
変換して表示することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、第１の発明
は、入力された映像をスケーリングして表示デバイスに
表示するための装置であって、入力映像信号の解像度を
決定する解像度決定手段と、前記入力映像信号で表わさ
れる映像を拡大・縮小することによって、前記入力映像
信号の解像度を前記表示デバイスの解像度に一致するよ
うに変換するスケーリング手段と、を備えることを特徴
とする。
【０００６】表示デバイスの解像度は既知なので、入力
映像信号の解像度を決定すれば、入力映像信号の解像度
と表示デバイスの解像度の比率を求めることができる。
従って、この比率で映像を拡大・縮小すれば、映像信号
の解像度を表示デバイスの解像度に一致させることがで
きる。
【０００７】前記解像度決定手段は、前期入力映像信号
の同期信号の周波数と解像度との関係を記憶する解像度
記憶手段と、前記入力映像信号の同期信号の周波数を決
定する周波数決定手段と、前記同期信号の周波数に対応
する解像度を前記解像度記憶手段からを読出す手段とを
備えるようにすることが好ましい。
【０００８】解像度記憶手段に映像信号の解像度と同期
信号の周波数との関係を記憶しておけば、同期信号の周
波数から解像度を決定することができる。
【０００９】映像スケーリング装置は、さらに、前記入
力映像信号の同期信号の周波数が前記解像度記憶手段に
記憶されていない場合に、解像度が不明である旨を表示
する手段と、前記入力映像信号の解像度を設定すること
によって、前記入力映像信号の同期信号の周波数と解像
度との関係を解像度記憶手段に設定する解像度設定手段
と、を備えることが好ましい。
【００１０】こうすれば、解像度記憶手段に同期信号の
周波数と解像度との関係が記憶されていないような新た
な種類の入力映像信号に対しても、解像度の変換を行な
うことができる。
【００１１】前記スケーリング手段は、前記入力映像信
号を一時的に記憶する第１のバッファメモリと、前記第
１のバッファメモリから読出された映像信号が書き込ま
れるフレームメモリと、前記フレームメモリから読出さ
れた映像信号を一時的に記憶する第２のバッファメモリ
と、前記第１のバッファメモリに記憶された映像信号を
順次読出しつつ前記フレームメモリに書込アドレスを与
えることによって前記第１のバッファメモリから読出さ
れた映像信号を前記フレームメモリに書き込むととも
に、前記フレームメモリに読出アドレスを与えることに
よって前記フレームメモリから映像信号を読出して前記
第２のバッファメモリに転送するメモリ制御手段とを備
え、前記メモリ制御手段は、前記フレームメモリに読出
アドレスを与えて前記フレームメモリから映像信号を読
出す際に、前記読出アドレスを調整することによって前
記フレームメモリから読出される映像を拡大・縮小する
手段を備えるようにすることが好ましい。
【００１２】メモリ制御手段は、少なくともフレームメ
モリから映像信号を読出す際にその読出アドレスを調整
することによって映像を拡大・縮小することによって、
フレームメモリに記憶されている映像の解像度を表示デ
バイスの解像度に変換することができる。
【００１３】
【発明の他の態様】この発明は、以下のような他の態様
も含んでいる。第１の態様は、入力された映像をスケー
リングして表示デバイスに表示するための方法であっ
て、入力映像信号の解像度を決定し、前記入力映像信号
で表わされる映像を拡大・縮小することによって、前記
入力映像信号の解像度を前記表示デバイスの解像度に一
致するように変換することを特徴とする。
【００１４】入力映像信号としては、コンピュータで生
成された映像信号や、テレビジョンの映像信号などを適
用することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づき説明する。図１は、この発明の第１実施例で
ある液晶プロジェクタの構成を示すブロック図である。
この液晶プロジェクタは、パーソナルコンピュータ１０
０で生成された映像を大サイズのスクリーン（図示せ
ず）上に投影する装置であり、ＣＰＵ２０と、メインメ
モリ２２と、入力手段としての入力パネル２４と、Ａ／
Ｄ変換器３２と、フレームメモリ３４と、ビデオスケー
ラ３６と、ＬＣＤドライバ３８と、ＬＣＤパネル（液晶
表示パネル）４０と、光源４２とを備えている。なお、
フレームメモリ３４は、ＲＧＢ信号を記憶するための３
枚のメモリプレーンを有している。
【００１６】ＣＰＵ２０は、パーソナルコンピュータ１
００から与えられた同期信号ＳＹＮＣの周波数を決定す
る周波数決定部２６としての機能と、同期信号ＳＹＮＣ
の周波数に対応する解像度を決定する解像度決定部２８
としての機能とを有する。これらの機能は、ＣＰＵ２０
がメインメモリ２２に記憶されたソフトウェアプログラ
ムを実行することによって実現される。
【００１７】Ａ／Ｄ変換器３２は、パーソナルコンピュ
ータ１００から与えられた映像信号ＶPCをＡ／Ｄ変換し
てデジタル映像信号ＤPCを生成し、これをビデオスケー
ラ３６に入力する。ビデオスケーラ３６には、このデジ
タル映像信号ＤPCとともに、パーソナルコンピュータ１
００からの同期信号ＳＹＮＣも入力されている。なお、
この明細書において、「映像信号」とは、同期信号を含
まない狭義の映像信号を意味する場合と、同期信号を含
む広義の映像信号を意味する場合とがある。
【００１８】ビデオスケーラ３６は、入力されたデジタ
ル映像信号ＤPCをフレームメモリ３４に書き込むととも
に、フレームメモリ３４から映像信号を読出してＬＣＤ
ドライバ３８に供給する。この際、ビデオスケーラ３６
は、映像を拡大・縮小することによって、ＬＣＤパネル
４０の標準解像度に合うように映像信号の解像度を調整
する。ＬＣＤドライバ３８は、ビデオスケーラ３６から
与えられた映像をＬＣＤパネル４０に表示する。そし
て、ＬＣＤパネル４０に表示された映像が、光源４２に
よってスクリーン上に投影される。
【００１９】図２は、ビデオスケーラ３６の機能を示す
説明図である。図２の左側に示すように、パーソナルコ
ンピュータで生成される映像には、種々の解像度（６４
０ドット×４００ライン、６４０ドット×４８０ライ
ン、８００ドット×６００ライン、１０２４ドット×７
６８ライン、１６００ドット×１２００ライン等）のも
のがある。一方、ＬＣＤパネル４０の標準解像度は一定
であり、図２の例では８００ドット×６００ラインであ
る。そこで、ビデオスケーラ３６は、入力映像信号ＶPC
を拡大または縮小することによって、ＬＣＤパネル４０
の標準解像度を有する映像信号を生成する。こうすれ
ば、パーソナルコンピュータ１００で生成された映像信
号ＶPCをこの液晶プロジェクタに入力すれば、ＬＣＤパ
ネル４０の画面一杯にその映像を表示することができ
る。すなわち、液晶プロジェクタにおける解像度は、入
力映像信号ＶPCの解像度とは無関係になる。従って、パ
ーソナルコンピュータ１００側において所望の解像度と
階調数の映像を生成し、その映像をＬＣＤパネル４０の
画面一杯に表示することができる。
【００２０】図３は、ビデオスケーラ３６の内部構成を
示すブロック図である。ビデオスケーラ３６は、第１の
色変換部５０と、書込同期信号発生部５２と、入力用の
ＦＩＦＯバッファ５４と、ＤＲＡＭコントローラ５６
と、アドレスコントローラ５８と、ＣＰＵアクセスコン
トローラ６０と、出力用の２つのＦＩＦＯバッファ６
１，６２と、フィルタ部６４と、第２の色変換部６６
と、読出同期信号発生部６８とを備えている。なお、図
３に示されているように、この実施例では、フレームメ
モリ３４がダイナミックＲＡＭで構成されている。ＤＲ
ＡＭコントローラ５６は、このフレームメモリ３４への
映像信号の書込みと、フレームメモリ３４からの映像信
号の読出しとを制御する回路である。
【００２１】図１のＡ／Ｄ変換器３２で生成されたデジ
タル映像信号ＤPCは、第１の色変換部５０に与えられ、
必要に応じてＲＧＢ信号への色変換が行なわれる。例え
ば、入力されたデジタル映像信号ＤPCがＹＣｒＣｂ信号
である場合には、色変換部５０においてＲＧＢ信号に変
換される。
【００２２】パーソナルコンピュータ１００から与えら
れた同期信号ＳＹＮＣは、水平同期信号ＨＳＹＮＣ１と
垂直同期信号ＶＳＹＮＣ１とを含んでいる。書込同期信
号発生部５２は、水平同期信号ＨＳＹＮＣ１または垂直
同期信号ＶＳＹＮＣ１の周波数を内部の図示しないＰＬ
Ｌ回路によってＮ0 倍することによってドットクロック
信号ＤＣＫ１を生成する。このドットクロック信号ＤＣ
Ｋ１は、水平方向のドット位置の更新タイミングを示す
信号である。ドットクロック信号ＤＣＫ１は、水平同期
信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１とと
もにアドレスコントローラ５８に供給される。
【００２３】第１の色変換部５０で変換された映像信号
は、ＦＩＦＯバッファ５４で一時的に記憶され、ＤＲＡ
Ｍコントローラ５６によってフレームメモリ３４内に書
き込まれる。ＦＩＦＯバッファ５４は、書込みのタイミ
ングを調整するために用いられている。フレームメモリ
３４への書込み動作は、書込同期信号発生部５２から与
えられた書込同期信号｛ＤＣＫ１，ＨＳＹＮＣ１，ＶＳ
ＹＮＣ１｝に同期して行なわれる。すなわち、各ドット
位置（水平方向アドレス）はドットクロック信号ＤＣＫ
１に同期して更新され、走査線位置（垂直方向アドレ
ス）は水平同期信号ＨＳＹＮＣ１に同期して更新され、
各フレーム（各フィールド）は垂直同期信号ＶＳＹＮＣ
１に同期して更新される。ＤＲＡＭコントローラ５６
は、また、フレームメモリ３４に格納されている映像信
号を読出してＦＩＦＯバッファ６１，６２に交互に書き
込む制御も行なう。フレームメモリ３４からの読出動作
は、読出同期信号発生部６８で生成される読出同期信号
｛ＤＣＫ２，ＨＳＹＮＣ２，ＶＳＹＮＣ２｝に同期して
行なわれる。この読出同期信号｛ＤＣＫ２，ＨＳＹＮＣ
２，ＶＳＹＮＣ２｝は、ＬＣＤドライバ３８にも与えら
れて、ＬＣＤパネル４０における表示の同期信号として
使用される。アドレスコントローラ５８は、書込アドレ
スや読出アドレスを生成してＤＲＡＭコントローラ５６
に供給する回路であり、映像を拡大・縮小するスケーリ
ング部７０を備えている。
【００２４】出力用の２つのＦＩＦＯバッファ６１，６
２には、フレームメモリ３４から読出された１ライン分
の映像信号が交互に書き込まれる。この時、書込みが行
なわれていない方のバッファから映像信号が読出されて
フィルタ部６４に与えられる。フィルタ部６４は、γ補
正（入／出力階調変換）や、映像の左右反転、上下反転
等の各種のフィルタリング処理を行なう回路である。フ
ィルタリング処理が行なわれた映像信号は、色変換部６
６において必要に応じて色変換が行なわれて出力映像信
号ＤOUT に変換される。出力映像信号ＤOUT は、ＬＣＤ
ドライバ３８（図１）に供給される。
【００２５】図１のＣＰＵ２０は、図３のＣＰＵアクセ
スコントローラ６０を介してビデオスケーラ３６内の各
部にアクセスすることができる。入力映像信号ＶPCに対
応する同期信号ＳＹＮＣの周波数を決定する場合には、
ＣＰＵ２０は、ＣＰＵアクセスコントローラ６０を介し
て書込同期信号発生部５２からの信号を受け取る。ＣＰ
Ｕ２０は、まず、周波数決定部２６（図１）として機能
し、書込同期信号発生部５２に入力された水平同期信号
ＨＳＹＮＣ１と垂直同期信号ＶＳＹＮＣ１の周波数をそ
れぞれ測定する。次に、解像度決定部２８として機能
し、これらの周波数に基づいて入力映像信号ＶPCの解像
度を決定する。
【００２６】図４は、解像度と周波数との関係を示す解
像度決定テーブルである。この解像度決定テーブルに
は、種々の解像度（ドット数×ライン数）と、水平同期
信号および垂直同期信号の周波数との関係が登録されて
いる。解像度決定テーブルは、メインメモリ２２に格納
されている。ＣＰＵ２０の動作クロックの周波数は数十
ＭＨｚであり、水平同期信号の周波数は数十ｋＨｚ，垂
直同期信号の周波数は数十Ｈｚなので、ソフトウェア処
理によって周波数決定部２６の機能を実行し、これらの
周波数を十分精度良く測定することが可能である。例え
ば、ＣＰＵ２０が一定周期でカウントアップを行ない、
水平同期信号ＨＳＹＮＣ１のエッジ（例えば立下りエッ
ジ）の間のカウント数を求めるようにすれば、そのカウ
ント数から水平同期信号ＨＣＹＮＣ１の周波数を求める
ことができる。垂直同期信号ＶＳＹＮＣ１についても同
様である。こうして、同期信号ＨＳＹＮＣ１，ＶＳＹＮ
Ｃ１の周波数が決定されると、解像度決定部２８が解像
度決定テーブル（図４）を参照して、対応する解像度を
決定する。
【００２７】ところで、図４にも例示されているよう
に、同じ解像度でも同期信号の周波数にいくつかの種類
がある場合がある。従って、解像度決定テーブルには、
市販されている多数の機器で使用されている解像度と周
波数との関係をできるだけ多く登録しておくことが好ま
しい。しかし、解像度決定テーブルに登録されていない
周波数の映像信号が入力される場合も考えられる。この
場合には、ＣＰＵ２０は、ＬＣＤパネル４０（または入
力パネル２４の表示部）に入力映像信号ＶPCの周波数が
未登録である旨を表示する。そして、ユーザが入力パネ
ル２４を用いてその入力映像信号ＶPCの解像度（ドット
数×ライン数）を設定することによって、解像度決定テ
ーブルにその周波数と解像度の関係を登録する。この処
理を実現するためには、解像度決定テーブルをＲＡＭや
フラッシュメモリなどの書込可能なメモリに格納してお
くことが好ましい。
【００２８】なお、入力映像信号ＶPCの解像度を決定す
る際には、水平同期信号と垂直同期信号の周波数のみで
なく、それらの期間幅ＨH ，ＨV や、インターレースの
有無に基づいて決定するようにしてもよい。図５は、水
平同期信号と垂直同期信号の期間幅ＨH ，ＨV を説明す
るための説明図である。但し、図示の便宜上、図５では
コンポジット映像信号の波形を示している。同期信号の
周波数のみでなく、それらの期間幅ＨH ，ＨV や、イン
ターレースの有無に基づいて入力同期信号の解像度を決
定するようにすれば、解像度を決定する際の誤りを少な
くすることができる。
【００２９】解像度決定部２８によって決定された水平
解像度と垂直解像度は、ＣＰＵアクセスコントローラ６
０（図３）を介してアドレスコントローラ５８に与えら
れる。アドレスコントローラ５８内のスケーリング部７
０は、これらの解像度をＬＣＤパネル４０の標準解像度
に変換するために、図２で説明したような映像の拡大・
縮小を実行する。
【００３０】図６は、スケーリング部７０の内部構成を
示すブロック図である。スケーリング部７０は、ＰＬＬ
回路１４２と、分周器１４４と、水平アドレス形成部１
４６と、垂直アドレス形成部１４８と、３ステートバッ
ファ部１６０と、インバータ１６２とを有している。図
６に示すデータラッチ１６４は、ＤＲＡＭコントローラ
５６内の回路である。水平アドレス形成部１４６は、ラ
ッチミス除去回路１５０と、第１のカウンタ１５２と、
第１のラッチ１５４とを有している。垂直アドレス形成
部１４８は、第２のカウンタ１５６と、第２のラッチ１
５８とを有している。
【００３１】ＰＬＬ回路１４２は、読出用の水平同期信
号ＨＳＹＮＣ２から、そのＮ倍の周波数を有する第２の
ドットクロック信号ＤＣＫＸを生成する。分周器１４４
は、読出用のドットクロック信号ＤＣＫ２を１／Ｍ分周
することによってラインインクリメント信号ＬＩＮＣＸ
を生成する。ＰＬＬ回路１４２と分周器１４４における
設定値Ｎ，Ｍは、入力映像信号ＶPCの解像度をＬＣＤパ
ネル４０の解像度に変換するための値であり、ＣＰＵ２
０によってそれぞれ設定される。なお、これらの設定値
Ｎ，Ｍの決定方法については後述する。
【００３２】図７は、垂直アドレス形成部１４８の動作
を示すタイミングチャートである。第２のカウンタ１５
６は、読出用の垂直同期信号ＶＳＹＮＣ２（図７
（ａ））でリセットされた後に、ラインインクリメント
信号ＬＩＮＣＸのパルス数をカウントする。また、第２
のカウンタ１５６のカウント値ＨＣ（図７（ｄ））は、
水平同期信号ＨＳＹＮＣ２の立ち上がりエッジに応じて
ラッチされ、垂直アドレスＶＡＤＤとして３ステートバ
ッファ１６０に与えられる。図７（ｅ）の例では、垂直
アドレスＶＡＤＤの値は、０，１，１，２…のように更
新されている。
【００３３】図８は、映像の拡大の様子を示す説明図で
ある。図８（Ａ）は、フレームメモリ３４内に記憶され
た映像データを示しており、図８（Ｂ）は拡大された映
像データを示している。また、これらの図の各枠内に記
載された数字は映像データの値である。図７（ｅ）のタ
イミングチャートでは、ＶＡＤＤ＝０の走査線上の映像
を１回読出し、ＶＡＤＤ＝１の走査線上の映像を２回，
ＶＡＤＤ＝２の走査線上の映像を２回…、という順序で
フレームメモリ３４から映像データが読出されている。
従って、読出された映像は図８（Ｂ）に示すように垂直
方向に拡大されることになる。垂直方向の倍率ＭV2は、
水平同期信号ＨＳＹＮＣ２の周波数ｆHSYNC2と、ライン
インクリメント信号ＬＩＮＣＸの周波数ｆLINCX の比で
与えられる。従って、分周器１４４（図７）の設定値Ｍ
を調整することによって、映像を垂直方向に任意の倍率
で拡大することが可能である。なお、倍率ＭV2の値を１
以下に設定すれば、垂直方向に縮小することも可能であ
る。
【００３４】図９は、水平アドレス形成部１４６の動作
を示すタイミングチャートである。ラッチミス除去回路
１５０（図６）は、第１と第２のドットクロック信号Ｄ
ＣＫ２，ＤＣＫＸ（図９（ｂ），（ｄ））に応じて第３
のドットクロック信号ＤＣＫＸＸ（図９（ｅ））を生成
する。
【００３５】図１０は、ラッチミス除去回路１５０の内
部構成を示すブロック図である。ラッチミス除去回路１
５０は、遅延部１７０と、ＥＸＮＯＲ回路１７２と、Ｄ
型フリップフロップ１７４とを有している。ＥＸＮＯＲ
回路１７２の出力信号ＤＫＦＦは、第１のドットクロッ
ク信号ＤＣＫ２と、このドットクロック信号ＤＣＫ２を
所定の時間だけ遅延させて得られた信号との排他的論理
和を取って反転した信号である。従って、この信号ＤＫ
ＦＦは、図９（ｃ）にも示されているように、第１のド
ットクロック信号ＤＣＫ２の立上がりと立下りのタイミ
ングを示す信号である。
【００３６】ＥＸＮＯＲ回路１７２の出力信号ＤＫＦＦ
は、フリップフロップ１７４のクロック入力端子に与え
られている。また、このフリップフロップ１７４のＤ入
力端子には、第２のドットクロック信号ＤＣＫＸが与え
られている。従って、フリップフロップ１７４の出力で
ある第３のドットクロック信号ＤＣＫＸＸは、図９
（ｅ）に示されているように、ＥＸＮＯＲ回路１７２の
出力信号ＤＫＦＦの立ち上がりエッジにおける第２のド
ットクロック信号ＤＣＫＸのレベルを示す信号である。
この第３のドットクロック信号ＤＣＫＸＸは、第２のド
ットクロック信号ＤＣＫＸと等しい周波数を有してい
る。また、ＥＸＮＯＲ回路１７２の出力信号ＤＫＦＦ
は、第１のドットクロック信号ＤＣＫ２のエッジから所
定の遅延時間だけ遅れて立上るので、第３のドットクロ
ック信号ＤＣＫＸＸのレベル変化のタイミングも、第１
のドットクロック信号ＤＣＫ２のエッジから所定の遅延
時間だけ遅延している。このような第３のドットクロッ
ク信号ＤＣＫＸＸをラッチミス除去回路１５０で生成す
る理由は、第１のラッチ１５４でラッチされる水平アド
レスの値が不安定になるのを防止するためであるが、こ
の理由については更に後述する。
【００３７】水平アドレス形成部１４６の第１のカウン
タ１５２（図６）は、水平同期信号ＨＳＹＮＣ２のパル
スでリセットされた後に、ラッチミス除去回路１５０で
生成された第３のドットクロック信号ＤＣＫＸＸのパル
ス数をカウントアップして、そのカウント値ＤＣ（図９
（ｆ））を第１のラッチ１５４に供給している。ところ
で、第３のドットクロック信号ＤＣＫＸＸは第２のドッ
トクロック信号ＤＣＫＸと等しい周波数を有しているの
で、第１のカウンタ１５２のカウント値ＤＣは、実質的
に第２のドットクロック信号ＤＣＫＸのパルス数を示し
ている。第１のラッチ１５４は、第１のドットクロック
信号ＤＣＫ２に同期してカウント値ＤＣをラッチし、３
ステートバッファ１６０に水平アドレスＨＡＤＤ（図９
（ｇ））として与えている。すなわち、水平アドレスＨ
ＡＤＤは第２のドットクロック信号ＤＣＫＸのパルス数
を示す値であり、その値は第１のドットクロック信号Ｄ
ＣＫ２の立上がりエッジに応じて更新されている。従っ
て、第１のドットクロック信号ＤＣＫ２の周波数ｆDCK2
と、第２のドットクロック信号ＤＣＫＸの周波数ｆDCKX
とを調整することによって、水平アドレスＨＡＤＤの値
をどのように更新するかを設定することができる。図９
（ｇ）の例では、水平アドレスＨＡＤＤの値が０，０，
１…のように変化していることが解る。
【００３８】前述した図８（Ａ），（Ｂ）には、図９
（ｇ）における水平アドレスＨＡＤＤの更新に応じた映
像の拡大の様子が図示されている。図９に示したタイミ
ングチャートは、垂直アドレスＶＡＤＤが０である一番
上の走査線における水平方向のアドレス生成のタイミン
グに相当している。図９（ｇ）に示すように、水平アド
レスＨＡＤＤは、０，０，１…と更新されている。従っ
て、この走査線上では、水平アドレスＨＡＤＤ＝０の画
素の映像データが２回読出され、次に、ＨＡＤＤ＝１の
画素の映像データが１回…、という順序で、各画素の映
像データがフレームメモリ３４から順次読出されてい
る。
【００３９】このように水平アドレスＨＡＤＤは、２つ
のドットクロック信号ＤＣＫ２，ＤＣＫＸの周波数の関
係に依存する。従って、これらのドットクロック信号Ｄ
ＣＫ２，ＤＣＫＸの周波数を調整することによって、映
像を水平方向に拡大／縮小することができる。すなわ
ち、読出時における映像の水平方向の倍率ＭH2は、図８
の下部にも示すように、第１のドットクロック信号ＤＣ
Ｋ２の周波数ｆDCK2と第２のドットクロック信号ＤＣＫ
Ｘの周波数ｆDCKXとの比で与えられる。従って、ＰＬＬ
回路１４２の設定値Ｎを調整することによって、映像を
水平方向に任意の倍率で拡大／縮小することが可能であ
る。
【００４０】なお、ラッチミス除去回路１５０で信号Ｄ
ＣＫＸＸを生成する理由は次の通りである。図９（ｆ）
に示すように、第１のカウンタ１５２のカウント値ＤＣ
は、水平同期信号ＨＳＹＮＣ２（図９（ａ））がＨレベ
ルに復帰した後に、第３のドットクロック信号ＤＣＫＸ
Ｘ（図９（ｅ））の立上がりエッジに同期して変化す
る。一方、前述したように第３のドットクロック信号Ｄ
ＣＫＸＸのエッジは、第１のドットクロック信号ＤＣＫ
２のエッジから所定の時間だけ遅延しているので、第１
のラッチ１５４におけるラッチのタイミングがカウント
値ＤＣの変化のタイミングと重なることがなく、従っ
て、水平アドレスＨＡＤＤの値が不安定になることもな
い。
【００４１】以上のように、図６に示すＰＬＬ回路１４
２の設定値Ｎと分周器１４４の設定値Ｍを調整すること
によって、図８の下部に示すように水平方向倍率ＭH2と
垂直方向倍率ＭV2をそれぞれ独立に設定することが可能
である。従って、水平方向倍率ＭH2を（ＬＣＤパネル４
０の水平解像度）／（入力映像信号ＶPCの水平解像度）
に等しく設定し、また、垂直方向倍率ＭV2を（ＬＣＤパ
ネル４０の垂直解像度）／（入力映像信号ＶPCの垂直解
像度）に等しく設定すれば、ＬＣＤパネル４０の画面一
杯に映像を表示することができる。
【００４２】図１１は、本発明の第２実施例としてのダ
ウンコンバータの構成を示すブロック図である。このダ
ウンコンバータは、図１に示す液晶プロジェクタの入力
部に映像信号選択部２００を追加し、また、ＬＣＤドラ
イバ３８をビデオエンコーダ２０２で置き換えるととも
に、ＬＣＤパネル４０および光源４２を各種の出力装置
（テレビジョン２０４、ビデオプレーヤ２０６、およ
び、ＣＤ−ＲＡＭ２０８）に置き換えた構成を有してい
る。
【００４３】映像信号選択部２００は、パーソナルコン
ピュータによって生成された映像信号｛ＶPC，ＳＹＮ
Ｃ｝の他に、テレビジョン用の２種類の映像信号ＳTV1
，ＳTV2 を受け取り、それらのうちの１つを選択する
セレクタである。なお、テレビジョン用の映像信号ＳTV
1 ，ＳTV2 は同期信号を含むコンポジット映像信号であ
る。コンポジット映像信号を選択する場合には、映像信
号選択部２００内のデコーダ（図示せず）によって、そ
のコンポジット映像信号からコンポーネント映像信号Ｖ
INと同期信号ＳＹＮＣとが生成される。
【００４４】ビデオエンコーダ２０２は、ビデオスケー
ラ３６から出力されたデジタル映像信号ＤOUT と読出同
期信号（ＤＣＫ２，ＨＳＹＮＣ２，ＶＳＹＮＣ２）から
コンポジット映像信号を生成する。このコンポジット映
像信号は、テレビジョン２０４とビデオプレーヤ２０６
に供給される。ＣＤ−ＲＡＭ２０８（書込可能なコンパ
クトディスク装置）に映像を書き込む場合には、ビデオ
エンコーダはコンポジット映像信号を生成せずに、デジ
タル映像信号ＤOUT と読出同期信号とをそのままＣＤ−
ＲＡＭ２０８に供給する。ビデオスケーラ３６は、映像
を所望の解像度に変更することができるので、ユーザが
解像度を設定することによって、各種の出力装置に応じ
た所望の解像度で映像を出力することが可能である。図
１１の装置を「ダウンコンバータ」と呼ぶ理由は、この
ように各種の入力映像信号を各種の出力映像信号に変換
することができるという意味を有している。
【００４５】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【００４６】（１）上記実施例においてソフトウェア処
理で実現していた周波数決定部２６や解像度決定部２８
（図１）の機能を、ハードウェア回路によって実現する
ようにすることも可能である。
【００４７】（２）上記実施例では、フレームメモリ３
４から映像を読出す際に拡大・縮小を行なうようにして
いたが、フレームメモリ３４に映像を書き込む際に拡大
・縮小を行なうようにすることも可能である。
【００４８】（３）拡大・縮小を行なう方法としては、
上述した周波数制御以外のものを適用することも可能で
ある。例えば、読出アドレスまたは書き込みアドレスに
係数を乗算することによってアドレスを変更し、これに
よって拡大・縮小を行なうことも可能である。図１２
は、読出アドレスに係数Ｋを乗じることによって画像の
拡大・縮小を行なう方法を示す説明図である。図１２
（Ａ）は、フレームメモリ３４に記憶されている画像を
示しており、また、図１２（Ｂ１）〜（Ｂ３）は、拡大
・縮小されて表示される画像を示している。Ｄi,j は、
フレームメモリ３４内のアドレス（ｉ，ｊ）に書き込ま
れている画像データを示している。
【００４９】図１２において、メモリ解像度をＭｘ（ド
ット）×Ｍｙ（ライン）とし、また、表示解像度をＮｘ
（ドット）×Ｎｙ（ライン）とすると、アドレスに乗ず
る係数Ｋ（Ｋｘ，Ｋｙ）は、次の式で与えられる。
【００５０】 Ｋｘ＝Ｍｘ／Ｎｘ …（１ａ） Ｋｙ＝Ｍｙ／Ｎｙ …（１ｂ）
【００５１】フレームメモリ３４から画像データを読出
すための読出アドレス（ＸADD ，ＹADD ）は、以下の式
によって新たな読出アドレス（ＸADD'，ＹADD'）に変換
される。
【００５２】 ＸADD'＝ＩＮＴ（Ｋｘ × ＸADD ） …（２ａ） ＹADD'＝ＩＮＴ（Ｋｙ × ＹADD ） …（２ｂ）
【００５３】ここで、演算子ＩＮＴ（）は、括弧内の整
数部を取る演算を表わしている。
【００５４】図１２（Ｂ１）は、係数Ｋｘ，Ｋｙが１．
０よりも大きな場合（例えばＫｘ＝Ｋｙ＝２．０の場
合）に表示される画像の一例である。元の水平アドレス
ＸADDが０，１，２…と１ずつ増加すると、変換後の水
平アドレスＸADD'は上記（２ａ）に従って０，２，４…
と変化する。垂直アドレスＹADD についても同様であ
る。フレームメモリ３４からはこの読出アドレスＸAD
D'，ＹADD'に従って画像データが読出されるので、図１
２（Ｂ１）に示すように、画像が縮小表示される。この
時の水平倍率と垂直倍率は、１／Ｋｘ，１／Ｋｙにそれ
ぞれ等しい。
【００５５】図１２（Ｂ２）に示すように、係数Ｋｘ，
Ｋｙが１．０に等しい場合には、フレームメモリ３４内
の画像が等倍で表示される。
【００５６】図１２（Ｂ３）は、係数Ｋｘ，Ｋｙが１．
０よりも小さな場合（例えばＫｘ＝Ｋｙ＝０．７の場
合）に表示される画像の一例である。元の水平アドレス
ＸADDが０，１，２，３…と１ずつ増加すると、変換後
の垂直アドレスＸADD'は０，０，１，２…と変化する。
垂直アドレスＹADD についても同様である。フレームメ
モリ３４からはこの読出アドレスＸADD'，ＹADD'に従っ
て画像データが読出されるので、図１２（Ｂ３）に示す
ように、画像が拡大表示される。
【００５７】なお、Ｋｘ，Ｋｙの値はそれぞれ独立に任
意の値に設定することが可能である。
【００５８】（４）フレームメモリ３４としては、シン
クロナスＤＲＡＭ等の高速な読出し／書込みメモリを使
用すれば、画像信号の高速な読出し／書込みを行なうこ
とが可能である。
【図面の簡単な説明】
【図１】この発明の第１実施例である液晶プロジェクタ
の構成を示すブロック図。
【図２】ビデオスケーラ３６の機能を示す説明図。
【図３】ビデオスケーラ３６の内部構成を示すブロック
図。
【図４】解像度決定テーブルの内容を示す説明図。
【図５】コンポジット映像信号の波形を示す説明図。
【図６】スケーリング部７０の内部構成を示すブロック
図。
【図７】垂直アドレスの形成動作を示すタイミングチャ
ート。
【図８】映像の拡大の様子を示す説明図。
【図９】水平アドレスの形成動作を示すタイミングチャ
ート。
【図１０】ラッチミス除去回路１５０の内部構成を示す
ブロック図。
【図１１】本発明の第２実施例としてのダウンコンバー
タの構成を示すブロック図。
【図１２】読出アドレスに係数Ｋを乗じることによって
画像の拡大・縮小を行なう方法を示す説明図。
【符号の説明】
２０…ＣＰＵ ２２…メインメモリ ２４…入力パネル ２６…周波数決定部 ２８…解像度決定部 ３２…Ａ／Ｄ変換器 ３４…フレームメモリ ３６…ビデオスケーラ ３８…ＬＣＤドライバ ４０…ＬＣＤパネル ４２…光源 ５０…色変換部 ５２…書込同期信号発生部 ５４…ＦＩＦＯバッファ ５６…ＤＲＡＭコントローラ ５８…アドレスコントローラ ６０…ＣＰＵアクセスコントローラ ６１，６２…ＦＩＦＯバッファ ６４…フィルタ部 ６６…色変換部 ６８…読出同期信号発生部 ７０…スケーリング部 １００…パーソナルコンピュータ １４２…ＰＬＬ回路 １４４…分周器 １４６…水平アドレス形成部 １４８…垂直アドレス形成部 １５０…ラッチミス除去回路 １５２…カウンタ １５４…ラッチ １５６…カウンタ １５８…ラッチ １６２…インバータ １６４…データラッチ １７０…遅延部 １７２…ＥＸＮＯＲ回路 １７４…Ｄ型フリップフロップ ２００…映像信号選択部 ２０２…ビデオエンコーダ ２０４…テレビジョン ２０６…ビデオプレーヤ ２０８…ＣＤ−ＲＡＭ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力された映像をスケーリングして表示
    デバイスに表示するための装置であって、 入力映像信号の解像度を決定する解像度決定手段と、 前記入力映像信号で表わされる映像を拡大・縮小するこ
    とによって、前記入力映像信号の解像度を前記表示デバ
    イスの解像度に一致するように変換するスケーリング手
    段と、を備えることを特徴とする映像スケーリング装
    置。
  2. 【請求項２】 請求項１記載の映像スケーリング装置で
    あって、 前記解像度決定手段は、 前期入力映像信号の同期信号の周波数と解像度との関係
    を記憶する解像度記憶手段と、 前記入力映像信号の同期信号の周波数を決定する周波数
    決定手段と、 前記同期信号の周波数に対応する解像度を前記解像度記
    憶手段からを読出す手段とを備える、映像スケーリング
    装置。
  3. 【請求項３】 請求項１記載の映像スケーリング装置で
    あって、さらに、 前記入力映像信号の同期信号の周波数が前記解像度記憶
    手段に記憶されていない場合に、解像度が不明である旨
    を表示する手段と、 前記入力映像信号の解像度を設定することによって、前
    記入力映像信号の同期信号の周波数と解像度との関係を
    解像度記憶手段に設定する解像度設定手段と、を備える
    映像スケーリング装置。
  4. 【請求項４】 請求項１ないし３のいずれかに記載の映
    像スケーリング装置であって、 前記スケーリング手段は、 前記入力映像信号を一時的に記憶する第１のバッファメ
    モリと、 前記第１のバッファメモリから読出された映像信号が書
    き込まれるフレームメモリと、 前記フレームメモリから読出された映像信号を一時的に
    記憶する第２のバッファメモリと、 前記第１のバッファメモリに記憶された映像信号を順次
    読出しつつ前記フレームメモリに書込アドレスを与える
    ことによって前記第１のバッファメモリから読出された
    映像信号を前記フレームメモリに書き込むとともに、前
    記フレームメモリに読出アドレスを与えることによって
    前記フレームメモリから映像信号を読出して前記第２の
    バッファメモリに転送するメモリ制御手段と、を備え、 前記メモリ制御手段は、 前記フレームメモリに読出アドレスを与えて前記フレー
    ムメモリから映像信号を読出す際に、前記読出アドレス
    を調整することによって前記フレームメモリから読出さ
    れる映像を拡大・縮小する手段を備える、映像スケーリ
    ング装置。
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