JPS6334658A - 画像処理用ｄｍａコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は大量の画像データの転送や演算を高速に実行す
ることができろ画像処理用Ｄ　Ｍ　Ａ　（Ｄ　ｉｒｅｃ
ｔＭｅｍｏｒｙ　　Ａｃｃｅｓｓ）コントローラに関す
る。

〈従来の技術〉 近年、ＬＳＩ技術の進歩により高性能なマイクロプロセ
ッサや大容量のメモリが小型で安価に生産されるように
なり、高機能なコンピュータ・システムを安価に構築で
きるようになった。

しかし、いくら高機能化されたと言ってもそれを画像処
理に適用する場合に処理速度が不充分であった。すなわ
ち、画像データは一般に２次元データを用いるのでデー
タ量は膨大であり（例えば、１画素が８ビット階調で１
画面当り１０２４Ｘ１０２４画素構成の場合１Ｍバイト
）、コンピュータによる従来の逐次的な処理では、多大
の処理時間を必要とした。従来ては、この対策のために
画像処理専用の高速バスを設け、この高速バスに画像処
理専用のハードウェアを接続することで処理の高速化が
行われた。この構成によれば通常のコンピュータによる
逐次処理に比べて、通常２桁以上の高速化が可能となる
。しかし、このように構成された画像処理専用ハードウ
ェアは、特定の専用システムにしか適用できず、一般の
マイクロコンピュータ・システムでは使用できないとい
う欠点があった。

さて一方、既に入出力装置−メモリ間またはメモリーメ
モリ間の高速なデータ転送を目的としたＤＭＡコントロ
ーラが各種マイクロプロセッサの周辺ＬＳＩとして開発
されている。これらのＤＭＡコントローラはマイクロプ
ロセッサのバスに容易に接続することが可能で、通常の
プログラム転送に比べて１〜２桁程度の高速なデータ転
送を行わしめるものである。しかし、１次元的な走査に
よるアクセス機能しかないので、例えば画像メモリ中の
任意の矩形エリア内だけのデータを転送することは不可
能であり、また演算機能を持つていないため転送データ
に対して演算を施すことも不可能であった。

これに対し、出願人等は、高速化を目的にＤＭＡコント
ローラ（例えば特願昭６０−２５７４８４号）を発明し
ているが、例えば、カラー画像のように１枚の画像が複
数の画像メモリで構成されているような場合に対応する
ためには、複雑な処理を必要とした。

〈発明の目的〉 そこで、本発明の目的は、前述の従来技術の欠点をなく
し、汎用のコンピュータ・バスに接続可能で、しかも、
コンピュータの１次元アドレス空間に配置された複数の
画像メモリに対して、２次元的走査による画像データの
転送および演算などを高速に実行し、かつ、各データの
大小関係、等価関係などの比較や演算結果に基づく転送
条件や、転送先アドレスの変更などを同時に高速に実行
することのできる画像処理用ＤＭＡコントローラを提供
することにある。

〈発明の構成〉 上記目的を達成するため、本発明の画像処理用ＤＭＡコ
ントローラは、コンピュータの中央処理装置およびメモ
リが夫々接続されるコンピュータ・バスに接続され、上
記メモリに対して２次元的なアドレス走査により、指定
したアドレス間隔でアドレス信号を発生するアドレス発
生手段と、バス信号発生手段と、上記メモリからアクセ
スされたデータに対して演算を施す演算手段と、演算結
果を一時的に記憶する記憶手段と、演算結果を上記メモ
リに書き込む書き込み手段と、上記演算結果に基づいて
上記書き込み手段を制御する書き込み制御手段とを具備
して、上記アドレス発生手段において、複数の画像の指
定した矩形領域に対して、２次元的なアドレス走査によ
り指定したアドレス間隔で、アドレス信号を順次発生さ
せ、上記複数画像の対応するデータを順次、上記演算手
段に取り込み、上記演算手段の演算結果に括づいて、書
き込み手段を書き込み制御手段で制御するようにしたこ
とを特徴としている。

〈実施例〉 以下、本発明の一実施例を図面を用いて詳説する。

第１図は本発明の画像処理用ＤＭＡコントローラの一実
職例を示すブロック構成図である。

第１図に示す画像処理用ＤＭＡコントローラは、書き込
み手段であるバス・インターフェース１を介してコンピ
ュータ・バスＢに接続される。バス・インターフェース
ｌは対象とするコンピュータ・バスＢの仕様を満足する
ように設計され、アドレスバス・バッファ２、データバ
ス・バッファ３、コントロールバス・バッファ４、コン
トロールバス・ロジック５等の回路で構成される。上記
アドレスバス・バッファ２、データバス・バッファ３お
よびコントロールバス・バッファ４の大部分は双方向の
入出力およびトライステート出力が可能なように、かつ
、バス・マスクまたはバス・スレーブとして機能するよ
うに設計されている。

このＤＭＡコントローラは通常バス・スレーブとなって
おり、ホストコンピュータから種々のデータ情報や命令
、制御情報を受は取る。これらのデータはバス・インタ
ーフェース１を介して記憶手段であるレジスタ群８．９
．１Ｏ１１３に書さ込まれる。この゛ＤＭＡコントロー
ラはホストコンピュータからの転送開始命令を受けるこ
とによって動作を開始し、バスの使用権の獲得を確認し
てからバス・マスクとなる。そして、ホストコンピュー
タによって予め指定されたデータ転送および演算をバス
・マスクとなって実行し終わると、割込信号をバス・イ
ンターフェースＩを介して発するか、または終了フラグ
を立て、再びバス・スレーブとなる。

第１図の回路において、アドレス発生手段であるアドレ
ス発生部７は、バス信号発生手段であるタイミング・コ
ントローラ６の与えるタイミング信号に従って、２次元
的な走査でメモリを順次アクセスするためのアドレスを
発生する。

いま、第２図に示すように、水平方向の幅Ｘ、垂直方向
の幅Ｙの画面２０１（左上の先頭アドレスをＰｓｏとす
る）、ならびに同じ大きさの別画面２０２．２０３にお
いて、任意の矩形領域２１１゜２１２および２＋３（２
１２，２１３は２１１に対応する位置にあり、大きさは
同一）内の点Ｐ、（ｉ。

ｊ）のアドレスは、メモリの物理的アドレスが水平方向
に１次元的に順次並んでいるような構成のものであれば
、 Ｐｌのアドレス：　Ａｄｒ＋＝　Ｐ　ｏ＋ｊ−Ｘ　＋　
ｉ（ただし、０≦ｉ≦ΔＸ、０≦ｊ≦ΔＹ）　　・・・
■また、点Ｐ　ｔ（１，ｊ）、　Ｐ　３（１，ｊ）のア
ドレスはΔＰ　Ｓｏ＋＝　Ｐ　Ｓ＋　　Ｐ　Ｓｏ−■Δ
Ｐ　ＳＯ２＝　Ｐ　９２　　Ｐ　Ｓｏ　　　　　　　　
　”’■とすると、それぞれ Ｐ２のアドレス：　Ａｄｒ２＝　Ａｄｒ＋＋ΔＰ　Ｓａ
ｔ”’■Ｐ３のアドレス　Ａｄｒ３＝　Ａｄｒ＋＋ΔＰ
ＳＯ２”’■となる。

ここで、アドレス発生部７には簡易な演算機能を持たせ
てあり、予めポストコンピュータからレジスタ群８に上
記Ｐ。、Ｘ、ΔＸ、ΔＰＳｏ＋およびΔＰｓｏ２等の情
報を、レジスタ群９に上１ｉａＹ、ΔＹ等の情報をそれ
ぞれ書き込んでおき、それらの情報を用いて演算を行い
、かつ、演算のタイミングを制御することにより、任意
の矩形領域およびそれに対応する複数画面の領域を走査
するためのアドレス情報を高速に生成する。

このアドレス発生部７のブロック図を第３図に示す。レ
ジスタ３０１および３０２には、転送元の矩形領域の先
頭アドレスＰ。Ｓと転送先の先頭アドレスＰ。Ｄを格納
しており、レジスタ３０３および３０・１にはそれぞれ
転送元および転送先の画面の水平方向の幅ＸｓおよびＸ
Ｄが、レジスタ３０５および３０６にはそれぞれ転送元
および転送先の水平方向への増減アドレス単位Ｕｓおよ
びＵＤが与えられる。

マルチプレクサ３０７，３０８，３０９，３１９はアド
レス演算が転送元か転送先かによりそれぞれ切換えられ
ろ。レジスタ３２０，３２１，３２２は、同一構成の複
数枚の画像を扱う場合、（例えば、カラー画像の場合、
通常Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３成分に分けて、
１枚の画像を同じ大きさの３枚の画像メモリで表現する
。）各画像のオフセット値（ギｉ３己ΔＰＳｏ＋＋　Δ
Ｐｓｏｔなど）を格納ずろ。

ラッチ３１３．３１４，３１５，３１６および３２３は
、アドレス計算の途中結果を一時的に記憶するためのら
のであり、ラッチ３１３，３１４は転送元、ラッチ３１
５，３１６は転送先のアドレスの計算途中の値を保持す
る。ラッチ３２３に、転送元の矩形領域を第４図のよう
に順次走査する時のアドレスが導出される様子を一例と
して、以下に説明する。

（１）単一画像におけろアドレスの算出転送元のアドレ
ス計算時には、前述の通り、マルチプレクサ３０７，３
０８，３０９，３１９はすべて左側の入力が選択される
（第３図）。

ａ）先頭アドレスＰ。の算出 最初のアドレスはＰ。であるので、マルチプレクサ３１
０は、右側の入力を選択し、算術論理ユニット（ΔＬＵ
）３１２は、左側の入力をそのまま出力するように設定
する。そして、ラッチ３１３゜３１４の両方に値を格納
し、マルチプレクサ３Ｉ７は左側の入力が選択され、ラ
ッチ３２３にアドレスｐ　、が格納されろ。

ｂ）水平方向に連続するアドレスの算出第４図の４０１
の方向の走査している時のアドレスの算出は、まず、マ
ルチプレクサ３１０は左側入力が選択され、直前の計算
結果（ラッチ３２３に格納されている）が出力されろ。

マルチプレクサ３１１は、右側入力が選択され、前記水
平走査方向の増減アドレス単位Ｕｓ（レジスタ３０５に
格納されている）が出力される。ＡＬＵ３１２により、
２つの入力を加算することにより、［直前のアドレス］
＋Ｕｓが算出され、ラッチ３１４にのみ格納する。マル
チプレクサ３１７は、右側入力を選択し、ラッチ３２３
に目的のアドレスが格納される。

Ｃ）垂直方向に増加する時のアドレスの算出第４図の点
４０３のアドレスを算出されたその次は、点４０４のア
ドレスを算出する。この時は、まず、ラッチ３１３の出
力すなわちマルチプレクサ３１７の左側入力を選択する
。そして、マルチプレクサ３１０は、左側入力を選択す
ることにより、ラッチ３１３に格納されていた値（第４
図の点４０２のアドレス。このアドレスが格納されてい
る理由は後述する。）が、ＡＬＵ３１２の左側入力とな
る。また、マルチプレクサ３１１は、左側入力を選択し
、画像の水平方向の幅Ｘｓが出力され、ＡＬＵ３１２の
右側入力となる。ＡＬＵ３１２は２つの人力を加算し、
ラッチ３１３および３１４に格納する。ここで、ＡＬＵ
３１２の計算結果がラッチ３１３に格納されるのは、ａ
）とＣ）の処理のときのみであり、これは０式のｉがＯ
のときのアドレスに相当する。このことにより、アドレ
スが垂直方向に増加する時、すなわち０式のｊが増加す
る時にも、加減算のみの簡単な計算で算出することがで
きる。

（２）複数画像でのアドレス算出 カラー画像のように、同一構成の画像メモリが複数枚１
組になって、１枚の画像を表わす時、各画像メモリ間の
アドレスのオフセット値（前記ΔＰ　ｇｏ　＋　＋　Δ
ｐｓｏｔ）を用いて、各画像メモリにおけるアドレスを
簡単に計算できる。

例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３つの画像メ
モリでｌｆｆ１の画像を表わすようなカラー画像の場合
、第２図において上から順にＲ，Ｇ、Ｂと割り当てると
すると、レジスタ３２０には０ルジスタ３２１にはΔＰ
Ｓｏ１、レジスタ３２２にはΔＰＳｏｚを予め書き込ん
でおく。前記（１）の方法でラッチ３２３にＲ画像（第
２図の最上段の画像）での目的とするアドレスが求めら
れると、マルチプレクサ３２４の入力を左側入力から順
次切替え、ＡＬＵ３２５で２つの人力を加算することに
より、順次Ｒ，Ｇ、Ｈのアドレスが算出される。

上記（１）、（２）の処理方法により、転送元のアドレ
スが、第４図に示す走査方向に従って、第２図において
、Ｐ＋（ｉ、　ｊ）、　Ｐｔ（ｉ、　Ｄ、　Ｐｓ（ｉ、
　ｊ）。

Ｐ＋（ｉ＋ｌ、　ｊ）、　Ｐｔ（ｉ＋ｌ、　Ｄ、　Ｐｓ
（ｉ＋１．　ｊ）、、、、。

なる順序で求められる。これは転送先のアドレスについ
ても同様の処理で計算できる。また、レジスタへの設定
値を変えることにより、第４図の他、７種（矩形領域の
４隅から上下方向に走査する４種と、下辺の２つの隅か
ら水平方向へ左と右への走査する２種と、上辺の右隅か
ら水平方向左へ走査する１種）の走査方向のアドレス計
算も容易に可能である。（特願昭６０−２５７４８：（
号参照）以上の処理により算出されるアドレスはバス・
インターフェースｌを介してコンピュータ・バスＢを通
し、画像メモリをアクセスする。そして、画像メモリの
データは、同じくバス・インターフェースｌを介して、
演算部１１での演算結果を画像メモリに書き込んだり、
演算部ｌｌ内のラッチに取り込んだりする。

例えば、Ｒ，Ｇ５３３画面によるカラー画像における色
処理などの場合、各色成分の比率や計算が必要不可欠で
ある。上記（１）、（２）の１サイクルの処理により、
転送元の各色成分が演算部１１のラッチに書き込まれ、
目的に応じた計算を演算部ＩＩで行い、書き込み制御手
段である書き込み条件判定部１２により、演算結果を転
送元に書き込むかどうかを判定し、書き込む場合は、上
記（１）、（２）の１サイクルによりアドレスを算出し
、画像メモリにデータを書き込む。

演算部１１は、例えば、演算用ＡＬＵやルックアップテ
ーブル、比較器、累積器などから構成され、予めレジス
タ群ＩＯに設定しておいたデータに従い演算、比較を行
うことができる。特にルックアップテーブルはＲＡＭに
より構成しておけば、予め希望するデータを、バス・イ
ンターフェースｌを介して設定することが可能であり、
また、リードオンリーメモリ（ＲＯＭ）で構成すれば、
定型的な処理を行うことが容易に可能となる。

次に、ＤＭＡコントローラを用いた場合のシステム全体
での処理速度について説明する。上記ＤＭＡコントロー
ラは、第５図に示すように、コンピュータのＣＰＵ（中
央処理装置）、ＲＡＭ（ランダムアクセスメモリ）が夫
々接続されるバスに接続して使用され、このハスを介し
てデータ転送が行われる。また、上記ＤＭＡコントロー
ラの内部では専用ハードウェアにより、種々の演算が高
速に行われる。したがって、第５図において上記ＤＭＡ
コントローラを用いた場合のシステム全体でのデータ転
送および演算の速度は、主にバス仕様によって決まるデ
ータ転送速度あるいは使用されろメモリのアクセス時間
により決まる。しかし、上記ＤＭＡコントローラは、専
用の２次元アドレス発生機能および演算機能をハードウ
ェアとして備えろことで、従来のコンピュータによる逐
次処理に比べて、１〜２桁以上の処理の高速化が可能と
なる。なお、これまでメモリーメモリ間のデータ転送に
ついて述べたが、本発明のＤＭＡコントローラに通常の
ＤＭＡコントローラのような入出力装置−メモリ間のデ
ータ転送機能を付加することも勿論可能である。

〈発明の効果〉 以上より明らかなように、本発明の画像処理用ＤＭＡコ
ントローラは、アドレス発生手段において、複数の画像
の指定した矩形領域に対して、２次元的なアドレス走査
により指定したアドレス間隔で、アドレス信号を順次発
生させ、複数画像の対応するデータを順次演算手段に取
り込み、演算手段の演算結果に基づいて、書き込み手段
を書き込み制御手段で制御するようにしているので、従
来の一般的なコンピュータ・バスに接続するだけで、画
像データ転送、画像変換、画像間演算等を非常に高速に
行うことができ、さらに複数画像間での演算が容易であ
り、カラー画像などの色処理に対しても高速に容易に対
処できる。また、本発明のＤＭＡコントローラは回路を
ｌデツプＬＳＩ化して汎用マイクロプロセッサ（例えば
、インテル社８０８６やモトローラ社Ｍ０６８０００等
）のバスに接続することも可能であり、回路を１ボード
化してマルチバス等の汎用バスに接続することも可能で
ある。したがって、本発明のＤＭＡコントローラは、従
来装置構成への適用が容易であり、システムのコンパク
ト化等にも有効である。

【図面の簡単な説明】

第１図は本発明に係るＤＭＡコントローラの−　・実施
例のブロック構成図、第２図はメモリの矩形領域内の画
素のアドレスを説明するための説明図、第３図はアドレ
ス発生部の一実施例を示すブロック構成図、第４図は複
数画像における２次元的なアドレス走査を説明するため
の説明図、第５図は全体のシステム構成図である。 １・・・バス・インターフェース、２・・・アドレスバ
ス・バッファ、３・・データバス・バッファ、４・・・
コントロールバス・バッファ、５・・・コントロールバ
ス・ロジック、６・・タイミング・コントローラ、７・
・・アドレス発生部、８．．９，１０．１３・・・レジ
スタ群、Ｉ＋　・・演算部、１２・・・書き込み条件判
定部、２０１．２０２，２０３・・・画像メモリ、２１
１゜２１２．２１３・・・矩形領域、３０１，３０２，
３０３．３０４．３０５，３０６，３２０，３２１゜３
２２・・レジスタ、３０７．’３０８，３０９，３１０
．３１１，３１７，３１８，３１９，３２４・マルチプ
レクサ、３１２，３２５・・ＡＬＵ、３１３．３１４，
３１５，３１６，３２３・・ラッチ、４０１・・アドレ
ス走査方向、４０２，４０３．４０４・・４目している
画像上の点、Ｂ・・・コンピュータ・バス。 特　許　出　願　人　　ソヤープ株式会社代理人　弁　
理　士　　前出　葆他２名第　１　口 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）コンピュータの中央処理装置およびメモリが夫々
   接続されるコンピュータ・バスに接続され、上記メモリ
   に対して２次元的なアドレス走査により、指定したアド
   レス間隔でアドレス信号を発生するアドレス発生手段と
   、バス信号発生手段と、上記メモリからアクセスされた
   データに対して演算を施す演算手段と、演算結果を一時
   的に記憶する記憶手段と、演算結果を上記メモリに書き
   込む書き込み手段と、上記演算結果に基づいて上記書き
   込み手段を制御する書き込み制御手段とを具備して、上
   記アドレス発生手段において、複数の画像の指定した矩
   形領域に対して、２次元的なアドレス走査により指定し
   たアドレス間隔で、アドレス信号を順次発生させ、上記
   複数画像の対応するデータを順次、上記演算手段に取り
   込み、上記演算手段の演算結果に基づいて、書き込み手
   段を書き込み制御手段で制御するようにしたことを特徴
   とする画像処理用ＤＭＡコントローラ。