JPH06332974A - 論理シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【構成】イベントの情報に従って論理回路のシミュレー
ションを行う論理シミュレーション方法において、イベ
ントの情報として遅延の種類の識別番号１０８を持ち、
素子の情報として各出力端子毎に、遅延の種類数と同数
の出力値１３３と素子の遅延値１３４を持ち、シミュレ
ーション実行時に、各イベントの遅延の種類の識別番号
に対応した出力値と素子遅延値について、イベントの伝
播と、信号値変化に伴う新たなイベントの生成を行う。 【効果】任意の種類の遅延を各素子に仮定した論理シミ
ュレーションを同時に処理することが可能になり、遅延
のばらつきによる論理回路の誤動作を容易に発見でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路の動作を計算
機上で模擬する論理シミュレーション方法に係り、特
に、論理素子に複数種類の遅延を割り当ててシミュレー
ションを行う方法に関する。

【０００２】

【従来の技術】論理回路を計算機で模擬する論理シミュ
レーションの方法としてイベント法が知られている。イ
ベント法では論理素子の信号値変化をイベントと呼び、
このイベントを信号値変化が伝播する時刻の順番に評価
して行くことで処理を行う。従来のイベント法ではイベ
ントの情報として、図２（ａ）に示すように、信号の伝
播する時刻，信号の伝播する素子情報の識別子，信号が
伝播する出力端子の識別番号，伝播する信号値を持つ。
また、論理素子の情報も図２（ｂ）に示すように素子種
の識別番号，素子固有名称，入力端子数，各入力端子毎
の接続先ポインタと出力端子番号のリスト，出力端子
数，各出力端子毎の接続先数と接続先ポインタのリスト
と出力値と素子の遅延値を持つ。

【０００３】また、図３に示すように、素子の出力端子
に信号の伝播する時刻は入力端子に信号変化が伝播した
時刻ＸＴに各素子固有の遅延時間Ｄを加えた時刻ＸＴ＋
Ｄで与えられる。この素子固有の遅延時間は製造時のば
らつきにより、ある範囲の値を取る。そこでより正確な
論理シミュレーションを行うために、素子に遅延時間の
最小値，最大値、あるいは標準値を設定してそれぞれ論
理シミュレーションを実施し、遅延時間のばらつきによ
らず論理回路が正しく動作するか否かを検証する。

【０００４】このような目的のために、例えば特開平2
−105232 号公報では、最小遅延と最大遅延の２種類の
遅延時間を同時に処理する方法が述べられている。この
方法は、最小遅延によるイベントと最大遅延によるイベ
ントをそれぞれ独立に保持し、各時刻に於てその時刻に
伝播する最小遅延によるイベントの評価と最大遅延によ
るイベントの評価をそれぞれ行うものである。この方法
によれば、最大遅延と最小遅延双方を同時に処理するた
め論理シミュレーション起動の作業が簡素化されるだけ
でなく、最大遅延と最小遅延の論理シミュレーション結
果の比較を随時行うことが可能になる。

【０００５】

【発明が解決しようとする課題】従来の方法では、遅延
の種類（例えば、最小遅延，最大遅延，標準遅延）に応
じてイベントを格納するデータ構造と各遅延の種類毎の
イベント評価をプログラムの中にあらかじめ組み込んで
おく必要があった。

【０００６】また、イベントを評価する処理を専用のハ
ードウェアで並列に行う場合、各時刻に伝播する複数の
イベントを並列に処理する対象とする。しかし、従来の
方法をそのままこのようなハードウェアで実現しようと
する場合、最大遅延のイベントと最小遅延のイベントを
それぞれ独立に評価する必要があるため、一度に並列処
理する対象となるイベントの数が少なくなり、並列処理
の効果が減少するという問題点がある。

【０００７】本発明の目的は、任意の数の遅延の種類に
対応でき、複数の種類の遅延によるイベントを同時に一
括して処理することが可能な論理シミュレーション方法
を提供することにある。

【０００８】更に、複数の種類の遅延，複数の種類のテ
ストベクトル（テストデータ、あるいはテストパタンと
呼ぶ場合もある）による論理シミュレーションを一括し
て同時に処理する方法を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、従来のイベントの情報に遅延の種類の識別番号を付
加する。また、従来の素子情報の出力値と遅延値の情報
も、各出力端子毎に、遅延の種類の数だけ保持するもの
とする。そして、論理シミュレーションの各時刻におい
て、各イベントの遅延の種類の識別番号に対応した素子
出力値と素子遅延値について、イベントの伝播と、信号
値変化に伴う新たなイベントの生成を行う。

【００１０】また、各遅延の種類毎の論理シミュレーシ
ョンの結果を比較するために、あらかじめ指定した観測
対象の素子出力端子の識別情報と観測周期情報に従い、
該当するシミュレーション時刻に、観測対象素子の出力
の全ての遅延の種類に対応する素子の出力値が全て等し
いか否かを判定し、その結果を出力する。

【００１１】更に、テストベクトルを全ての遅延の種類
に対して評価するために、与えられたテストベクトルに
対して、全ての遅延の種類の識別番号を持つイベントを
発生させる。

【００１２】あるいは、この方法を利用して複数のテス
トベクトルを同時に処理するために、与えられた複数の
テストベクトルに対して、それぞれ異なる遅延の種類の
番号を持つイベントを同時に発生させる。

【００１３】

【作用】イベントの情報に遅延の種類の識別番号を付加
することにより、遅延の種類毎にイベント情報を保持す
る必要がなくなる。また、素子情報の出力値と遅延値の
情報も、各出力端子毎に、遅延の種類の数だけ保持する
ことによりイベント情報に格納されている遅延の種類番
号に対応した出力値に対してイベント情報を伝播し、更
に遅延の種類番号に対応した遅延値を用いて新たなイベ
ントの発生を行うことにより、遅延の種類毎にそれぞれ
独立にイベントを評価する必要がなくなる。その結果、
同一時刻のイベントを遅延の種類によらず同時に一括し
て評価を行うことが可能になり、並列処理でも効率良く
処理を行うことができる。

【００１４】また、あらかじめ指定した観測対象の素子
出力端子の識別情報と観測周期情報に従い、全ての遅延
の種類に対応する素子の出力値を比較することにより、
素子遅延のばらつきによる回路の誤動作の発見が容易に
なる。

【００１５】更に、与えられたテストベクトルに対し
て、全ての遅延の種類の識別番号を持つイベントを発生
させることにより、テストベクトルを全ての遅延の種類
に対して評価することが可能になる。

【００１６】あるいは与えられた複数のテストベクトル
に対して、それぞれ異なる遅延の種類の番号を持つイベ
ントを同時に発生させることにより、複数のテストベク
トルを同時に処理することが可能になる。この方法によ
れば、各素子に遅延の種類番号によらない共通の遅延時
間を設定することにより、全く独立した複数種類のテス
トベクトルによるシミュレーションを一括して処理する
ことが可能になる。

【００１７】

【実施例】以下、本発明の実施例を図１，図４ないし図
２８を用いて説明する。まず、図１と図４ないし図８を
用いて、個々の素子に複数種類の遅延を割り当て、一つ
のテストベクトルに対し、複数種類の遅延に基づいた論
理シミュレーションを一括して同時に処理する方法（以
下、多重遅延論理シミュレーションと呼ぶ）の実施例を
説明する。次に図９を用いて複数のテストベクトルに対
する論理シミュレーションを一括して同時に処理する方
法（以下、多重テスト論理シミュレーション方法と呼
ぶ）の実施例を説明する。更に、図１０ないし図２８を
用いて多重遅延論理シミュレーションの動作を例題を用
いて説明する。

【００１８】本実施例では論理値として０，１，不定値
Ｘの３値を扱い、各素子に遅延時間を想定した論理シミ
ュレーションのモデルを採用する。また本実施例では本
発明とは直接関係のない部分、例えば論理シミュレーシ
ョンに必要な論理回路の構造を解析しシミュレーション
に必要なデータ構造を作る処理やシミュレーションの結
果をユーザに理解できる形式で出力する処理の説明は省
略し、論理シミュレーションの実行部分についてのみ説
明する。

【００１９】また、本実施例の説明では複数の要素を持
つデータの最初の要素を０番目の要素，その次の要素を
１番目の要素、というように何番目という数え方の場合
は０を先頭とする。

【００２０】図１は多重遅延論理シミュレーションを実
現するデータ構造の説明図である。図１（ａ）はイベン
ト情報を格納するデータ構造である。１０１は従来から
イベント法による論理シミュレーションで用いられてい
るタイムホイールと呼ばれるデータ構造である。タイム
ホイールはイベントを信号伝播時刻により分類して保持
する。各イベント情報１０２はリンクポインタ１０３で
接続し、順次読みだすことが可能になっている。

【００２１】イベント情報は１０４〜１０８の五つの情
報により構成される。一つのイベントの情報は、「ある
素子の出力端子がある時刻にある値に変化する」という
情報である。信号伝播時刻１０４はイベントが伝播する
時刻、信号伝播素子１０５はイベントが伝播する素子の
識別子、伝播出力１０６はイベントが伝播する出力端子
の識別子、伝播信号値１０７はイベントにより伝播する
素子出力の信号値、遅延種類番号１０８はそのイベント
が対象とする遅延の種類の番号である。

【００２２】図１（ｂ）は論理素子の情報を格納するデ
ータ構造である。１１１は複数の入力端子，複数の出力
端子を持つ一つの論理素子の情報を表現している。論理
シミュレーション時には論理素子の数だけ１１１のデー
タ構造を用意する。図１(ｂ)において、素子種識別番号
１１２は素子の種類の識別子、素子固有名称１１３は素
子１１１が表現する素子の固有名称、入力端子数１１４
は素子の入力端子の数、１１５は入力端子情報リストの
格納領域を指すポインタ、出力端子数１１６は素子の出
力端子の数、１１７は出力端子情報リストの格納領域を
指すポインタである。

【００２３】入力端子情報リストの格納領域は、入力接
続先ポインタ１２１と出力番号122により構成され、そ
れらの要素数１２３は入力端子数１１４に等しい。入力
接続先ポインタ１２１は素子１１１の入力端子の先に接
続する素子情報の先頭を指すポインタ、出力番号１２２
は入力端子の先に接続する素子の出力端子の番号であ
る。

【００２４】出力端子情報リストの格納領域は、出力接
続先接続数１２４，出力先ポインタ領域の先頭を指すポ
インタ１２５，遅延の種類毎の出力値と遅延値を格納す
る領域の先頭を指すポインタ１２６により構成され、そ
れらの要素数１２７は出力端子数１１６に等しい。出力
接続先接続数１２４は各出力端子に接続する素子の個数
である。ポインタ１２５が指す出力先ポインタ領域１３
１は出力接続先の素子情報を格納する領域の先頭を指す
ポインタにより構成され、その要素数１３２は出力接続
先数１２４に等しい。ポインタ１２６が指す遅延の種類
毎の出力値と遅延値を格納する領域は、各出力端子毎の
出力信号値１３３と遅延時間値１３４により構成され、
それらの要素数１３５は遅延の種類の数に等しい。そし
て、その要素は遅延の種類の番号順に格納されている。

【００２５】図４は本発明を実施する論理シミュレーシ
ョンの処理の説明図である。図４の処理は、シミュレー
ション対象の論理回路の素子と接続情報をあらかじめ図
１の１１１の形式で作成した後に開始される。初期状態
では図１（ａ）のイベント情報を格納するタイムホイー
ル中にはイベント情報は格納されていない。

【００２６】まず、４０１にてシミュレーションの時刻
ＸＴを初期化する。４０２のループは処理４０３〜４０
７をシミュレーション時刻ＸＴが終了時刻に達するまで
繰り返す。テストベクトルの追加処理４０３はシミュレ
ーション時に与えられるテストベクトルをイベントとし
て追加する処理である。テストベクトルの追加処理は多
重遅延論理シミュレーションと多重テスト論理シミュレ
ーションで異なる。

【００２７】図５は多重遅延論理シミュレーションにお
けるテストベクトルの追加処理、図９は多重テスト論理
シミュレーションにおけるテストベクトルの追加処理で
ある。

【００２８】イベント伝播処理４０４はタイムホイール
に保持された時刻ＸＴのイベントの情報に従い、イベン
トを各素子に伝播する処理である。イベント伝播処理の
詳細を図６に示す。素子出力値評価処理４０５はイベン
トの伝播した、即ち出力信号の値が変化した素子の出力
端子に接続する素子、即ち入力信号が変化した素子につ
いて、新たな入力信号値をもとに新たな出力信号値を求
め、新たな出力信号値がそれまでの出力信号値と異なる
場合に、その変化をイベントとしてタイムホイールに追
加する。素子出力値評価処理の詳細を図７に示す。出力
値比較処理406は一定の時間間隔で、指定された素子の
出力端子について、全ての遅延の種類の出力値を参照
し、それらが一致しているか否かを調べ、その結果を出
力する。この処理は本発明の請求項２の実施例で、図８
に詳細を示す。４０７ではシミュレーション時刻ＸＴを
次の時刻に更新する。

【００２９】図５はテストベクトルの追加処理４０３を
説明する図である。図５（ａ）のテストベクトル情報５
００はテストベクトルを格納するデータ構造の例を示し
ている。このデータ構造は、テストベクトルの１要素を
参照するための参照ポインタＰ５０１，テストベクトル
を格納するテーブル５０２により構成される。テーブル
５０２はテストベクトルを回路の入力へ伝播する時刻５
０３，伝播する入力の識別番号５０４，伝播する信号値
５０５から構成される。

【００３０】本実施例では図１０の例に示すように、回
路の入力は仮想的な素子（仮想入力素子）の出力端子と
して考え、入力用に図１の１１１の形式の素子情報を用
意する。この仮想入力素子には入力端子はなく、出力端
子のみが存在し、回路中にただ一つ存在する。本実施例
ではテストベクトルを仮想入力素子の出力を変化させる
イベントとして処理する。テーブル５０２にはテストベ
クトルの信号変化情報を時刻の順に格納する。

【００３１】図５（ｂ）のテストベクトルの追加処理４
０３では５１１のループでテーブル５０２のうち、時刻
５０３が現在の時刻ＸＴと等しい要素について、かつ参
照ポインタＰがテーブル５０２の範囲内を指す限り５１
２〜５１４の処理を行う。ループ５１２では参照ポイン
タＰが指すテストベクトルの１要素について５１３の処
理を遅延の種類の数だけ行う。５１３では、Ｐが指す要
素の時刻５０３を信号伝播時刻１０４，仮想入力素子へ
のポインタを信号伝播素子１０５，Ｐが指す要素の入力
番号５０４を伝播出力１０６，Ｐが指す要素の伝播値５
０５を伝播信号値１０７，ループ５１２のカウンタ値
(０〜遅延の種類の数−１までの値)を遅延の種類番号１
０８とするイベントを生成し、タイムホイールに登録す
る。５１４では参照ポインタを次の要素を指す値に更新
する。

【００３２】図６は、図４におけるイベント伝播処理４
０４の詳細の説明図である。図６（ａ）はイベント伝播
処理により作成される出力先接続素子情報６００のデー
タ構造の説明図である。イベント伝播処理では、タイム
ホイールに格納されたイベントを素子に伝播する、そし
て、イベントが伝播した素子の出力端子に接続する素子
を指すポインタを図６（ａ）に示すテーブルに列挙す
る。

【００３３】図６（ａ）は参照ポインタＱ６０１と出力
先接続素子テーブル６０２により構成される。テーブル
６０２は素子情報の先頭を指すポインタである出力先接
続ポインタ６０３と遅延種類番号６０４により構成され
る。

【００３４】図６（ｂ）はイベント伝播処理の手順の説
明図である。まず６１１で参照ポインタＱをテーブル６
０２の先頭を指すように設定する。ループ６１２はタイ
ムホイール中に格納されている現在のシミュレーション
時刻ＸＴに伝播する全てのイベントについて繰り返す。
６１３でイベントＥをタイムホイールから取り出す。６
１４で、Ｅの信号伝播素子１０５が指す素子Ｘについ
て、Ｅの伝播出力１０６が示す番号（ＥＯ番目とする）
の出力端子の、Ｅの遅延種類番号１０８が示す番号の位
置の出力値を、Ｅの伝播信号値１０７とする。ループ６
１５は、素子ＸのＥＯ番目の出力端子の接続先数だけ６
１６，６１７の処理を繰り返す。６１６では参照ポイン
タＱが指すテーブル６０２の要素に、素子ＸのＥＯ番目
の出力端子のｊ番目（ｊはループ６１５のループカウン
タで、０から素子ＸのＥＯ番目の出力端子の出力接続先
数−１までの値）の出力接続先ポインタ１３１を出力接
続先ポインタ６０３として、Ｅの遅延種類番号を遅延種
類番号６０４としてそれぞれ格納する。６１７では参照
ポインタＱを次の要素を指す値に更新する。

【００３５】図７は、図４における素子評価処理４０５
の詳細の説明図である。図の処理手順ではまず７０１で
図６（ａ）の出力先接続情報を格納するテーブル６０２
を指すポインタＲを、テーブル６０２の先頭を指すよう
に初期化する。ループ７０２はポインタＲがテーブル６
０２の要素の範囲、即ち、イベント伝播処理４０４で登
録した個数だけ７０３〜７０７の処理を繰り返す。ルー
プ７０３はＲが指す先の要素の出力接続先ポインタの６
０３が指す素子Ｙの出力端子の数だけ７０４〜７０６を
繰り返す。

【００３６】７０４では素子Ｙの入力端子に接続する素
子、即ち接続先ポインタ１２１が指す素子の、素子Ｙに
接続する出力端子、即ち素子Ｙの出力番号１２２番目の
出力端子の、Ｒの指す先の要素の遅延種類番号６０４番
目（ＲＤ番目とする）の出力値と、素子Ｙの素子種識別
番号１１２から、素子Ｙの各出力端子の新しい出力値Ｖ
ｋを求める（ｋはループ７０３のループカウンタ）。

【００３７】７０５では７０４で求めた新しい出力値Ｖ
ｋと素子Ｙの各出力端子のＲＤ番目の出力値が等しくな
い場合に７０６の処理を行う。７０６では、現在のシミ
ュレーション時刻ＸＴに、素子Ｙのｋ番目の出力のＲＤ
番目の遅延値１３４を加えた値を信号伝播時刻１０４，
素子Ｙの情報を格納する領域の先頭を指すポインタ値を
信号伝播素子１０５，ｋを伝播出力１０６，Ｖｋを伝播
信号値１０７，ＲＤを遅延の種類番号１０８とするイベ
ントをタイムホイールに追加する。

【００３８】図８は出力値比較処理４０６の説明図であ
る。

【００３９】図８（ａ）は観測対象の素子とその出力端
子の情報８０８とそれらを観測する周期の情報８０７を
格納するデータ構造を説明する図である。観測開始時刻
ＸＳ８０１は観測を開始するシミュレーション時刻、観
測周期ＸＰ８０２は観測を行う周期を格納する。ポイン
タＳ８０３は観測対象の素子とその出力端子の情報を格
納するテーブル８０６の要素を参照するポインタであ
る。テーブル８０６は観測対象の素子情報１１１を参照
するポインタ８０４と観測対象素子の出力端子の番号８
０５を要素とする。

【００４０】図８（ｂ）は出力値比較処理の手順の説明
図である。８１１では観測開始時刻ＸＳと観測周期ＸＰ
により指定される時刻、すなわち、現在のシミュレーシ
ョン時刻ＸＴがＸＳよりも大きく、かつＸＴとＸＳの差
分とＸＰの剰余が０の場合にのみ８１２ないし８２２の
処理を行う。８１２ではポインタＳ８０３をテーブル８
０６の先頭の要素を指すように初期化する。８１３のル
ープではＳがテーブル８０６の要素を参照する間（テー
ブル８０６の要素数に等しい回数だけ）８１４ないし８
２２の処理を繰り返す。

【００４１】８１４ではカウンタＣ０，Ｃ１，ＣＸを０
に初期化する。８１５のループはＳが指す要素の素子ポ
インタ８０４が指す素子Ｚの、Ｓが指す要素の出力端子
番号８０５番目（ＳＯ番目とする）の出力端子につい
て、遅延の種類の数だけ８１６〜８２２の処理を繰り返
す。８１６では素子ＺのＳＯ番目の出力端子のｍ番目の
出力値（ｍはループ８１５のループカウンタ）が０の場
合，１の場合，不定値Ｘの場合にそれぞれカウンタＣ
０，Ｃ１，ＣＸをインクリメントする（８１７ないし８
１９）。８２０ではカウンタＣ０，Ｃ１，ＣＸのうち複
数のカウンタが同時に０でない場合、すなわち、出力に
不一致が存在する場合に８２１を行う。821では時刻Ｘ
Ｔにおいて素子ＺのＳＯ番目の出力に不一致が存在する
ことを出力する。８２２ではポインタＳを次の要素を指
す値に更新する。

【００４２】図９は多重テスト論理シミュレーションに
おけるテストベクトルの追加処理４０３の説明図であ
る。この処理では複数種類のテストベクトルを同時に扱
う。図９（ａ）はテストベクトルを格納するデータ構造
の例である。このデータ構造はベクトルの種類９０６が
テーブル９０２に追加されている以外は図５（ａ）と同
じである。ベクトルの種類９０６にはその要素がどのテ
ストベクトルのものであるかを識別するための番号を格
納する。テーブル９０２にはテストベクトルの信号変化
情報をテストベクトルの種類によらず時刻の順に格納す
る。

【００４３】図９（ｂ）の処理では５１１のループでテ
ーブル９０２のうち、時刻５０３が現在のシミュレーシ
ョン時刻ＸＴと等しい要素について、かつ参照ポインタ
Ｐがテーブル９０２の範囲内を指す限り９１３，５１４
の処理を行う。９１３では、Ｐが指す要素の時刻５０３
を信号伝播時刻１０４，仮想入力素子へのポインタを信
号伝播素子１０５，Ｐが指す要素の入力番号５０４を伝
播出力１０６，Ｐが指す要素の伝播値５０５を伝播信号
値１０７，Ｐが指す要素のベクトルの種類番号９０６を
遅延の種類番号１０８とするイベントを生成し、タイム
ホイールに登録する。５１４では参照ポインタを次の要
素に更新する。多重テスト論理シミュレーションは図９
に示すテストベクトルの追加処理以外の部分は図１，図
４，図６ないし図８で示した、多重遅延論理シミュレー
ションの実施例と同じである。

【００４４】図１０以降では図４ないし図８にて説明し
た本発明の実施例の動作を説明する。図１０は説明に利
用する論理回路の例を示す図である。図１０（ａ）は実
際の論理回路、図１０（ｂ）はシミュレーション実行時
の回路である。

【００４５】図１０（ａ）の１００１ないし１００３は
回路の入力端子、１００４はＧ１という固有名称を持つ
素子で、その種類はＡＮＤ、そして３と５の２種類の遅
延時間を持つ。１００５は素子１００４の出力信号、１
００６はＧ２という固有名称を持つ素子で、その種類は
ＯＲ、そして２と４の２種類の遅延時間を持つ。1007は
素子１００６の出力信号である。回路の入力端子１００
１，１００２は素子１００４の入力端子に接続してい
る。１００４の出力信号１００５は素子1006の入力端子
に接続している。回路の入力端子１００３は素子１００
６のもう一つの入力端子に接続している。素子１００６
の出力信号１００７はどこにも接続していない。

【００４６】図１０（ｂ）には、前記したように仮想入
力素子１０１０が付加されるが、その他の回路の構造は
図１０（ａ）と同じである。仮想入力素子１０１０の固
有名称はＧ０とする。素子１０１４は０番と１番の二つ
の入力端子をもち、それぞれ仮想入力素子１０１０の０
番の出力端子と１番の出力端子に、信号線１０１１と信
号線１０１２を介して接続している。素子１０１６も０
番と１番の二つの入力端子をもち、それぞれ素子１０１
４の０番の出力端子と仮想入力素子１０１０の２番の出
力端子に、信号線１０１５と信号線１０１３を介して接
続している。素子１０１６の０番の出力端子に接続する
信号線１０１７はどこにも接続していない。

【００４７】図１１は図１０の回路を図１（ｂ）の１１
１に示すデータ構造に基づいて表現した例である。図１
０の回路は仮想入力素子も含めて三つの素子で構成され
るので１１１の形式のデータ構造も３個必要になる。

【００４８】１１０１は仮想入力素子を表現している。
その情報を格納する先頭のアドレスを０とする。１１０
２は素子種を識別する番号で仮想入力素子に対応する値
（ここでは０）を格納する。１１０３は素子の固有名称
であるＧ０を格納する。1104は仮想入力素子の入力端子
の数を表す。仮想入力端子には入力端子が存在しないの
で１１０４は０で、入力の接続先のポインタリストへの
ポインタ１１０５はどこも指していない。１１０６は仮
想入力素子の出力端子の数、３を格納する。

【００４９】１１０７は仮想入力素子の出力の接続先ポ
インタリスト１１０９へのポインタを格納する。１１０
９は１１０６の数と等しい三つの要素を持ち、一つの要
素は三つのフィールド、即ち１１１３，１１１４，１１
１５からなる。

【００５０】１１１３には出力が接続する素子の数を格
納する。仮想入力素子は各出力はそれぞれ一つの出力先
を持つので１１１３の値は三つとも１である。１１１４
には出力が接続する素子の情報を格納する領域へのポイ
ンタ(先頭アドレス)のリストを格納する。仮想入力素子
の０番の出力は素子Ｇ１に接続するのでその情報を格納
する先頭アドレス６を１１１６に格納する。同様に１１
２０にも６，１１２４には１２を格納する。１１１５に
は各出力端子の出力値と遅延時間を遅延の種類毎に格納
する。この例では２種類の遅延を扱うので１１１７,１
１２１,１１２５はそれぞれ二つの要素を持つ。

【００５１】各要素は１１１８，１１１９（あるいは１
１２２，１１２３、又は１１２６，１１２７）の二つの
フィールドからなり、１１１８（１１２２，１１２６）
には出力値を、１１１９（１１２３，１１２７）には遅
延時間を格納する。ここでは仮想入力素子の出力値、即
ち、回路の入力端子の初期値を０とするので１１１８，
１１２２，１１２６の値は全て０である。また仮想入力
素子には入力端子が存在しないので入力から出力までの
遅延時間は存在しない、ここでは１１１９，１１２３，
１１２７の遅延値を仮に０とする。

【００５２】１１３１は素子Ｇ１を表現している。１１
３２はＡＮＤの素子種を表す１１を格納する。１１３３
には素子の固有名称Ｇ１を格納する。１１３４には素子
の入力端子の数である２を格納する。１１３５は素子の
入力の接続先へのポインタリストを格納する領域１１３
８へのポインタを格納する。１１３８は素子の入力端子
の数に等しい要素を持つ。一つの要素は１１４１，１１
４２の二つのフィールドからなる。１１４１は接続先の
素子の情報を格納する領域を指すポインタで、Ｇ１の入
力はどちらも仮想入力素子に接続するのでその先頭アド
レス０を格納する。１１４２は入力が接続する先の素子
の出力端子番号を格納する。

【００５３】Ｇ１の入力は仮想入力素子の０番の出力端
子と１番の出力端子に接続するので１１４２には０と１
を格納する。１１３６は素子Ｇ１の出力端子の数１を格
納する。１１３７には素子Ｇ１の出力の接続先ポインタ
リスト１１３９へのポインタを格納する。１１３９は出
力端子の数１に等しい数の要素を持つ。１１４３は出力
が接続する素子の数１を格納する。１１４４は出力の接
続する素子の情報を格納する領域の先頭アドレスを格納
する。素子Ｇ１の出力に接続する素子Ｇ２の先頭アドレ
ス１２を１１４４に格納する。１１４５は出力値と遅延
値を格納する領域１１４７を指すポインタを格納する。
１１４７は遅延の種類の数２に等しい要素を持つ。出力
値１１４８は初期値０を格納する。遅延値１１４９は素
子Ｇ１の遅延時間３と５を格納する。

【００５４】１１６１は素子Ｇ２を表現している。１１
６２はＯＲの素子種を表す２１を格納する。１１６３に
は素子の固有名称Ｇ２を格納する。１１６４には素子の
入力端子の数である２を格納する。１１６５は素子の入
力の接続先へのポインタリストを格納する領域１１６８
へのポインタを格納する。１１６８は素子の入力端子の
数に等しい要素を持つ。１１７１は接続先の素子の情報
を格納する領域を指すポインタで、Ｇ２の入力は素子Ｇ
１と仮想入力素子に接続するのでその先頭アドレス６と
０を格納する。１１７２は入力が接続する先の素子の出
力端子番号を格納する。Ｇ２の入力はＧ１の０番の出力
端子と仮想入力素子の２番の出力端子に接続するので１
１７２には０と２を格納する。１１６６は素子Ｇ２の出
力端子の数、すなわち１を格納する。１１６７には素子
Ｇ２の出力の接続先ポインタリスト１１６９へのポイン
タを格納する。１１６９は出力端子の数、すなわち１に
等しい数の要素を持つ。１１７３は出力の接続先素子の
数０を格納する。１１７４はＧ２に接続する素子がない
ので何も格納しない。１１７５は出力値と遅延値を格納
する領域１１７７を指すポインタを格納する。１１７７
は遅延の種類の数２に等しい要素を持つ。出力値１１７
８は初期値０を格納する。遅延値１１７９は素子Ｇ２の
遅延時間２と４を格納する。

【００５５】図１２はシミュレーション時に与えるテス
トベクトルの例の説明図である。図１０（ａ）のテスト
ベクトル１２００は回路の入力端子１００１，１００
２，１００３に与えられる。１００１は時刻２において
０から１に変化し、１００２は時刻５において０から１
に変化する。１００３は変化しない。このテストベクト
ルの情報を図５（ａ）のデータ構造に格納すると図１２
（ｂ）のようになる。１２０１はテストベクトル格納情
報５０２で１２０２が５０３，１２０３が504,１２０４
が５０５にそれぞれ対応する。１２０２の時刻には信号
が変化する時刻２と５を格納する。１２０３には入力端
子の番号、即ち、１００１，１００２に対応する仮想入
力素子の出力端子番号０と１を格納する。１２０４には
伝播する値、即ち、１を格納する。

【００５６】図１３は図８に示した出力値比較処理に利
用する観測周期と観測素子情報の例である。観測開始時
刻ＸＳ１３０１は時刻１２、観測周期ＸＰ１３０２は２
０である。また観測する素子はポインタ値６（１３０
４）の素子Ｇ１の番号０(1305)の出力端子とポインタ値
１２（１３０４）の素子Ｇ２の番号０（１３０５）の出
力端子である。

【００５７】図１４ないし図２７では、シミュレーショ
ンが進行する様子を時刻順に説明する。またシミュレー
ションは図１２（ａ）の図の範囲である時刻１５まで行
うものとする。

【００５８】図４の処理に従い、シミュレーションは時
刻ＸＴを０にして開始する。図４の４０３ないし４０６
の処理は、時刻ＸＴに伝播するテストベクトルまたはイ
ベントが存在しなければ何も行わない。４０７では時刻
ＸＴを１ずつ進める。タイムホイールには初期段階では
何も登録されていないので、最初のテストベクトルが伝
播する時刻である時刻ＸＴが２になるまで図４のループ
４０２は空回りすることになる。

【００５９】時刻２において、図１２（ｂ）１２０１の
テストベクトル情報の最初の要素が図４の４０３のテス
トベクトルの追加処理の対象となる。図５に示すテスト
ベクトルの追加処理により一つのテストベクトル要素か
ら遅延の種類の数に等しい二つのイベントが作成され、
タイムホイールに追加される。図１４に時刻２において
処理４０３で追加するイベントを示す。図５の５１３で
登録されるイベントはテストベクトル要素の時刻２（１
２０２）を信号伝播時刻(１４０４，１４１４)，仮想入
力素子の先頭アドレス０を信号伝播素子（１４０５，１
４１５），テストベクトル要素の入力番号１２０３を伝
播出力（１４０６，１４１６），テストベクトル要素の
伝播値１２０４を伝播信号値（１４０７，１４１７），
０番と１番を遅延の種類番号（１４０８，１４０９）と
する。時刻が２のイベントがタイムホイールに登録され
たため図４のイベント伝播処理４０４が行われる。

【００６０】図６に示すイベント伝播処理では図１４に
示す二つの時刻２のイベントが対象となる。図６の処理
６１３で一つのイベントを取り出し、６１４で素子の出
力に信号値を伝播する。６１４の処理ではイベント１４
０２の場合、１４０５の値である０を先頭アドレスとす
る素子、即ち、仮想入力素子１１０１の１４０６の値で
ある０番目の出力端子について１４０８の値である０番
目の遅延の種類に対応する出力値、即ち、図１１の１１
１８の第１の要素を１４０７の値である１に変更する。
続いて図６の６１５の処理で０番の出力端子に接続する
素子のリストを出力先接続素子情報６０２に格納する。
０番の出力に接続する素子は一つでその先頭アドレスは
６であるので出力先接続素子情報の出力先接続ポインタ
６０３は６となる。遅延の種類番号６０４は０である。
イベント１４１２についても同様の処理を行う。

【００６１】その結果、仮想入力素子の情報は図１５に
示すように０番の出力端子の出力値１５１８が１に変わ
る。

【００６２】また出力先接続素子情報は図１６に示すよ
うに出力先接続ポインタの値が６，遅延の種類番号が０
と１の二つの要素が格納される。続いて時刻２における
素子出力評価処理、図４の４０５を行う。

【００６３】図７に示す素子出力評価処理では出力先接
続素子情報の要素数だけ７０３ないし７０７の処理を繰
り返す。出力先接続素子情報の出力先接続ポインタの指
す素子の各出力端子について、素子の入力信号値と素子
の種類を基に新しい出力値Ｖｋを求める（ステップ７０
４）。

【００６４】図１６の１６０２の最初の要素の場合、出
力先接続ポインタ値６は図１１の１１３１（素子Ｇ１）
に対応する。１１３１の入力端子数は２（１１３４）
で、その接続先は素子ポインタ値０の出力番号０番と素
子ポインタ値０の出力番号１番の端子である（１１３８
の１１４１と１１４２）。そこで、素子ポインタ値０で
ある１１０１（仮想入力素子）の情報の０番の出力端子
と１番の出力端子について、１６０２の第１の要素の遅
延の種類番号（１６０４）番目（０番目）の出力値を参
照する。出力値は時刻２において図１５に示すように０
番の出力端子の０番目の出力値は１、１番の出力端子の
０番目の出力値は０である。さらに1602の第１の要素の
出力先接続ポインタが指す素子の素子種識別番号１１
(１１３２)、即ち論理積ＡＮＤから入力値０と１につい
て論理積演算を行うと新しい出力値Ｖｋは０となる。７
０５でＶｋである０と現在の出力値、即ち１１３１の０
番の出力端子の０番目の出力値（１１４８の０番目）で
ある０を比較する。この場合、両者の値が等しいので７
０６は行わない。

【００６５】図１６の１６０２の２番目の要素について
も同様の処理を行う。この場合もＶｋが０、現在の出力
値が０となり、７０６は行わない。この結果時刻２の素
子出力評価処理では新しいイベントは登録されない。

【００６６】続く図４の４０６，出力値比較処理では図
８に示すように８１１で現在の時刻とＸＳ，ＸＰとを比
較する。図１３に示すようにＸＳ値１２は現在の時刻
(ＸＴ)２より大きいため８１２以降の処理は行わない。
ここまでで時刻２における403〜４０６の処理は終了
し、４０７において時刻ＸＴは３となる。

【００６７】時刻３，時刻４では伝播するテストベクト
ルまたはイベントが存在しないので何もしない。

【００６８】時刻５において、テストベクトル情報１２
０１の第２の要素がテストベクトルの追加処理４０３の
対象となる。時刻２の処理と同様に図１７に示す二つの
イベントがタイムホイールに登録される。イベント伝播
処理４０４では仮想入力素子の１番の出力端子に図１７
の二つのイベントが伝播する。その結果更新される素子
情報を図１８に示す。図１８の１８２２の部分が更新さ
れ、０から１に変化する。また図１９に示す二つの出力
先接続素子情報が作成される。この情報の内容は時刻２
における出力先接続素子情報（図１６）と全く同じであ
る。

【００６９】続いて時刻５における素子出力評価処理、
図４の４０５を行う。この処理も時刻２の場合と同様に
行うが、時刻５では１９０２の第１の要素の遅延の種類
番号（１９０４）番目（０番目）の出力値を参照する。

【００７０】出力値は図１８に示すように０番の出力端
子の０番目の出力値は１、１番の出力端子の０番目の出
力値も１である。入力値１と１について１１（１１３
２）、即ち、論理積ＡＮＤの演算を行うと新しい出力値
Ｖｋは１となり、現在の出力値０と異なるため７０６で
イベントの登録処理を行う。

【００７１】図２０に登録されるイベントの情報を示
す。現在の時刻５（ＸＴ）にｋ番目の出力端子の、１９
０２の第１の要素の遅延の種類番号（１９０４）番目
(０番目)の遅延値である３を加えた８を信号伝播時刻２
００４，１９０３が示す出力先接続ポインタの値６を信
号伝播素子２００５，０番の出力端子を対象としている
ので０を伝播出力２００６，新しい出力値Ｖｋ（値は
１）を伝播信号値２００７，１９０４が示す遅延種類番
号を遅延の種類番号２００８とする。次のイベントも同
様であるが、伝播時刻は１９０２の第２の要素の遅延の
種類番号（１９０４）番目（１番目）の遅延値である５
を加えた１０となり、遅延の種類番号も１となる。時刻
５における出力値比較処理、図４の４０６も時刻２の場
合と同様に図８の８１１の条件が成立しないため実行さ
れない。

【００７２】時刻６，時刻７では伝播するテストベクト
ルまたはイベントが存在しないので何もしない。

【００７３】時刻８ではテストベクトルの追加処理は該
当するテストベクトル情報が存在しないため行われな
い。イベント伝播処理で時刻５で登録した図２０の２０
０２のイベントを伝播する。イベント２００２は先頭ア
ドレスが６の素子（Ｇ１）の０番の出力端子の０番目の
遅延番号の出力値を１とするイベントである。

【００７４】イベント２００２により更新された素子情
報を図２１に示す。図中の２１４８の部分が更新部分で
ある。更に、図２２に示す出力先接続情報２２０２が作
成される。２２０３はＧ１の０番の出力端子に接続する
素子（Ｇ２）の先頭アドレス１２を格納する。２２０４
はイベント２００２の遅延の種類番号０を格納する。時
刻８の素子出力評価処理、図４の４０５は先頭アドレス
１２の素子（Ｇ２）について処理を行う。図１１の１１
６８の情報から先頭アドレス１２の素子の二つの入力端
子は先頭アドレス６の素子（Ｇ１）の０番の出力と先頭
アドレス０の素子（仮想入力素子）の２番の出力に接続
していることがわかる。それらの出力の２２０４に格納
されている０番の遅延の種類番号番目の出力値を参照す
るとＧ１の０番の出力値は１であり（図２１）、仮想入
力素子の２番の出力値は０である。更にＧ２の素子種識
別番号は２１、即ち論理和ＯＲであるためＶｋは１と０
の論理和の１となる。

【００７５】時刻８におけるＧ２の０番の出力端子の０
番目の出力は０でＶｋと一致しないため、図２３に示す
イベント２３０２が生成される。イベント２３０２は、
現在の時刻８にＧ２の０番の出力端子の０番目の遅延時
間２を加えた１０を伝播値２３０４，Ｇ２の素子情報の
先頭アドレス１２を伝播素子２３０５，出力端子番号０
を伝播出力２３０６，Ｖｋ値１を伝播信号値２３０７，
２２０４の遅延の種類番号をそのまま遅延の種類番号２
３０８とする。時刻８における出力値比較処理も図８の
８１１の条件が成立しないため実行されない。

【００７６】時刻９では伝播するテストベクトルまたは
イベントが存在しないので何もしない。

【００７７】時刻１０では時刻５で作成されたイベン
ト、２０１２と時刻８で作成されたイベント、２３０２
が伝播する。その結果、図２４の２４４８と２４７８の
部分が更新される。更に図２５に示す出力先接続情報２
５０２が作成される。これはイベント２０１２に対応し
て作成されるもので出力先接続ポインタ値２５０３はＧ
２の素子情報の先頭アドレス１２であり、遅延の種類番
号２５０４はイベント２０１２の遅延の種類番号２０１
８と等しい１である。イベント２３０２に対応した出力
先接続情報はイベント２３０２が対象とする素子Ｇ２の
出力には何も接続していないため作成されない。出力先
接続情報２５０２に対応して素子出力値評価処理でＧ２
の０番の出力端子の１番目の新しい出力値Ｖｋを求め
る。この値は、入力値１と０、素子種番号２１（論理和
ＯＲ）から１と求まる。

【００７８】Ｖｋは現在の出力値０と異なるため、図２
６に示すイベント２６０２が作成される。イベント２６
０２は、現在の時刻１０にＧ２の０番の出力端子の１番
目の遅延値４を加えた１４を伝播時刻２６０４，Ｇ２の
素子情報の先頭アドレス１２を伝播素子２６０５，出力
端子番号０を伝播出力２６０６，Ｖｋ値１を伝播信号値
２６０７，２５０４の遅延の種類番号をそのまま遅延の
種類番号２６０８とする。時刻１０における出力値比較
処理も図８の８１１の条件が成立しないため実行されな
い。

【００７９】時刻１１では伝播するテストベクトルまた
はイベントが存在しないので何もしない。

【００８０】時刻１２では伝播するテストベクトルもイ
ベントも存在しないが、図８の811の条件が成立するた
め出力値比較処理が行われる。８１２ではポインタＳを
観測素子情報（例では図１３の１３０６）の先頭の要素
を指す様に初期化する。ループ８１３では観測素子情報
の全ての要素について８１４〜８２２の処理を繰り返
す。１３０６の最初の要素は素子情報の先頭アドレス
（１３０４）が６の素子、即ちＧ１の０番の出力端子
（１３０５）について、その出力端子の全ての遅延の種
類について出力値を比較する。図２４の２４４７より、
時刻１２におけるＧ１の０番の出力値は０番の遅延、１
番の遅延とも１であり、等しい値であることがわかる
（時刻１０以降、イベントの伝播は無いので素子の出力
値は変化していない）。一方、１３０６の次の要素は素
子情報の先頭アドレス（１３０４）が１２の素子、即
ち、Ｇ２の０番の出力端子（１３０５）である。この場
合は図２４の２４７７より、時刻１２におけるＧ２の０
番の出力値は０番の遅延が１、１番の遅延が０と異なる
値であることがわかる。値が異なる場合は図８の８２０
の条件が成立するため８２１の処理を行う。８２１では
時刻１２において、素子Ｇ２の０番の出力に不一致が存
在することを出力する。

【００８１】時刻１３では伝播するテストベクトルまた
はイベントが存在しないので何もしない。

【００８２】時刻１４では時刻１０で作成されたイベン
ト、図２６の２６０２が伝播する。その結果、図２７の
２７７８の部分が更新される。しかしイベント２６０２
が対象とする素子Ｇ２の出力に何も接続していないため
出力先接続情報は作成されず、素子出力評価処理も行わ
れない。出力値比較処理は８１１の条件が成立しないた
め行われない。

【００８３】時刻１５では伝播するテストベクトルまた
はイベントが存在しないので何もしない。時刻１５は、
シミュレーションの終了時刻であるので図４の４０２の
ループを終了し、図４に示したシミュレーションの処理
を終了する。

【００８４】以上のシミュレーションの結果を図２８に
示す。Ｇ１の出力端子０番の遅延番号０番の出力値は時
刻５の入力変化に対応して時刻８において１に変化し、
Ｇ１の出力端子０番の遅延番号１番の出力値は時刻５の
入力変化に対応して時刻１０において１に変化する。ま
たＧ２の出力端子０番の遅延番号０番の出力値は時刻８
の入力変化に対応して時刻１０において１に変化し、Ｇ
２の出力端子０番の遅延番号１番の出力値は時刻１０の
入力変化に対応して時刻１４において１に変化する。時
刻１２（２８０１）における出力値比較処理の結果、Ｇ
１の出力値は二つとも等しく１であるが（２８０２）Ｇ
２の出力値は１と０と異なる値となり（２８０３）、シ
ミュレーションのユーザにその結果が報告される事にな
る。

【００８５】本実施例によれば、一つの素子に複数種類
の遅延を割り当てた多重遅延シミュレーションを同時に
行い、更にあらかじめ指定した観測時刻と観測素子出力
について遅延の種類毎の出力値に不一致が存在する事を
調べることが可能になる。

【００８６】また、図９の実施例の多重テスト論理シミ
ュレーションにより複数のテストパタンを同時に処理す
ることが可能になる。

【００８７】本実施例においてテストベクトルの追加処
理４０３，イベント伝播処理４０４，素子出力値評価処
理４０５，出力値比較処理４０６におけるループ、５１
１，６１２，７０２，８１３はそれぞれ毎回のループで
の処理が独立に行われるため、ループを展開してベクト
ル計算機などでの並列処理が可能である。

【００８８】

【発明の効果】本発明によれば、任意の種類の遅延を各
素子に仮定した論理シミュレーションを同時に処理する
ことが可能になり、遅延のばらつきによる論理回路の誤
動作を容易に発見できるようになる．また従来は遅延の
種類を変える毎に論理シミュレーションを実行する必要
があったが本発明では複数の遅延の種類を一括してシミ
ュレーションできるため、シミュレーション起動の手間
を省くことができる。

【００８９】また、本発明によれば複数のテストベクト
ルに対して一括して同時に論理シミュレーションを行う
ことが可能であり、この場合もシミュレーション起動の
手間を省くことができる。

【００９０】更に、複数の遅延による論理シミュレーシ
ョンを同時に処理することにより、並列処理可能な同一
時刻のイベントの数が増えるため、単一の遅延による論
理シミュレーションを繰り返すのに比べて並列処理によ
る高速化の効果が大きくなる。

【図面の簡単な説明】

【図１】本発明の一実施例の説明図。

【図２】従来の論理シミュレーション用のデータ構造の
説明図。

【図３】素子の遅延のモデルの説明図。

【図４】本発明の実施例の論理シミュレーションの処理
の説明図。

【図５】本発明の第三実施例のテストベクトルの追加処
理の説明図。

【図６】イベント伝播処理の説明図。

【図７】素子出力評価処理の説明図。

【図８】本発明の第二実施例の出力値比較処理の説明
図。

【図９】本発明の第四実施例のテストベクトルの追加処
理の説明図。

【図１０】本発明の実施例の動作を説明するための論理
回路図。

【図１１】図１０の回路の素子情報の説明図。

【図１２】テストベクトルの例の説明図。

【図１３】観測周期と観測素子情報の例の説明図。

【図１４】時刻２に追加されるイベント情報の説明図。

【図１５】時刻２に変更される素子情報の説明図。

【図１６】時刻２に作成される出力先接続情報の説明
図。

【図１７】時刻５に追加されるイベント情報の説明図。

【図１８】時刻５に変更される素子情報の説明図。

【図１９】時刻５に作成される出力先接続情報の説明
図。

【図２０】時刻５に作成されるイベント情報の説明図。

【図２１】時刻８に変更される素子情報の説明図。

【図２２】時刻８に作成される出力先接続情報の説明
図。

【図２３】時刻８に作成されるイベント情報の説明図。

【図２４】時刻１０に変更される素子情報の説明図。

【図２５】時刻１０に作成される出力先接続情報の説明
図。

【図２６】時刻１０に作成されるイベント情報の説明
図。

【図２７】時刻１４に変更される素子情報の説明図。

【図２８】シミュレーションの結果の説明図。

【符号の説明】

１０１…タイムホイール、１０２…イベント、１０３…
リンクポインタ、123,１２７，１３２，１３５…要素
数。

Claims (5)

【特許請求の範囲】
1. 【請求項１】イベントの情報として、信号の伝播する時
   刻，信号の伝播する素子情報の識別子，信号が伝播する
   出力端子の識別番号，伝播する信号の値を持ち、素子の
   情報として、素子種の識別番号，素子固有名称，入力端
   子数，各入力端子毎の接続先ポインタと出力端子番号の
   リスト，出力端子数，各出力端子毎の接続先数と接続先
   ポインタのリストを持ち、イベントの情報に従って論理
   回路のシミュレーションを行う論理シミュレーション方
   法において、 イベントの情報として、遅延の種類の識別番号を持ち、
   素子の情報として、各出力端子毎に、遅延の種類数と同
   数の出力値と素子の遅延値を持ち、シミュレーション実
   行時に、各イベントの遅延の種類の識別番号に対応した
   出力値と素子遅延値について、イベントの伝播と、信号
   値変化に伴う新たなイベントの生成を行うことを特徴と
   する論理シミュレーション方法。
2. 【請求項２】請求項１において、 観測する素子、及びその素子の観測出力端子を識別する
   情報と、観測周期情報を持ち、観測周期情報に従ったシ
   ミュレーション時刻に、指定した観測出力端子の全ての
   遅延の種類に関して出力値が全て等しいか、否かを判定
   し、その結果を出力する論理シミュレーション方法。
3. 【請求項３】請求項１において、 与えられたテストベクトルに対応して、全ての遅延の種
   類の識別番号を持つイベントを発生する論理シミュレー
   ション方法。
4. 【請求項４】請求項１において、 与えられた複数のテストベクトルに対応して、それぞれ
   異なる遅延の種類の識別番号を持つイベントを発生する
   論理シミュレーション方法。
5. 【請求項５】請求項１に記載の前記論理シミュレーショ
   ン方法を複数の演算機構を持つ並列計算機上で行う論理
   シミュレータ。