JPH06333380A - ポインタ - Google Patents
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- JPH06333380A JPH06333380A JP5118568A JP11856893A JPH06333380A JP H06333380 A JPH06333380 A JP H06333380A JP 5118568 A JP5118568 A JP 5118568A JP 11856893 A JP11856893 A JP 11856893A JP H06333380 A JPH06333380 A JP H06333380A
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- 238000010586 diagram Methods 0.000 description 6
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- 230000004048 modification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 メモリの大容量化に伴ってシフトレジスタの
段数が増加し、負荷の増大によってポインタの動作速度
が遅くなることを防止する。 【構成】 リセット信号Ｃａ，Ｃｂによってシフトレジ
スタ１１０の各段のレジスタ１１０−１，１１０−２，
…がリセットされ、初段のレジスタ１１０−１の出力が
“Ｌ”になる。制御信号Ａａ，Ａｂが入力されると、初
段のレジスタ１１０−１の出力“Ｌ”が１ビットずつシ
フトしていく。シフトレジスタ１１０の各段の出力と、
分割動作を行う制御信号Ｂ1 〜Ｂ4 とが、ゲート群１２
０で論理がとられ、その出力によってデータバスＤＢ
ａ，ＤＢｂとレジスタ２００の各段とが順次接続されて
いく。このように、制御信号Ｂ1 〜Ｂ4 の分割動作を行
うことで、負荷の低減を図って高速のポインタ動作が可
能となる。
段数が増加し、負荷の増大によってポインタの動作速度
が遅くなることを防止する。 【構成】 リセット信号Ｃａ，Ｃｂによってシフトレジ
スタ１１０の各段のレジスタ１１０−１，１１０−２，
…がリセットされ、初段のレジスタ１１０−１の出力が
“Ｌ”になる。制御信号Ａａ，Ａｂが入力されると、初
段のレジスタ１１０−１の出力“Ｌ”が１ビットずつシ
フトしていく。シフトレジスタ１１０の各段の出力と、
分割動作を行う制御信号Ｂ1 〜Ｂ4 とが、ゲート群１２
０で論理がとられ、その出力によってデータバスＤＢ
ａ，ＤＢｂとレジスタ２００の各段とが順次接続されて
いく。このように、制御信号Ｂ1 〜Ｂ4 の分割動作を行
うことで、負荷の低減を図って高速のポインタ動作が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯ（First In F
irst Out）メモリ等におけるシフトレジスタを利用した
ポインタに関するものである。
irst Out）メモリ等におけるシフトレジスタを利用した
ポインタに関するものである。
【０００２】
【従来の技術】図２は、ＦＩＦＯメモリ等における従来
のポインタの構成例を示す回路図である。このポインタ
１は、複数段のレジスタ３０と相補的なデータバスＤＢ
ａ，ＤＢｂとを、複数対のＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳという）３１，３２とによって順番
に接続していき、該レジスタ３０のデータ書き込み及び
読み出し動作を行うためのものである。ポインタ１は、
シフトレジスタ２と、該シフトレジスタ２の出力をゲー
ト制御するゲート群３とで構成されている。シフトレジ
スタ２は、複数段のレジスタ１０で構成されている。初
段のレジスタ１０は、リセット信号Ｃａによって該レジ
スタ１０をリセットするＮＭＯＳ１１ａと、相補的な制
御信号Ａａ，Ａｂによってオン，オフ制御される２段の
トライステートインバータ１２，１３と、該トライステ
ートインバータ１２，１３の出力を保持する信号保持回
路１４，１５とで、構成されている。２段目以降のレジ
スタ１０は、初段のレジスタ１０とほぼ同様の回路構成
であるが、リセット用のＮＭＯＳ１１ａに代えて、反転
リセット信号Ｃｂによりオン，オフ動作するＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１１ｂが
設けられている点のみが異なっている。
のポインタの構成例を示す回路図である。このポインタ
１は、複数段のレジスタ３０と相補的なデータバスＤＢ
ａ，ＤＢｂとを、複数対のＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳという）３１，３２とによって順番
に接続していき、該レジスタ３０のデータ書き込み及び
読み出し動作を行うためのものである。ポインタ１は、
シフトレジスタ２と、該シフトレジスタ２の出力をゲー
ト制御するゲート群３とで構成されている。シフトレジ
スタ２は、複数段のレジスタ１０で構成されている。初
段のレジスタ１０は、リセット信号Ｃａによって該レジ
スタ１０をリセットするＮＭＯＳ１１ａと、相補的な制
御信号Ａａ，Ａｂによってオン，オフ制御される２段の
トライステートインバータ１２，１３と、該トライステ
ートインバータ１２，１３の出力を保持する信号保持回
路１４，１５とで、構成されている。２段目以降のレジ
スタ１０は、初段のレジスタ１０とほぼ同様の回路構成
であるが、リセット用のＮＭＯＳ１１ａに代えて、反転
リセット信号Ｃｂによりオン，オフ動作するＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１１ｂが
設けられている点のみが異なっている。
【０００３】ゲート群３は、反転出力信号ＯＺ1，Ｏ
Ｚ2，…を出力する複数段の２入力ＮＯＲゲート２０で
構成されている。各段のＮＯＲゲート２０は、共通の制
御信号Ｂによって開閉制御され、各段のレジスタ１０の
出力を反転出力信号ＯＺ1 ，ＯＺ2 ，…の形で出力する
回路である。レジスタ３０の各段は、反転出力信号ＯＺ
1 ，ＯＺ2 ，…によってオン，オフ動作する複数対のＮ
ＭＯＳ３１，３２を介して相補的なデータバスＤＢａ，
ＤＢｂに接続されている。レジスタ３０の各段は、逆並
列接続された２個のインバータ３３ａ，３３ｂでそれぞ
れ構成されている。図３は図２のタイミングチャートで
あり、この図を参照しつつ図２のポインタ回路の動作を
説明する。
Ｚ2，…を出力する複数段の２入力ＮＯＲゲート２０で
構成されている。各段のＮＯＲゲート２０は、共通の制
御信号Ｂによって開閉制御され、各段のレジスタ１０の
出力を反転出力信号ＯＺ1 ，ＯＺ2 ，…の形で出力する
回路である。レジスタ３０の各段は、反転出力信号ＯＺ
1 ，ＯＺ2 ，…によってオン，オフ動作する複数対のＮ
ＭＯＳ３１，３２を介して相補的なデータバスＤＢａ，
ＤＢｂに接続されている。レジスタ３０の各段は、逆並
列接続された２個のインバータ３３ａ，３３ｂでそれぞ
れ構成されている。図３は図２のタイミングチャートで
あり、この図を参照しつつ図２のポインタ回路の動作を
説明する。
【０００４】まず、相補的なリセット信号Ｃａ，Ｃｂに
よってシフトレジスタ２がリセットされ、初段のレジス
タ１０内のＮＭＯＳ１１ａがオンする。２段目以降の各
段のレジスタ１０内のＰＭＯＳ１１ｂもオン状態とな
る。初段のレジスタ１０内のＮＭＯＳ１１ａがオンする
と、該レジスタ１０の出力が“Ｌ”レベルになる。次
に、図３に示すような波形の相補的な制御信号Ａａ，Ａ
ｂがシフトレジスタ２に入力されると、初段のレジスタ
１０の出力“Ｌ”レベルが後段のレジスタ１０へ１ビッ
トずつシフトしていく。このシフトレジスタ２の各段の
出力と制御信号Ｂとが、各段のＮＯＲゲート２０によっ
て否定論理和が求められ、その反転出力信号ＯＺ1 ，Ｏ
Ｚ2 ，…が順番に“Ｈ”レベルとなる。すると、各段の
ＮＭＯＳ３１，３２が順番にオンしていき、データバス
ＤＢａ，ＤＢｂとレジスタ３０内の各信号保持回路３３
とが接続されていく。
よってシフトレジスタ２がリセットされ、初段のレジス
タ１０内のＮＭＯＳ１１ａがオンする。２段目以降の各
段のレジスタ１０内のＰＭＯＳ１１ｂもオン状態とな
る。初段のレジスタ１０内のＮＭＯＳ１１ａがオンする
と、該レジスタ１０の出力が“Ｌ”レベルになる。次
に、図３に示すような波形の相補的な制御信号Ａａ，Ａ
ｂがシフトレジスタ２に入力されると、初段のレジスタ
１０の出力“Ｌ”レベルが後段のレジスタ１０へ１ビッ
トずつシフトしていく。このシフトレジスタ２の各段の
出力と制御信号Ｂとが、各段のＮＯＲゲート２０によっ
て否定論理和が求められ、その反転出力信号ＯＺ1 ，Ｏ
Ｚ2 ，…が順番に“Ｈ”レベルとなる。すると、各段の
ＮＭＯＳ３１，３２が順番にオンしていき、データバス
ＤＢａ，ＤＢｂとレジスタ３０内の各信号保持回路３３
とが接続されていく。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ポインタでは、メモリの大容量化が進むにつれ、シフト
レジスタ２の段数も増加し、それに伴い、信号Ａａ，Ａ
ｂ，Ｂ，Ｃｂの配線長の増加や、ＮＯＲゲート２０の段
数の増加により、負荷が増大する。これにより、ポイン
タの高速動作が妨げられるという問題があり、それを解
決することが困難であった。本発明は、前記従来技術が
持っていた課題として、メモリの大容量化に伴なって信
号Ａａ，Ａｂ，Ｂの負荷の増大という点について解決
し、制御信号の分割動作によって負荷の低減を図り、高
速動作可能なポインタを提供するものである。
ポインタでは、メモリの大容量化が進むにつれ、シフト
レジスタ２の段数も増加し、それに伴い、信号Ａａ，Ａ
ｂ，Ｂ，Ｃｂの配線長の増加や、ＮＯＲゲート２０の段
数の増加により、負荷が増大する。これにより、ポイン
タの高速動作が妨げられるという問題があり、それを解
決することが困難であった。本発明は、前記従来技術が
持っていた課題として、メモリの大容量化に伴なって信
号Ａａ，Ａｂ，Ｂの負荷の増大という点について解決
し、制御信号の分割動作によって負荷の低減を図り、高
速動作可能なポインタを提供するものである。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＦＩＦＯメモリ等のポインタにおいて、
ｎ（但し、ｎ；任意の整数）サイクル毎に入力される第
１の制御信号によって取り込んだ信号を順次シフトして
いくｋ（但し、ｋ；任意の整数）段のシフトレジスタ
と、前記シフトレジスタの各段の出力信号を入力し、ｎ
分割されｎサイクル毎に入力されるｎ個の第２の制御信
号によりそれぞれ開閉されて該出力信号を出力するｋ・
ｎ段のゲートとを、備えている。
決するために、ＦＩＦＯメモリ等のポインタにおいて、
ｎ（但し、ｎ；任意の整数）サイクル毎に入力される第
１の制御信号によって取り込んだ信号を順次シフトして
いくｋ（但し、ｋ；任意の整数）段のシフトレジスタ
と、前記シフトレジスタの各段の出力信号を入力し、ｎ
分割されｎサイクル毎に入力されるｎ個の第２の制御信
号によりそれぞれ開閉されて該出力信号を出力するｋ・
ｎ段のゲートとを、備えている。
【０００７】
【作用】本発明によれば、以上のようにポインタを構成
したので、シフトレジスタは、ｎサイクル毎に入力され
る第１の制御信号によって取り込んだ信号を順次シフト
していき、ｋ・ｎ段のゲートへ供給する。各ゲートは、
ｎ分割された第２の制御信号に基づきゲート制御され、
シフトレジスタの各段の出力を順次出力していく。これ
により、第２の制御信号の分割動作が行われ、負荷が低
減されてポインタ動作の高速化が図れる。従って、前記
課題を解決できるのである。
したので、シフトレジスタは、ｎサイクル毎に入力され
る第１の制御信号によって取り込んだ信号を順次シフト
していき、ｋ・ｎ段のゲートへ供給する。各ゲートは、
ｎ分割された第２の制御信号に基づきゲート制御され、
シフトレジスタの各段の出力を順次出力していく。これ
により、第２の制御信号の分割動作が行われ、負荷が低
減されてポインタ動作の高速化が図れる。従って、前記
課題を解決できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すＦＩＦＯメモ
リ等におけるポインタの回路図である。このポインタ１
００は、レジスタ２００と相補的なデータバスＤＢａ，
ＤＢｂとを順番に接続していき、該レジスタ２００のデ
ータ書き込み及び読み出し動作を行うためのものであ
り、ｋ（但し、ｋ；任意の整数）段のシフトレジスタ１
１０と、ゲート群１２０とで構成されている。シフトレ
ジスタ１１０は、相補的なリセット信号Ｃａ，Ｃｂでリ
セットされ、相補的な第１の制御信号Ａａ，Ａｂによっ
て制御されるｋ段のレジスタ１１０−１，１１０−２，
…で構成されている。初段のレジスタ１１０−１は、リ
セット信号Ｃａによってゲート制御されるＮＭＯＳ１１
１ａと、制御信号Ａｂによってオン，オフ制御されるト
ライステートインバータ１１２と、制御信号Ａａによっ
てオン，オフ制御されるトライステートインバータ１１
３と、信号保持回路１１４，１１５とで、構成されてい
る。接地電位ＶＳＳにはトライステートインバータ１１
２の入力端子が接続され、その出力端子が、ＮＭＯＳ１
１１ａのソース・ドレインを介して接地電位ＶＳＳに接
続されると共に、トライステートインバータ１１３の入
力端子に接続されている。トライステートインバータ１
１２の出力端子には、信号保持回路１１４が接続されて
いる。信号保持回路１１４は、２個のインバータ１１４
ａ，１１４ｂが逆並列接続された構成である。同様に、
トライステートインバータ１１３の出力端子には、逆並
列接続されたインバータ１１５ａ，１１５ｂからなる信
号保持回路１１５が接続されている。２段目以降のレジ
スタ１１０−２，…は、初段のレジスタ１１０−１とほ
ぼ同様の回路であるが、リセット用のＮＭＯＳ１１１ａ
に代えて、リセット用のＰＭＯＳ１１１ｂが設けられて
いる点のみが異なっている。リセット用のＰＭＯＳ１１
１ｂは、リセット信号Ｃｂでゲート制御され、そのソー
ス・ドレインが電源電位ＶＣＣとトライステートインバ
ータ１１２の出力端子との間に接続されている。
リ等におけるポインタの回路図である。このポインタ１
００は、レジスタ２００と相補的なデータバスＤＢａ，
ＤＢｂとを順番に接続していき、該レジスタ２００のデ
ータ書き込み及び読み出し動作を行うためのものであ
り、ｋ（但し、ｋ；任意の整数）段のシフトレジスタ１
１０と、ゲート群１２０とで構成されている。シフトレ
ジスタ１１０は、相補的なリセット信号Ｃａ，Ｃｂでリ
セットされ、相補的な第１の制御信号Ａａ，Ａｂによっ
て制御されるｋ段のレジスタ１１０−１，１１０−２，
…で構成されている。初段のレジスタ１１０−１は、リ
セット信号Ｃａによってゲート制御されるＮＭＯＳ１１
１ａと、制御信号Ａｂによってオン，オフ制御されるト
ライステートインバータ１１２と、制御信号Ａａによっ
てオン，オフ制御されるトライステートインバータ１１
３と、信号保持回路１１４，１１５とで、構成されてい
る。接地電位ＶＳＳにはトライステートインバータ１１
２の入力端子が接続され、その出力端子が、ＮＭＯＳ１
１１ａのソース・ドレインを介して接地電位ＶＳＳに接
続されると共に、トライステートインバータ１１３の入
力端子に接続されている。トライステートインバータ１
１２の出力端子には、信号保持回路１１４が接続されて
いる。信号保持回路１１４は、２個のインバータ１１４
ａ，１１４ｂが逆並列接続された構成である。同様に、
トライステートインバータ１１３の出力端子には、逆並
列接続されたインバータ１１５ａ，１１５ｂからなる信
号保持回路１１５が接続されている。２段目以降のレジ
スタ１１０−２，…は、初段のレジスタ１１０−１とほ
ぼ同様の回路であるが、リセット用のＮＭＯＳ１１１ａ
に代えて、リセット用のＰＭＯＳ１１１ｂが設けられて
いる点のみが異なっている。リセット用のＰＭＯＳ１１
１ｂは、リセット信号Ｃｂでゲート制御され、そのソー
ス・ドレインが電源電位ＶＣＣとトライステートインバ
ータ１１２の出力端子との間に接続されている。
【０００９】ゲート群１２０は、ｎ（但し、ｎは任意の
整数、例えば４）分割動作を行う第２の制御信号Ｂ1 ，
Ｂ2 ，Ｂ3 ，Ｂ4 によってゲート制御されるｋ・ｎ段の
２入力ＮＯＲゲート１２１−１〜１２１−４，１２２−
１〜１２２−４，…で構成されている。４段のＮＯＲゲ
ート１２１−１〜１２１−４は、一方の入力端子が初段
のレジスタ１１０−１の出力端子に接続され、他方の入
力端子が各制御信号Ｂ4 ，Ｂ3 ，Ｂ2 ，Ｂ1 にそれぞれ
接続されている。同様に、各段のＮＯＲゲート１２２−
１〜１２２−４，…は、一方の入力端子がレジスタ１１
０−２，…の出力端子に接続され、他方の入力端子が制
御信号Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 にそれぞれ接続されてい
る。各段のＮＯＲゲート１２１−１〜１２１−４，１２
２−１〜１２２−４，…の反転出力信号ＯＺ1 〜ＯＺ
8 ，…は、複数対のＮＭＯＳ２１１−１，２１２−１〜
２１１−８，２１２−８，…のゲートにそれぞれ接続さ
れている。各ＮＭＯＳ２１１−１，２１２−１〜２１１
−８，２１２−８，…のソース・ドレインは、相補的な
データバスＤＢａ，ＤＢｂとレジスタ２００の各段の入
出力端子とにそれぞれ接続されている。レジスタ２００
は、複数段の信号保持回路２２０−１〜２２０−８，…
で構成されている。各段の信号保持回路２２０−１〜２
２０−８，…は、逆並列接続された２個のインバータ２
２０ａ，２２０ｂでそれぞれ構成されている。
整数、例えば４）分割動作を行う第２の制御信号Ｂ1 ，
Ｂ2 ，Ｂ3 ，Ｂ4 によってゲート制御されるｋ・ｎ段の
２入力ＮＯＲゲート１２１−１〜１２１−４，１２２−
１〜１２２−４，…で構成されている。４段のＮＯＲゲ
ート１２１−１〜１２１−４は、一方の入力端子が初段
のレジスタ１１０−１の出力端子に接続され、他方の入
力端子が各制御信号Ｂ4 ，Ｂ3 ，Ｂ2 ，Ｂ1 にそれぞれ
接続されている。同様に、各段のＮＯＲゲート１２２−
１〜１２２−４，…は、一方の入力端子がレジスタ１１
０−２，…の出力端子に接続され、他方の入力端子が制
御信号Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 にそれぞれ接続されてい
る。各段のＮＯＲゲート１２１−１〜１２１−４，１２
２−１〜１２２−４，…の反転出力信号ＯＺ1 〜ＯＺ
8 ，…は、複数対のＮＭＯＳ２１１−１，２１２−１〜
２１１−８，２１２−８，…のゲートにそれぞれ接続さ
れている。各ＮＭＯＳ２１１−１，２１２−１〜２１１
−８，２１２−８，…のソース・ドレインは、相補的な
データバスＤＢａ，ＤＢｂとレジスタ２００の各段の入
出力端子とにそれぞれ接続されている。レジスタ２００
は、複数段の信号保持回路２２０−１〜２２０−８，…
で構成されている。各段の信号保持回路２２０−１〜２
２０−８，…は、逆並列接続された２個のインバータ２
２０ａ，２２０ｂでそれぞれ構成されている。
【００１０】図４は、図１の制御信号Ｂ1 ，Ｂ2 ，Ｂ
3 ，Ｂ4 を生成する制御信号生成回路の構成例を示す回
路図である。制御信号生成回路は、制御信号Ｂをｎ（例
えば、４）分割してそれらの各制御信号Ｂ1 ，Ｂ2 ，Ｂ
3 ，Ｂ4 を４サイクル毎に動作させる回路である。この
制御信号生成回路は、リセット信号ＲＳＲＡＭＤによっ
てリセットされ、相補的な信号ＲＣＯ，ＲＣＯＺ〜ＲＣ
３，ＲＣ３Ｚを出力する４段の単位回路３００−１〜３
００−４と、該出力信号ＲＣＯ，ＲＣ１、ＲＣＯＺ，Ｒ
Ｃ１、ＲＣＯ，ＲＣ１Ｚ、ＲＣＯＺ，ＲＣ１Ｚの否定論
理和を求めて制御信号ＢＳ1 ，ＢＳ2 ，ＢＳ3，ＢＳ4
を出力する４つの２入力ＮＯＲゲート３３１〜３３４と
で、構成されている。初段の単位回路３００−１は、リ
セット信号ＲＳＲＡＭＤがインバータ３０１で反転され
た信号に基づきリセットされ、相補的な信号ＲＣＩＮ
Ｃ，ＲＣＩＮＣＺに基づき相補的な信号ＲＣＯ，ＲＣＯ
Ｚを出力する回路であり、２入力ＮＯＲゲート３１１，
３１４、２入力ＮＡＮＤゲ―ト３１２，３１８，３２
３、信号反転用のインバータ３１３，３１７，３２４，
３２５，３２６、アナログスイッチ用のＰＭＯＳ３１
５，３２０，３２２，３２７、及びアナログスイッチ用
のＮＭＯＳ３１６，３１９，３２１，３２８で構成され
ている。
3 ，Ｂ4 を生成する制御信号生成回路の構成例を示す回
路図である。制御信号生成回路は、制御信号Ｂをｎ（例
えば、４）分割してそれらの各制御信号Ｂ1 ，Ｂ2 ，Ｂ
3 ，Ｂ4 を４サイクル毎に動作させる回路である。この
制御信号生成回路は、リセット信号ＲＳＲＡＭＤによっ
てリセットされ、相補的な信号ＲＣＯ，ＲＣＯＺ〜ＲＣ
３，ＲＣ３Ｚを出力する４段の単位回路３００−１〜３
００−４と、該出力信号ＲＣＯ，ＲＣ１、ＲＣＯＺ，Ｒ
Ｃ１、ＲＣＯ，ＲＣ１Ｚ、ＲＣＯＺ，ＲＣ１Ｚの否定論
理和を求めて制御信号ＢＳ1 ，ＢＳ2 ，ＢＳ3，ＢＳ4
を出力する４つの２入力ＮＯＲゲート３３１〜３３４と
で、構成されている。初段の単位回路３００−１は、リ
セット信号ＲＳＲＡＭＤがインバータ３０１で反転され
た信号に基づきリセットされ、相補的な信号ＲＣＩＮ
Ｃ，ＲＣＩＮＣＺに基づき相補的な信号ＲＣＯ，ＲＣＯ
Ｚを出力する回路であり、２入力ＮＯＲゲート３１１，
３１４、２入力ＮＡＮＤゲ―ト３１２，３１８，３２
３、信号反転用のインバータ３１３，３１７，３２４，
３２５，３２６、アナログスイッチ用のＰＭＯＳ３１
５，３２０，３２２，３２７、及びアナログスイッチ用
のＮＭＯＳ３１６，３１９，３２１，３２８で構成され
ている。
【００１１】信号ＲＣＩＮＣＺとＮＡＮＤゲート３２３
の出力信号は、ＮＯＲゲート３１１及びＮＡＮＤゲート
３１２の入力端子にそれぞれ接続され、該ＮＡＮＤゲー
ト３１２の出力信号がインバータ３１３で反転され、該
インバータ３１３の出力信号とＮＯＲゲート３１１の出
力信号とが、ＮＯＲゲート３１４の入力端子に接続され
ている。ＮＯＲゲート３１４の出力信号は、ＰＭＯＳ３
１５及びＮＭＯＳ３１６からなるアナログスイッチを介
してインバータ３１７で反転され、該インバータ３１７
の出力信号が、ＮＭＯＳ３２１及びＰＭＯＳ３２２から
なるアナログスイッチを介して、ＮＡＮＤゲート３２３
の一方の入力端子に接続されている。インバータ３１７
の出力信号とインバータ３０１の出力信号とは、ＮＡＮ
Ｄゲート３１８の入力端子に接続され、該ＮＡＮＤゲー
ト３１８の出力信号が、ＮＭＯＳ３１９及びＰＭＯＳ３
２０からなるアナログスイッチを介して、該インバータ
３１７の入力端子に接続されている。
の出力信号は、ＮＯＲゲート３１１及びＮＡＮＤゲート
３１２の入力端子にそれぞれ接続され、該ＮＡＮＤゲー
ト３１２の出力信号がインバータ３１３で反転され、該
インバータ３１３の出力信号とＮＯＲゲート３１１の出
力信号とが、ＮＯＲゲート３１４の入力端子に接続され
ている。ＮＯＲゲート３１４の出力信号は、ＰＭＯＳ３
１５及びＮＭＯＳ３１６からなるアナログスイッチを介
してインバータ３１７で反転され、該インバータ３１７
の出力信号が、ＮＭＯＳ３２１及びＰＭＯＳ３２２から
なるアナログスイッチを介して、ＮＡＮＤゲート３２３
の一方の入力端子に接続されている。インバータ３１７
の出力信号とインバータ３０１の出力信号とは、ＮＡＮ
Ｄゲート３１８の入力端子に接続され、該ＮＡＮＤゲー
ト３１８の出力信号が、ＮＭＯＳ３１９及びＰＭＯＳ３
２０からなるアナログスイッチを介して、該インバータ
３１７の入力端子に接続されている。
【００１２】インバータ３０１の出力信号は、ＮＡＮＤ
ゲート３２３の他方の入力端子に接続され、該ＮＡＮＤ
ゲート３２３の出力信号が、インバータ３２４，３２６
で反転されて信号ＲＣＯＺが出力されると共に、インバ
ータ３２５で反転されて信号ＲＣＯが出力されるように
なっている。インバータ３２４の出力信号は、ＰＭＯＳ
３２７及びＮＭＯＳ３２８からなるアナログスイッチを
介して、ＮＡＮＤゲート３２３の一方の入力端子に接続
されている。ＰＭＯＳ３１５，３２７及びＮＭＯＳ３１
９，３２１は、信号ＲＣＩＮＣでそれぞれゲート制御さ
れる。ＮＭＯＳ３１６，３２８及びＰＭＯＳ３２０，３
２２は、信号ＲＣＩＮＣＺによってゲート制御されるよ
うになっている。他の単位回路３００−２〜３００−４
も初段の単位回路３００−１とほぼ同様の回路構成であ
るが、ＮＯＲゲート３１１及びＮＡＮＤゲート３１２の
入力端子に、前段の単位回路の出力信号の否定論理積を
求める２入力ＮＡＮＤゲート３０２と、該ＮＡＮＤゲー
ト３０２の出力信号を反転するインバータ３０３とが付
加されている点のみが、初段の単位回路３００−１と異
なっている。
ゲート３２３の他方の入力端子に接続され、該ＮＡＮＤ
ゲート３２３の出力信号が、インバータ３２４，３２６
で反転されて信号ＲＣＯＺが出力されると共に、インバ
ータ３２５で反転されて信号ＲＣＯが出力されるように
なっている。インバータ３２４の出力信号は、ＰＭＯＳ
３２７及びＮＭＯＳ３２８からなるアナログスイッチを
介して、ＮＡＮＤゲート３２３の一方の入力端子に接続
されている。ＰＭＯＳ３１５，３２７及びＮＭＯＳ３１
９，３２１は、信号ＲＣＩＮＣでそれぞれゲート制御さ
れる。ＮＭＯＳ３１６，３２８及びＰＭＯＳ３２０，３
２２は、信号ＲＣＩＮＣＺによってゲート制御されるよ
うになっている。他の単位回路３００−２〜３００−４
も初段の単位回路３００−１とほぼ同様の回路構成であ
るが、ＮＯＲゲート３１１及びＮＡＮＤゲート３１２の
入力端子に、前段の単位回路の出力信号の否定論理積を
求める２入力ＮＡＮＤゲート３０２と、該ＮＡＮＤゲー
ト３０２の出力信号を反転するインバータ３０３とが付
加されている点のみが、初段の単位回路３００−１と異
なっている。
【００１３】図５は図４に示す制御信号生成回路のタイ
ミングチャート、及び図６は図１の全体のタイミングチ
ャートであり、これらを参照しつつ図１及び図４の回路
動作を説明する。まず、図４の制御信号生成回路では、
リセット信号ＲＳＲＡＭＤが“Ｌ”レベルになると、そ
れがインバータ３０１で反転されて各単位回路３００−
１〜３００−４内のＮＡＮＤゲート３１８，３２３が開
く。相補的なクロック信号ＲＣＩＮＣ，ＲＣＩＮＣＺが
入力されると、それの“Ｈ”レベルの時にＮＭＯＳ３１
６，３２１，３２８及びＰＭＯＳ３１５，３２０，３２
２，３２７が相補的にオン，オフ動作し、該クロック信
号ＲＣＩＮＣの２倍の周期の相補的な信号ＲＣＯ，ＲＣ
ＯＺが初段の単位回路３００−１から出力される。２段
目〜４段目の単位回路３００−２〜３００−４では、前
段の出力信号を受けてクロック信号ＲＣＩＮＣの４倍、
８倍、及び１６倍の周波数の相補的な出力信号ＲＣ１，
ＲＣ１Ｚ、ＲＣ２，ＲＣ２Ｚ、ＲＣ３，ＲＣ３Ｚをそれ
ぞれ出力する。これらの相補的な出力信号ＲＣＯ，ＲＣ
ＯＺ〜ＲＣ３，ＲＣ３Ｚは、ＮＯＲゲート３３１〜３３
４で否定論理積がとられ、制御信号ＢＳ1 〜ＢＳ4 が出
力される。これらの制御信号ＢＳ1 〜ＢＳ4 は、図示し
ない回路で反転され、制御信号Ｂ1 〜Ｂ4 の形で図１の
ポインタ１００内のゲート群１２０へ供給される。
ミングチャート、及び図６は図１の全体のタイミングチ
ャートであり、これらを参照しつつ図１及び図４の回路
動作を説明する。まず、図４の制御信号生成回路では、
リセット信号ＲＳＲＡＭＤが“Ｌ”レベルになると、そ
れがインバータ３０１で反転されて各単位回路３００−
１〜３００−４内のＮＡＮＤゲート３１８，３２３が開
く。相補的なクロック信号ＲＣＩＮＣ，ＲＣＩＮＣＺが
入力されると、それの“Ｈ”レベルの時にＮＭＯＳ３１
６，３２１，３２８及びＰＭＯＳ３１５，３２０，３２
２，３２７が相補的にオン，オフ動作し、該クロック信
号ＲＣＩＮＣの２倍の周期の相補的な信号ＲＣＯ，ＲＣ
ＯＺが初段の単位回路３００−１から出力される。２段
目〜４段目の単位回路３００−２〜３００−４では、前
段の出力信号を受けてクロック信号ＲＣＩＮＣの４倍、
８倍、及び１６倍の周波数の相補的な出力信号ＲＣ１，
ＲＣ１Ｚ、ＲＣ２，ＲＣ２Ｚ、ＲＣ３，ＲＣ３Ｚをそれ
ぞれ出力する。これらの相補的な出力信号ＲＣＯ，ＲＣ
ＯＺ〜ＲＣ３，ＲＣ３Ｚは、ＮＯＲゲート３３１〜３３
４で否定論理積がとられ、制御信号ＢＳ1 〜ＢＳ4 が出
力される。これらの制御信号ＢＳ1 〜ＢＳ4 は、図示し
ない回路で反転され、制御信号Ｂ1 〜Ｂ4 の形で図１の
ポインタ１００内のゲート群１２０へ供給される。
【００１４】図１において、図４のリセット信号ＲＳＲ
ＡＭＤと同一タイミングで相補的なリセット信号Ｃａ，
Ｃｂが“Ｈ”，“Ｌ”レベルとなり、シフトレジスタ１
１０内の各段のレジスタ１１０−１，１１０−２，…内
のＮＭＯＳ１１１ａ及びＰＭＯＳ１１１ｂがオン状態と
なってリセットされる。すると、レジスタ１１０内の初
段のレジスタ１１０−１の出力信号が“Ｌ”レベルにな
る。
ＡＭＤと同一タイミングで相補的なリセット信号Ｃａ，
Ｃｂが“Ｈ”，“Ｌ”レベルとなり、シフトレジスタ１
１０内の各段のレジスタ１１０−１，１１０−２，…内
のＮＭＯＳ１１１ａ及びＰＭＯＳ１１１ｂがオン状態と
なってリセットされる。すると、レジスタ１１０内の初
段のレジスタ１１０−１の出力信号が“Ｌ”レベルにな
る。
【００１５】次に、図６の相補的な制御信号Ａａ，Ａｂ
がシフトレジスタ１１０に入力されると、該シフトレジ
スタ１１０内の初段のレジスタ１１０−１の“Ｌ”レベ
ル出力信号が、１ビットずつシフトしていく。このシフ
トレジスタ１１０の各段の出力信号と制御信号Ｂ1 〜Ｂ
4 とは、ゲート群１２０で否定論理和がとられ、その反
転出力信号ＯＺ1 〜ＯＺ8 ，…が順番に“Ｈ”レベルと
なり、ＮＭＯＳ２１１−１，２１２−１〜２１１−８，
２１２−８，…が順にオン状態となる。すると、相補的
なデータバスＤＢａ，ＤＢｂが順にレジスタ２００内の
各段の信号保持回路２２０−１〜２２０−８，…に接続
されていき、その各信号保持回路２２０−１〜２２０−
８，…に対するデータの書き込み、あるいは読み出し動
作が行われる。以上のように、本実施例では、従来の制
御信号Ｂを４分割して４つの制御信号Ｂ1 〜Ｂ4 を生成
し、それらを４サイクル毎に１回“Ｌ”レベルにさせる
により（４分割動作）、該制御信号Ｂ1 〜Ｂ4 の各信号
配線につくゲート群１２０の負荷を１／４に低減するこ
とができる。また、これによってシフトレジスタ１１０
の数も１／４になり、制御信号Ａａ，Ａｂのゲート負荷
も１／４に低減できる。これらの負荷低減効果により、
ポインタ１００の高速動作が可能となる。
がシフトレジスタ１１０に入力されると、該シフトレジ
スタ１１０内の初段のレジスタ１１０−１の“Ｌ”レベ
ル出力信号が、１ビットずつシフトしていく。このシフ
トレジスタ１１０の各段の出力信号と制御信号Ｂ1 〜Ｂ
4 とは、ゲート群１２０で否定論理和がとられ、その反
転出力信号ＯＺ1 〜ＯＺ8 ，…が順番に“Ｈ”レベルと
なり、ＮＭＯＳ２１１−１，２１２−１〜２１１−８，
２１２−８，…が順にオン状態となる。すると、相補的
なデータバスＤＢａ，ＤＢｂが順にレジスタ２００内の
各段の信号保持回路２２０−１〜２２０−８，…に接続
されていき、その各信号保持回路２２０−１〜２２０−
８，…に対するデータの書き込み、あるいは読み出し動
作が行われる。以上のように、本実施例では、従来の制
御信号Ｂを４分割して４つの制御信号Ｂ1 〜Ｂ4 を生成
し、それらを４サイクル毎に１回“Ｌ”レベルにさせる
により（４分割動作）、該制御信号Ｂ1 〜Ｂ4 の各信号
配線につくゲート群１２０の負荷を１／４に低減するこ
とができる。また、これによってシフトレジスタ１１０
の数も１／４になり、制御信号Ａａ，Ａｂのゲート負荷
も１／４に低減できる。これらの負荷低減効果により、
ポインタ１００の高速動作が可能となる。
【００１６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のシフトレジスタ１１０は、他の回路構成
にしてもよい。また、ゲート群１２０は、ＮＡＮＤゲー
ト等の他のゲートで構成してもよい。 （ｂ） 図４の制御信号生成回路は、他の回路構成でも
よい。例えば、制御信号Ｂ1 をもとに、シフトレジスタ
を利用してその制御信号Ｂ1 を１ビットずつずらしてＢ
2 ，Ｂ3 ，Ｂ4 と順次出力する構成にしてもよい。ある
いは、前記カウンタに限らず、種々のカウンタ等の出力
を利用して生成する回路構成にしてもよい。 （ｃ） 制御信号Ｂ1 〜Ｂ4 を４分割動作としたが、こ
れらは任意のｎ分割構成にしてもよい。ｎ分割構成の場
合、負荷も１／ｎとなり、ポインタ１００をより高速化
できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のシフトレジスタ１１０は、他の回路構成
にしてもよい。また、ゲート群１２０は、ＮＡＮＤゲー
ト等の他のゲートで構成してもよい。 （ｂ） 図４の制御信号生成回路は、他の回路構成でも
よい。例えば、制御信号Ｂ1 をもとに、シフトレジスタ
を利用してその制御信号Ｂ1 を１ビットずつずらしてＢ
2 ，Ｂ3 ，Ｂ4 と順次出力する構成にしてもよい。ある
いは、前記カウンタに限らず、種々のカウンタ等の出力
を利用して生成する回路構成にしてもよい。 （ｃ） 制御信号Ｂ1 〜Ｂ4 を４分割動作としたが、こ
れらは任意のｎ分割構成にしてもよい。ｎ分割構成の場
合、負荷も１／ｎとなり、ポインタ１００をより高速化
できる。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ｎサイクル毎に入力される第１の制御信号によっ
て取り込んだ信号をシフトしていくｋ段のシフトレジス
タと、前記シフトレジスタの各段の出力信号を入力し、
ｎ分割されたｎサイクル毎に入力されるｎ個の第２の制
御信号によってゲート制御されるｋ・ｎ段のゲートと
を、備えているので、第２の制御信号の負荷を１／ｎに
低減でき、またこれによってシフトレジスタの段数も１
／ｎになり、第１の制御信号のゲート負荷も１／４に低
減できる。これらの負荷低減効果により、ポインタの高
速動作が可能となる。
れば、ｎサイクル毎に入力される第１の制御信号によっ
て取り込んだ信号をシフトしていくｋ段のシフトレジス
タと、前記シフトレジスタの各段の出力信号を入力し、
ｎ分割されたｎサイクル毎に入力されるｎ個の第２の制
御信号によってゲート制御されるｋ・ｎ段のゲートと
を、備えているので、第２の制御信号の負荷を１／ｎに
低減でき、またこれによってシフトレジスタの段数も１
／ｎになり、第１の制御信号のゲート負荷も１／４に低
減できる。これらの負荷低減効果により、ポインタの高
速動作が可能となる。
【図１】本発明の実施例を示すポインタの回路図であ
る。
る。
【図２】従来のポインタの回路図である。
【図３】図２のタイミングチャートである。
【図４】図１のポインタに供給する制御信号生成回路の
回路図である。
回路図である。
【図５】図４のタイミングチャートである。
【図６】図１のタイミングチャートである。
１００
ポインタ １１０
シフトレジスタ １１０−１，１１０−２
レジスタ １２０
ゲート群 １２１−１〜１２１−４，１２２−１〜１２２−４
ＮＯＲゲート ２００
レジスタ ２１１−１，２１２−１〜２１１−８，２１２−８
ＮＭＯＳ ２２０−１〜２２０−８
信号保持回路 Ａａ，Ａｂ
第１の制御信号 Ｂ1 〜Ｂ4
第２の制御信号 Ｃａ，Ｃｂ
リセット信号 ＤＢａ，ＤＢｂ
データバス
ポインタ １１０
シフトレジスタ １１０−１，１１０−２
レジスタ １２０
ゲート群 １２１−１〜１２１−４，１２２−１〜１２２−４
ＮＯＲゲート ２００
レジスタ ２１１−１，２１２−１〜２１１−８，２１２−８
ＮＭＯＳ ２２０−１〜２２０−８
信号保持回路 Ａａ，Ａｂ
第１の制御信号 Ｂ1 〜Ｂ4
第２の制御信号 Ｃａ，Ｃｂ
リセット信号 ＤＢａ，ＤＢｂ
データバス
Claims (1)
- 【請求項１】 ｎ（但し、ｎ；任意の整数）サイクル毎
に入力される第１の制御信号によって取り込んだ信号を
順次シフトしていくｋ（但し、ｋ；任意の整数）段のシ
フトレジスタと、 前記シフトレジスタの各段の出力信号を入力し、ｎ分割
されｎサイクル毎に入力されるｎ個の第２の制御信号に
よりそれぞれ開閉されて該出力信号を出力するｋ・ｎ段
のゲートとを、 備えたことを特徴とするポインタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118568A JPH06333380A (ja) | 1993-05-20 | 1993-05-20 | ポインタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118568A JPH06333380A (ja) | 1993-05-20 | 1993-05-20 | ポインタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333380A true JPH06333380A (ja) | 1994-12-02 |
Family
ID=14739822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118568A Withdrawn JPH06333380A (ja) | 1993-05-20 | 1993-05-20 | ポインタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333380A (ja) |
-
1993
- 1993-05-20 JP JP5118568A patent/JPH06333380A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |