JPH02246610A

JPH02246610A - マスタ・スレーブ型ｄフリップフロップ回路

Info

Publication number: JPH02246610A
Application number: JP1068638A
Authority: JP
Inventors: Masanori Ozeki; 大関　正徳; Toyoji Sawada; 沢田　豊治; Noboru Kosugi; 騰小杉; Takumi Morimoto; 森本　琢巳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕正相、負相の二相のデータを同時出力できるマスタ・ス
レーブ型０７９７１７０７１回路に関し、マスター、ス
レーブ両フリップフロップを一つだけづつ用いて、正、
負相の二情報の同時出力を可能にしたマスタ・スレーブ
型Ｄフリ・ツブフロップ回路の提供を目的とし、入力信号を受ける第１転送ゲートと、その出力を第１接
続点を介して受ける第１インバータと、その出力を第２
接続点を介して受ける第２インバータと、その出力を第
３接続点を介して受ける第２転送ゲートとを具備し、該
第２転送ゲートの出力が該第１接続点に接続されるマス
ターフリップフロップと、第４接続点と、第３インバータと、第４転送ゲートと、
第５接続点と、第４インバータと、第５転送ゲートとを
順に接続し、該第５転送ゲートの出力が該第４接続点に
接続されるスレーブフリップフロップと、前記第２接続点と、該第４接続点と、の間に介在する第
３転送ゲートと、前記第３接続点と、該第５接続点との
間に介在する第６転送ゲートとを具備し、第１．第４．第５転送ゲートと、第２．第３゜第６転送
ゲートとを同時かつ相補的に開閉させ、入力信号より転
送ゲートの開閉一周期分だけ遅れて正相、負相出力をと
もに取り出すように構成する。

〔産業上の利用分野〕本発明は、正相、負相の二相のデータを同時出力できる
マスタ・スレーブ型Ｄフリップフロップ回路に関する。

Ｄフリップフロップとは、１クロック分の遅延を作る回
路であり、例えばコンピュータから複数の周辺機器へ並
列に信号を転送する場合、コンピュータの出力信号がす
べてのＤフリップフロップの入力に加わると、コンピュ
ータは転送可を示す信号を発生する。こうしてＤフリッ
プフロップを備えることで、複数の周１辺機器への信号
出力を同時に行えることになる。さらにマスタ・スレー
ブ型のＤフリップフロップでは、入力信号に重畳した雑
音の影響を受けずに出力できるという特徴がある。この
特徴ゆえマスタ・スレーブ型りフリツプフｏツブ回路は
、例えばＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）やＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙ）等半導体メモリ内で、マトリクスの情報を読み出
すアドレスレジスタに多用されるようになった。

まず第４図を参照しながら、半導体メモリの動作につい
て説明する。第４図は半導体メモリ内部の回路説明図で
ある。第４図中、この半導体メモリは、実際に記憶を担
うマトリクス２と、このマトリクス２とワード線３０を
介して接続されマトリクス２中の記憶を選択するデコー
ダ１と、このデコーダｌに対して信号を送るアドレスレ
ジスタ９とにより構成される。

さらにこのうち、デコーダｌはエンハンスメントＦＥ７
１１とメモリの記憶を消去するために用意されたデイプ
レッションＰＥ７１０により構成され、またマトリクス
２はワード線３０とビット線３１との交点に配置される
多数のメモリセル２１により構成される。デコーダ１は
、第４図のようにワード線とＧＮＤ　（接地点）との間
で、ビット数と同数のエンハンスメントＰＥＴ　１１を
ＰＥＴ相互のソース、ドレインで直列に接続したもので
あり、各ＦＥＴのゲートに対して”Ｌ”　（以下、論理
的ローレベルを”Ｌ′”、論理的ハイレベルを”Ｈ＋＋
と表すことにする。）あるいは′Ｈ゛の信号を与えてす
べてのＦＥＴがオンすれば前記ワード線がＧＮＤ　（接
地点）と接続されて”Ｌ　”になる。ワード線”Ｌ”′
の信号がマトリクス２に伝わり、メモリセル２１の情報
がビット線３１を介して取り出されるというものである
。従って、デコーダｌを構成するＦＥＴのゲートへの信
号出力がより速くなれば、それだけメモリアクセスは速
く行える。通常ｎビットの場合には、アドレスレジスタ
９からデコーダ１への信号伝達線は、総数１本である。

より速いメモリアクセスのためには、この０本に対して
できるだけ速く信号が伝達されねばならない。１本でも
信号伝達の遅いものがあると、デコーダ１がらマトリク
ス２への信号伝達が遅れることになり、結局メモリアク
セスの速度は、最初の信号伝達が遅かった１本の速度で
律速されるのである。

ところが、このＰＦ３群に対応したワード線を”Ｌ゛に
するには、すべてのＦＥＴのゲートに”１″。

の信号が与えられねばならない。従ってｏ′°の情報を
ゲートに伝達するのを”ｌ“の信号を与えることで置き
換える必要が生じる。このために半導体メモリでは、例
えば正相の信号へ１に”０゛°を与える代わりに負相の
信号ＡＩに”１゛を与える工夫をしている。よって、こ
のような構成を採る限り正相と負相の信号両方が必要に
なり、より速いメモリアクセスのためには正相の信号が
速く出力されるだけでなく、負相の信号も速く出力され
なければならない。同時に最近の大規模半導体メモリ回
路では、このマスタ・スレーブ型Ｄフリップフロップが
多数用いられていて、メモリ機能を凝縮するためにも、
マスタ・スレーブ型Ｄフリップフロップがより簡単な回
路構成を採る必要がある。

〔従来の技術〕

以下では、従来の基本的なマスタ・スレーブ型Ｄフリッ
プフロップを、その回路図である第６図と、その回路図
に対応したタイミング図である第７図と、クロックによ
り採りうる二つの状態を示す第８図とにより説明する。

第６図、第８図中、入力側から出力側に向けて、転送ゲ
ー）ＴＧ１、マスターフリップフロップＦＭ、転送ゲー
トＴＧ３．スレーブフリップフロップＦＳを直列に接続
したものであり、マスターフリップフロップＦＭは、イ
ンバータＲ１，インバータＲ２，転送ゲートＴＧ２より
構成され、またスレーブフリップフロップＦＳは、イ／
バータＲ３，インバータＲ４，転送ゲートＴＧ５より構
成される。このうち、転送ゲートＴＧＩ　、　ＴＧ３は
同期して互いに反対の動作をする。またタイミング図で
ある第７図は、各点における信号が”ＨＩＩであるか”
Ｌ　ＩＩであるかを、ＣＬＫ　、　ＸＣＬＫ、　Ｄｉｎ
の他、第６図の回路のＰＬ、　Ｒ２，Ｒ４，Ｒ５，Ｒ６
の各点について示すものである。またーこの図中の斜線
部分は、信号が′Ｈ°′か”Ｌ″かどちらでも採りうる
状態を示す。

さて第６図の回路では、Ｄｉｎの入力信号は、時刻りゆ
ではクロックＣＬＫがＨ”ゆえ、第８図（ロ）の状態で
あり、マスターフリップフロップへは信号の伝達がない
。次いで時刻ｔ、でＣＬＫが“Ｌ′になると第８図（イ
）の状態になり、マスターフリップフロップへは信号が
入れるが、マスターフリップフロップからスレーブフリ
ップフロップへの信号伝達はない。次いで時刻Ｌ２で再
び第８図（ロ）の状態になり、初めてマスターフリップ
フロップからスレーブフリップフロップへ信号が伝達さ
れる。このときＱ、ＸＱへも初めての出力がなされる。

更に時刻ｔ１で第８図（イ）の状態に変化すると、スレ
ーブフリップフロップ内では一つ前のデータがインバー
タＲ３，Ｒ４からなるフリップフロップ回路でラッチさ
れ、Ｑ、ＸＱからは、次にクロックＣＬＫの状態が変化
するまでこの信号が出力される。同時にマスターフリッ
プフロップへは、２番目のサイクルの信号がＤｉｎから
持ち込まれる。時刻Ｌ４で再び第８図（ロ）の状態に切
り替わると、マスターフリップフロップ内で信号がラッ
チされる。同時にこの２番目のサイクルの信号は、スレ
ーブフリップフロップへも伝達され、Ｑ、ＸＱからは、
この２番目のサイクルの信号が出力される。以上の過程
で、クロックＣＬＫの変化２周期分である。以上説明し
てきたように、このマスタ・スレーブ型０７９７１７０
７７回路の特徴は、入力と１周期分遅れて出力される点
にある。

ところが、〔産業上の利用分野〕でも述べたように正相
だけでなく負相の信号も出力される必要がある。しかし
一般に信号はインバータ１個を通過するのに、約１ｎｓ
の遅れを生じる。第６図でも明らかなように、従来のマ
スタ・スレーブ型０７９７１７０７７回路では、負相の
信号が出力されるまでに、正相の信号が出力されるより
も通過するインバータが１個だけ多い。このためにクロ
ックＣＬにが変化した瞬間には、負相の信号出力が、正
相の信号出力よりも約１ｎｓの遅れを生じる。従って、
メモリアクセス自体が約１ｎｓ遅れることになる。

そこでこの遅れを解消し、正、負相信号の同時出力を可
能にしたマスタ・スレーブ型０７９７１７０７７回路が
、特開昭６０−７５１２１号公報記載の発明である。以
下、この回路の回路図である第９図と、その回路図に対
応したタイミング図である第１０図と、クロックにより
採りうる二つの状態を示す第１１図とにより説明する。

図中、第６図（従来回路）と同じ番号を附したものは、
同じ要素を示す。この第９図の回路では、インバータを
一個通して取りだした負相の信号とは別に、マスターフ
リップフロップＦＭでインバータを二個通して取りだし
た正相の情報を、新たに設けた転送ゲートＴＧ６を介し
て、別のスレーブフリップフロップＦＳ２に導く構成を
採る。スレーブフリップフロップＦＳ２内部は、第５イ
ンバータＲ５と、第６インバータＲ６と第４転送ゲート
ＴＧ４とから構成される。

この回路では、最初時刻ｔ０でクロックＣＬＫが１１８
１１であると第１１図（ロ）のようになり、入力Ｄｉｎ
から回路全体が隔絶されている。入力Ｄｉｎとマスター
フリップフロップが接続されるのは、次に時刻Ｌ１でＣ
ＬＫがＨＬ　ｎになり、第１１図（イ）の状態になった
時である。しかしこの時、二つのスレーブフリップフロ
ップのいずれとも接続されていない０次に時刻ｔ２でＣ
ＬＫが変化し第１１図（ロ）の状態になった時、信号は
初めて二つのスレーブフリ・レブフロップに同時に転送
される。またこれと同時に、マスターフリップフロップ
ではデータがラッチされる。次に、時刻ｔ３で再び第１
１図（イ）の状態になり、マスターフリップフロップと
スレーブフリップフロップとは隔絶される。

同時にマスターフリップフロップへは２番目のサイクル
の信号が転送され、一方スレープフリップフロップでは
１番目のサイクルの信号がラッチされ、この１番目のサ
イクルの信号が出力される。

時刻ｔ４で再びＣＬＫが変化し、第１１図（ロ）の状態
になる。この時初めて２番目のサイクルの信号が出力さ
れ、かつマスターフリップフロップ内で２番目のサイク
ルの信号−がラッチされる。

この回路は、マスターフリップフロップＦＭで得られた
正相、負相二つの情報を別経路で、別々のスレーブフリ
ップフロップに転送するものであり、二つのスレーブフ
リップフロップが同一回路構成を採り、しかもこれら二
つのスレーブフリップフロップに同時転送されるために
、出力もまた同時に行われるというものである。

〔発明が解決しようとする課題〕

ところで半導体メモリ内部では、データの読みだしのた
めに、上述したマスタ・スレーブ型０２９７１７０７７
回路が多数組用いられる。上記説明してきた第９図の回
路を使えば、確かに正、負相の二つの情報の一方が遅れ
て出力されることはない。しかし、第９図の回路−つで
スレーブフリップフロップが二つ必要になるので部品点
数が無駄に多くなるという問題を住じてぃた。

本発明は、従来の正、負相データを同時出力可能とした
マスタ・スレーブ型０２９７１７０７７回路が抱える前
記した問題に鑑みてなされたもので、マスター、スレー
ブ両フリップフロＣツブを一つだけづつ用いて、正、負
相の二情報の同時出力を可能にしたマスタ・スレーブ型
０２９７１７０７７回路の提供を目的とする。

〔課題を解決するための手段〕

本発明は、前記目的を達成するために、入力信号を受け
る第１転送ゲートと、その出力を第１接続点を介して受
ける第１インバータと、その出力を第２接続点を介して
受ける第２インバータと、その出力を第３接続点を介し
て受ける第２転送ゲートとを具備し、該第２転送ゲート
の出力が該第１接続点に接続されるマスターフリップフ
ロップと、第４接続点と、第３インバータと、第４転送ゲートと、
第５接続点と、第４インバータと、第５転送ゲートとを
順に接続し、該第５転送ゲートの出力が該第４接続点に
接続されるスレーブフリップフロップと、前記第２接続点と、該第４接続点との間に介在する第３
転送ゲートと、前記第３接続点と、該第５接続点との間
に介在する第６転送ゲートとを具備し、第１．第４．第５転送ゲートと、第２．第３゜第６転送
ゲートとを同時かつ相補的に開閉させ、入力信号より転
送ゲートの開閉一周期分だけ遅れて正相、負相出力をと
もに取り出す構成を手段として採るものである。

〔作用〕

本発明のマスタ・スレーブ型Ｄフリップフロップ回路で
は、従来技術による正、負相の同時出力回路（第９図の
回路）のようにスレーブフリップフロップを正、負相に
対して合計二つも用意しなくても、互いに相補的な三信
号を同時に出力可能である。本発明の回路では、スレー
ブフリップフロップに、別々の経路で相補的な２信号を
流す。

以下、第１図を参照して回路の動作について信号の流れ
に沿って説明する。第１図は、本発明のマスタ・スレー
ブ型Ｄフリップフロップの回路図であるが、図中の番号
を付したもので新たに登場するものはなく、他の図の番
号と同じ番号のものは同じものを示す。

マスターからスレーブへ、正相の信号は転送ゲ−）ＴＧ
６を、また負相の信号は転送ゲートＴＧ２を介して正、
負相同時に転送される。この転送と同時に、スレーブフ
リップフロップＦＳ内部では、転送ゲートＴＧ４　、　
ＴＧ５は閉じ、正、負相出力へは転送された信号が流れ
るが、信号はラッチされない。

次いで、クロックが”ＨＩ＋に立ち上がったのに応答し
て、転送ゲートＴＧ、２　、　ＴＧ６が閉まる（オフす
る）と同時に、転送ゲ＝　トＴＧ４　、　ＴＧ６が開い
て（オンして）信号がラッチされる。次に転送ゲートＴ
Ｇ２　、　ＴＧ６が開くまで、正相出力Ｑ、負相出力Ｘ
Ｑへは、このラッチされている信号が出力され続けるこ
とになる。

この後、クロックがＬに下がったのに応答して転送ゲー
トＴＧ２　、　ＴＧ６が開くと、正相出力Ｑ、負相出力
ＸＱからは２番目のサイクルの信号が出力され始め、し
かも転送ゲー　トＴＧ４　、　ＴＧ５はともに閉じるの
で、１番目のサイクルの信号と衝突することはない。

以上の動作を繰り返し、唯一のスレーブフリップフロッ
プＦＳに対しては正、負相の信号が同時に入力されるう
え、出力されるまでに通過する回路構成も同じである。

従って、正、負相の信号を同時に取り出しうる。

〔実施例〕

以下、本発明の一実施例に関して第１図、第２図５第３
図を参照して説明する。第１図は本発明の一実施例に則
したマスタ・スレーブ型Ｄフリップフロップの回路図、
第２図は本発明のＤフリップフロップのタイミング図、
第３図はクロックにより採りうる二つの状態を示す図で
ある。第１図。

第２図中、第６図（従来回路）、第９図と同じ番号を附
したものは、同じものを示す。

第１図参照。

この回路では、最初時刻ｔ０でクロックＣＬＫが”Ｈ’
”であると、入力端に設けた転送ゲートＴＧ１が閉じら
れ第３図（ロ）のようになり、入力Ｄｉｎから回路全体
が隔絶されている。入力Ｄｉｎとマスターフリップフロ
ップが接続されるのは、次に時刻１＋でＣＬにが＠　Ｌ
　Ｉ＋になり、転送ゲートＴＧＩが開き第３図（イ）の
状態になった時である。しかしこの時、転送ゲートＴＧ
３．ＴＧ６はともに閉じられスレーブフリップフロップ
とは接続されない。時刻Ｌ２では第３図（ロ）の状態に
なり、転送ゲー）ＴＧ３．７Ｇ６は同時に開いて信号は
初めてスレーブフリップフロップに転送される。またこ
れと同時に、マスターフリップフロップでは信号がラッ
チされる。次に時刻ｔ、で再び第３図（イ）の状態にな
り、マスター、スレーブ両フリップフロップが隔絶され
る。同時にマスターフリップフロップへは、２番目のサ
イクルの信号が転送され、一方スレーフ゛フリップフロ
ップルの信号がラッチされ出力される。このときラッチされ
る信号は、一つ前のクロックでマスターフリップフロッ
プＦＭに取り込んだ信号である．時刻ｔ４で再びＣＬＫ
が変化し第３図（口）の状態になる。この時初めて２番
目のサイクルの信号が出力され、かつマスターフリップ
フロップ内で２番目のサイクルの信号がラッチされる。

以上の動作を繰り返すと、入力とは１クロツク遅れて出
力されることになる。またスレーブフリップフロップＦ
Ｓへの信号の転送が同時になされるので、正．負相の信
号は同時に出力される。更にスレーブフリップフロップ
ＦＳには、転送ゲートＴＧ５の他に、ＴＧ５と常に同じ
状態をとる転送ゲートＴＧ４を設けたので、スレーブフ
リップフロップＦＳに同時に正、負相の三信号が入力さ
れようとも、三信号が混じり合わない。なお各インバー
タは、より具体的には第５図に示す回路を用いればよく
、インバータをＣＭＱＳ［’ＥＴで構成すれば、回路全
部をＭＯＳデバイスで構成できる。

〔発明の効果〕

以上説明してきたように、本発明によれば、スレーブフ
リップフロップを唯−備えるだけでも正。

負相の同時出力が可能なマスタ・スレーブ型Ｄフリップ
フロップ回路が実現でき、回路全体の狭小化、機能の凝
縮化に寄与することとなる。

【図面の簡単な説明】

第１図は本発明の一実施例に則したマスタ・スレーブ型
Ｄフリップフロップの回路図、第２図は本発明のＤフリ
ップフロップのタイミング図、第３図は本発明の回路の
クロックによる二つの状態を示す図、第４図は半導体メ
モリ内部の回路説明図、第５図はインバータ、転送ゲー
トの説明図。第６図は従来の基本的な、マスタ・スレーブ型Ｄフリッ
プフロップの回路図、第７図は基本的なマスタ・スレー
ブ型Ｄフリップフロップのタイミング図、第８図は従来
のマスタ・スレーブ型Ｄフリップフロップのクロックに
よる二つの状態を示す図。第９図は正相、負相データの同時出力を可能にした従来
のマスタ・スレーブ型Ｄフリップフロップの回路図、第
１０図は正相、負相の同時出力が可能なりフリップフロ
ップのタイミング図、第１１図は特開昭６０−７５１２
１号公報記−載の回路のクロックによる二つの状態を示
す図である。図中、ＦＭ・・・マスターフリップフロップ（第１フリツプフ
ロツプ）、ｐｓ・・・スレーブフリップフロップ（第２
フリツプフロツプ）　、　Ｐｓｉ・・・第１スレーブフ
リツプフロツプ、　ＦＳ２・・・第２スレーブフリツプ
フロツプ、　ＴＧＩ〜ＴＧ６・・・第１〜第６転送ゲー
ト、Ｒ１〜Ｒ６・・・第１〜第６インバータである。ＡンバータのｔびＩ幻乍函〆ｒ永１）プＸタースレーブ゛ＶＤフリッブフロシ４ク
ロックＩζ吋クニ７つ状熊、をｙ、ｊ回Ｚ８　１２Ｘ

Claims

【特許請求の範囲】入力信号を受ける第１転送ゲート（ＴＧ１）と、その出
力を第１接続点（Ｐ１）を介して受ける第１インバータ
（Ｒ１）と、その出力を第２接続点（Ｐ２）を介して受
ける第２インバータ（Ｒ２）と、その出力を第３接続点
（Ｐ３）を介して受ける第２転送ゲート（ＴＧ２）とを
具備し、該第２転送ゲート（ＴＧ２）の出力が該第１接
続点（Ｐ１）に接続されるマスターフリップフロップ（
ＦＭ）と、第４接続点（Ｐ４）と、第３インバータ（Ｒ３）と、第
４転送ゲート（ＴＧ４）と、第５接続点（Ｐ５）と、第
４インバータ（Ｒ４）と、第５転送ゲート（ＴＧ５）と
を順に接続し、該第５転送ゲート（ＴＧ５）の出力が該
第４接続点（Ｐ４）に接続されるスレーブフリップフロ
ップ（ＦＳ）と、前記第２接続点（Ｐ２）と、該第４接続点（Ｐ４）との
間に介在する第３転送ゲート（ＴＧ３）と、前記第３接
続点（Ｐ３）と、該第５接続点（Ｐ５）との間に介在す
る第６転送ゲート（ＴＧ６）とを具備し、第１、第４、第５転送ゲート（ＴＧ１、ＴＧ４、ＴＧ５
）と、第２、第３、第６転送ゲート（ＴＧ２、ＴＧ３、
ＴＧ６）とを同時かつ相補的に開閉させ、入力信号より
転送ゲートの開閉一周期分だけ遅れて正相、負相出力を
ともに取り出すようにしたマスタ・スレーブ型Ｄフリッ
プフロップ回路。