JPH06333942A - トランジスタの製造方法 - Google Patents

トランジスタの製造方法

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JPH06333942A JP5309706A JP30970693A JPH06333942A JP H06333942 A JPH06333942 A JP H06333942A JP 5309706 A JP5309706 A JP 5309706A JP 30970693 A JP30970693 A JP 30970693A JP H06333942 A JPH06333942 A JP H06333942A
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Abstract

(57)【要約】 【目的】 傾斜イオン注入法の代わりにフォトエッチン
グ工程を利用することにより、従来方法より集積度を向
上させ、ソース領域の接合容量を減少して素子特性を向
上させたりすることができる非対称ＨＳ−ＧＯＬＤ Ｍ
ＯＳＦＥＴの製造方法を提供する。 【構成】 低濃度のソース／ドレーン領域を前記半導体
基板内に対称的に形成したのち、基板全面に絶縁膜を形
成し異方性エッチングしてゲート側壁にスペーサを形成
し、前記ゲートおよびスペーサをマスクとして第２導電
型の不純物を半導体基板にイオン注入して第２導電型の
高濃度のソース／ドレーン領域を前記低濃度のソース／
ドレーン領域に各々隣接するように形成する。その後基
板全面にホトレジスト膜を塗布し、パターニングして前
記第２導電型のソース／ドレーン領域の方のスペーサを
露出させ、第１導電型の不純物を前記スペーサの除去さ
れた部分を介して半導体基板にイオン注入して低濃度の
ソース領域が形成された部分にｐ型ハロー領域を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、トランジスタの製造方
法に関し、特にディープサブミクロン（Ｄｅｅｐ Ｓｕ
ｂｍｉｃｒｏｎ）の短チャネル効果とホットキャリヤ効
果とを共に解決できる非対称の構造のＬＤＤ（Ａｓｙｍ
ｍｅｒｔｒｉｃａｌ ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）トランジスタに関する。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴをディープサブミク
ロンの大きさに縮小（ｓｃａｌｅ ｄｏｗｎ）するにあ
たって、発生される短チャネル効果を解決するための方
法としてソース／ドレーン領域を浅い接合で形成する方
法、ゲート酸化膜の厚さを薄く形成する方法、またはチ
ャネルイオンを基板に深くイオン注入する方法等が提案
された。
【０００３】しかし、上述した方法はディープサブミク
ロンＭＯＳＦＥＴにおいて、短チャネル効果は解決した
が、ホットキャリヤ効果を招来する問題点があった。す
なわち、上記方法により短チャネル効果を解決する場
合、ゲート電極のエッジ部分において高電界に形成され
てホットキャリヤが発生され、この発生されたホットキ
ャリヤによってＭＯＳＦＥＴの動作特性の低下および寿
命短縮をもたらす問題点があった。短チャネル効果を減
少させるための他の方法として、バルク（Ｂｕｌｋ）、
すなわち、基板の濃度を高くドーピングさせる方法があ
った。ＭＯＳＦＥＴのソース／ドレーン領域の接合容量
は不純物のドーピング濃度に比例して増加するので、前
述した方法は高くドーピングされた不純物濃度によって
ソース／ドレーン領域の接合容量の増加をもたらす問題
点があった。したがって、サブミクロンＭＯＳＦＥＴを
設計することにあたって、短チャネル効果およびホット
キャリヤ効果を根源的に解決しなければならない。
【０００４】短チャネル効果およびホットキャリヤ効果
を解決するために、種々構造のＭＯＳＦＥＴが提案され
た。１μｍのチャネル長を有するＭＯＳＦＥＴのホット
キャリヤ効果を減少させるために、ドレーン領域が高く
ドーピングされた不純物領域と、この不純物領域に隣接
した低くドーピングされた不純物領域の二重構造を有す
るＬＤＤ ＭＯＳＦＥＴが最初に提案された。そして、
ＬＤＤ ＭＯＳＦＥＴから発生される問題点を改善させ
るために、ＤＩ−ＬＤＤ（Ｄｏｕｂｌｅ Ｉｎｐｌａｎ
ｔｅｄ−ＬＤＤ）が提案された。このＤＩ−ＬＤＤは
０．６μｍ程度のチャネル長を有するＭＯＳＦＥＴのパ
ンチスルーを保持し、しきい値を向上させるためのもの
である。
【０００５】図１は従来のＤＩ−ＬＤＤ構造のＭＯＳＦ
ＥＴ断面図である。Ｄｉ−ＬＤＤＭＯＳＦＥＴは、基板
上にｎ領域とｎ+ 領域１４，１６および１５，１７のソ
ース／ドレーン領域が形成され、チャネル領域上にゲー
ト絶縁膜１２とゲート酸化膜１３が形成された通常のＬ
ＤＤ ＭＯＳＦＥＴに前記ソース／ドレーン領域を覆う
ようにｐ型領域１８，１９が形成された構造を有する。
【０００６】このＬＤＤ ＭＯＳＦＥＴは、ソース領域
のためのｎ+ 領域１４およびｎ領域１６を、ｐ型ハロー
領域１８が覆い、ドレーン領域のためのｎ+ 領域１５お
よびｎ領域１７をｐ型領域１９が覆うようにして、構造
的に対称をなし、また電気的にも対称的な動作特性を有
する。
【０００７】しかしながら、Ｄｉ−ＬＤＤ ＭＯＳＦＥ
Ｔは、チャネル長さが短くなればなるほどパンチスルー
を維持するために、パンチスルーストッパであるｐ型ハ
ロー領域１８，１９の濃度を増加させなければならな
い。これによって、ドレーン領域の電界が増加してブレ
ーキダウン（Ｂｒｅａｋｅ−ｄｏｗｎ）特性およびホッ
トキャリヤの信頼性が悪化されるので、チャネル長さが
０．２５μｍ以下のＭＯＳＦＥＴにはＤＩ−ＬＤＤ構造
を適用することができない不具合があった。また、ＤＩ
−ＬＤＤ構造のＭＯＳＦＥＴは、ソース／ドレーン領域
を覆うｐ型ハロー領域１８，１９の不純物の濃度増加
は、前述したようにソース領域とドレーン領域との接合
容量を増加して素子の動作特性は低下させる不具合があ
った。
【０００８】近年、ドレーン領域では、ゲートにオーバ
ラップされたＧＯＬＤ（Ｇａｔｅ−Ｏｖｅｒｌａｐｅｄ
ＬＤＤ）が形成され、ソース領域では、ソース領域と
は反対の導電型を有するハロー領域が形成された非対称
ＨＳ−ＧＯＬＤ（Ａｓｙｍｍｅｒｔｒｙ Ｈａｌｏ Ｓ
ｏｕｒｃｅ Ｇａｔｅ−Ｏｖｅｒｌａｐｅｄ ＬＤＤ）
ＭＯＳＦＥＴが提案された。この非対称ＨＳ−ＧＯＬＤ
ＭＯＳＦＥＴは、Ｂｕｔｉ ｅｔ ａｌ．，ＩＥＥＥ
Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ，Ｖｏｌ．３８，Ｎｏ．８，ｐｐ１７５７〜１９９
１．によく開示されている。
【０００９】図２は従来の非対称ＨＳ−ＧＯＬＤ ＭＯ
ＳＦＥＴの製造工程図である。従来の非対称ＨＳ−ＧＯ
ＬＤ ＭＯＳＦＥＴを製造する工程は次の通りである。
まず、ｐ型基板２１上にしきい値電圧ＶT を調節するた
めのイオン注入を実施する。基板２１上にゲート酸化膜
２２を形成し、その上にポリシリコン膜を蒸着しパター
ニングしてゲート２３を形成する。ついで、ＣＶＤ酸化
膜２４を基板全面に薄く蒸着する。傾斜イオン注入法を
利用してｎ型不純物を、大きい傾斜角度φでイオンを注
入してｎ領域２５をＬＡＩＴＤ（Ｌａｒｇｅ−Ｔｉｌｔ
Ｉｍｐｌａｎｔｅｄ Ｄｒａｉｎ）領域に形成する。
【００１０】同様に、傾斜イオン注入法を利用してｐ型
不純物を大きい傾斜角度αでイオンを注入してｐ型ハロ
ー領域２６を形成する（図２（Ａ）参照）。酸化膜を基
板全面に形成し、異方性エッチングでゲート２３の側壁
にスペーサ２７を形成する。
【００１１】通常のイオン注入法によりｎ型不純物を高
濃度で注入してソース領域のためのｎ+ 領域２９とドレ
ーン領域のためのｎ+ 領域２８を形成する。ついでタン
グステンシリサイド（ＴｉＳｉ2） ３０を形成する（図
２（Ｂ）参照）。これにより、ソース領域のみにパンチ
スルーストッパであるｐ型ハロー領域２６が形成され、
ドレーン領域は通常のＬＳＳ構造で形成された従来の非
対称ＨＳ−ＧＯＬＤ ＭＯＳＦＥＴは、ソース領域とド
レーン領域を電気的な非対称構造のドーピングプロフィ
ル（Ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）を最適化させるこ
とにより、パンチスルー抵抗性およびホットキャリヤの
信頼性を共に満足させることができる。
【００１２】ソース領域における不要なＬＤＤ構造を排
除されるので、ソース領域の直列抵抗と、オーバラップ
容量を減少させ、ドレーン領域におけるｐ型ハロー領域
の排除によってドレーン領域の接合容量を減少すること
により、回路の動作能力が向上される。
【００１３】図３〜図５は、従来の非対称ＨＳ−ＧＯＬ
Ｄ ＭＯＳＦＥＴの特性を示すものである。図３を参照
すれば、優れたＶTsat（Ｓａｔｕｒａｔｉｏｎ ｔｈｒ
ｅｓｈｏｌｄ）の特性を示し、図４および図５を参照す
れば、ＶDSmax （Ｉsub ＝１μｍ／μｍ）は従来より約
０．７Ｖほど高いものを示している。
【００１４】
【発明が解決しようとする課題】しかし、傾斜イオン注
入法は、一定方向のみにイオンを注入することができる
から、ウェーハ上に一定方向、すなわち一方向に配列さ
れたトランジスタを製造する場合にだけ適用が可能であ
り、任意方向に配列されたトランジスタを製造する場合
には適用が不能であるという問題点があった。また、傾
斜イオン注入法を用いる場合にはウェーハ上に一定方向
のみにトランジスタを配列しなければならないので、ウ
ェーハ上に集積できるトランジスタ数は限定されること
となって、実際のＶＬＳＩ製造の際、集積度が著しく減
少される問題点があった。本発明の目的は、傾斜イオン
注入法の代わりにフォトエッチング工程を利用すること
により、従来方法より集積度を向上させ、ソース領域の
接合容量を減少して素子特性を向上させることができる
非対称ＨＳ−ＧＯＬＤ ＭＯＳＦＥＴの製造方法を提供
することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、低能度の第１導電型半導体基板
上にゲート絶縁膜およびゲート電極を形成する段階と、
ゲートをマスクとして第２導電型の不純物を半導体基板
にイオン注入して第２導電型の低濃度のソース／ドレー
ン領域を、前記半導体基板内に対称的に形成する段階
と、基板全面に絶縁膜を形成し異方性エッチングしてゲ
ート側壁にスペーサを形成する段階と、前記ゲートおよ
びスペーサをマスクとして第２導電型の不純物を半導体
基板にイオン注入して第２導電型の高濃度のソース／ド
レーン領域を前記低濃度のソース／ドレーン領域に各々
隣接するように形成する段階と、基板全面にフォトレジ
スト膜を塗布しパターニングして前記第２導電型のソー
ス／ドレーン領域の方のスペーサを露出させる段階と、
第１導電型の不純物を前記スペーサの除去された部分を
介して半導体基板にイオン注入して低濃度のソース領域
が形成された部分にｐ型ハロー領域を形成する段階と、
を含むトランジスタの製造方法を提供する。
【００１６】
【実施例】図６〜図１５は、非対称ＨＳ−ＧＯＬＤ構造
のＭＯＳＦＥＴにおける製造工程図である。本発明の非
対称ＨＳ−ＧＯＬＤ ＭＯＳＦＥＴ製造工程は、通常の
ＬＤＤ形成工程により低濃度の不純物領域と高濃度の不
純物領域を有するソース／ドレーン領域を形成する段階
と、通常のフォトエッチング工程とイオン注入工程によ
って領域のみに高濃度の不純物領域に隣接したｐ型ハロ
ー領域を形成する段階とに大きく分けられる。
【００１７】図６〜図９は、通常のＬＤＤ工程によりソ
ース／ドレーン領域を形成する製造工程図である。図６
に示すように、ｐ型半導体基板６１上にゲート絶縁膜６
２を形成し、ポリシリコンを蒸着し、パターニングして
ゲート６３を形成する。図７に示すように、ゲート６３
をマスクとしてｎ型不純物を基板６１に低濃度のイオン
を注入してソース／ドレーン領域のためのｎ- 領域６
４，６５を形成する。図８に示すように、基板全面に絶
縁膜を形成した後、異方性エッチングしてゲート６３の
側壁にスペーサ６６を形成する。前記スペーサ６６とゲ
ート６３をマスクとしてｎ型不純物を高濃度でイオン注
入してｎ+ 領域６４，６５を図９に示すようにＬＤＤ構
造を形成する。
【００１８】図１０〜図１５は、通常のフォトエッチン
グ工程、すなわち、ＴＬＲ工程を施してソース領域の方
にｐ型ハロー領域を形成する工程を示すものである。図
１０に示すように、基板全面にわたってＴＬＲ（Ｔｒｉ
−Ｌｅｖｅｌ Ｒｅｓｉｓｔ）工程により３重フォトレ
ジスト膜６８を塗布する。３重フォトレジスト膜６８は
フォトレジスト６８−１、ＳＯＧ膜６８−２および上部
フォトレジスト６８−３の３重構造を有する。
【００１９】図１１に示すように、３重フォトレジスト
６８の中、上部フォトレジスト６８−３をフォトリスグ
ラフィ工程でパターニングする。すなわち、ソース領域
の側壁スペーサ６６−１を露出させるためのパターンと
して上部フォトレジスト６８−３をパターニングする。
図１２に示すように、上部フォトレジスト６８−３をマ
スクとしてＳＯＧ膜６８−２をエッチングし、残存して
いる上部フォトレジスト６８−３を除去する。図１２−
図１３に示すように、ＳＯＧ膜６８−２をマスクとして
下部フォトレジスト６８−１をドライエッチングする。
ドライエッチング時に、エッチング終了点を適宜に選択
してエッチング終了し、ソース領域の方のスペーサ６６
−１を露出させる。
【００２０】図１４に示すように、露出されたソース領
域の方のスペーサ６６−１を除去し、イオン注入してス
ペーサ６６−１の除去された部分を介してＰ型不純物を
イオン注入してｐ- 型ハロー領域６９を形成する。この
時、ｐ- 型ハロー領域６９を形成するためのＰ型不純物
のイオン注入工程は、そのドウズと注入エネルギーとを
素子の構造に応じて最適化して行う。ｐ型ＭＯＳＦＥＴ
の場合にはｎ- 型ハロー領域を形成する。
【００２１】最終的に残存している下部フォトレジスト
６８−１とＳＯＧ膜６８−２を除去すれば、図１５に示
すように、ドレーン領域は低濃度のｎ- 領域６８と高濃
度のＬＤＤ構造を有し、ソース領域は単一の高濃度ｎ+
領域６７と、パンチツールストッパとして前記高濃度の
ｎ+ 領域６７に隣接したｐ- 型ハロー領域６９を有する
非対称のＨＳ−ＧＯＬＤ ＭＯＳＦＥＴを得ることにな
る。従来構造では、ｐ型ハロー領域２６が図７に示すよ
うに、ソース領域であるｎ+ 領域２９を覆う構造で形成
されているが、本発明ではｐ- 型ハロー領域６９が図１
５に示すように、ソース領域であるｎ+ 領域６７に隣接
して形成された構造を有する。
【００２２】
【発明の効果】前述したように、本発明によれば、３重
フォトレジストを用いたフォトエッチング工程とイオン
注入工程にとによってパンチスルーストッパであるｐ-
型ハロー領域を形成することにより、別途の追加工程な
くて従来よりずっと間断な工程により、非対称のＨＳ−
ＧＯＬＤ ＭＯＳＦＥＴを容易に製造することができ
る。したがって、本発明は従来の非対称ＨＳ−ＧＯＬＤ
ＭＯＳＦＥＴの長点である優れた短チャネル効果と、
ホットキャリヤの信頼性および優れた電気的な動作特性
をそのまま維持する一方、従来とは異なって、ハロー領
域を形成するために傾斜イオン注入法を利用せず、ウェ
ーハ上に任意方向（いずれかの方向）に配列されたトラ
ンジスタの集積時にも有用に使用でき、ＶＬＳＩに適用
する場合には集積度が増大する効果がある。また、ハロ
ー領域が高濃度のソース領域を覆わなくて、高濃度のソ
ース領域に隣接するように形成されているので、従来よ
りソース領域の接合容量を減少させることができる。し
たがって、本発明は３．５Ｖの電源電圧によって動作さ
れるサブコータミクロン（０．２５μｍ）のチャネル長
さを有するＭＯＳＦＥＴが具現される。
【図面の簡単な説明】
【図１】従来のＤＩ−ＬＤＤ構造のＭＯＳＦＥＴ断面図
である。
【図２】従来の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥ
Ｔの製造工程図である。
【図３】図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥ
Ｔにおける物理的ゲート長さの関数で示したＶT のグラ
フである。
【図４】図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥ
Ｔにおける物理的ゲート長さの関数で示したＶDSmax の
グラフである。
【図５】図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥ
Ｔにおける物理的ゲート長さの関数で示したドレーンビ
ーク電界のグラフである。
【図６】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦ
ＥＴにおける製造工程図である。
【図７】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦ
ＥＴにおける製造工程図である。
【図８】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦ
ＥＴにおける製造工程図である。
【図９】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦ
ＥＴにおける製造工程図である。
【図１０】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【図１１】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【図１２】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【図１３】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【図１４】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【図１５】本発明の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳ
ＦＥＴにおける製造工程図である。
【符号の説明】
６１ 半導体基板 ６２ ゲート絶縁膜 ６３ ゲート ６４，６５ 低濃度ソース／ドレーン領域 ６６ スペーサ ６７，６８ 高濃度ソース／ドレーン領域 ６９ ３重フォトレジスト ７０ ハロー領域

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の低濃度の半導体基板上にゲ
    ート絶縁膜およびゲート電極を形成する段階と、 第２導電型の不純物を、ゲートをマスクとして半導体基
    板にイオン注入して第２導電型の低濃度のソース／ドレ
    ーン領域を、前記半導体基板内に対称的に形成する段階
    と、 基板全面に絶縁膜を形成し、異方性エッチングしてゲー
    ト側壁にスペーサを形成する段階と、 ゲートおよびスペーサをマスクとして第２導電型の不純
    物を半導体基板にイオン注入して第２導電型の高濃度の
    ソース／ドレーン領域を前記低濃度のソース／ドレーン
    領域に各々隣接するように形成する段階と、 基板全面にホトレジスト膜を塗布してパターニングして
    ソース領域上方のスペーサを露出させる段階と、 前記露出されたスペーサを除去する段階と、 第１導電型の不純物をスペーサの除去された部分を介し
    て半導体基板にイオン注入して低濃度のソース領域が形
    成された部分にｐ型ハロー領域を形成する段階と、 を含むことを特徴とするトランジスタの製造方法。
  2. 【請求項２】 前記ソース領域の方のスペーサを、ＴＬ
    Ｒ工程により露出させることを含むことを特徴とする第
    １項記載のトランジスタの製造方法。
  3. 【請求項３】 前記ソース領域の方のスペーサを露出さ
    せる工程は、下部フォトレジスト、ＳＯＧ膜および上部
    フォトレジストの３重フォトレジスト膜を基板全面にわ
    たって塗布する段階と、 前記上部フォトレジストをフォトリソグラフィ工程によ
    りパターニングする段階と、 前記パターニングされた上部フォトレジストをマスクと
    してＳＯＧ膜をパターニングする段階と、 前記残存している上部フォトレジストを除去する段階
    と、 前記パターニングされたＳＯＧ膜をマスクとして前記下
    部フォトレジストをエッチングしてソースの方のスペー
    サを露出させる段階と、 残存しているＳＯＧ膜および下部フォトレジストを順次
    除去する段階と、 を含むことを特徴とする第２項記載のトランジスタの製
    造方法。
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