JPH06326122A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH06326122A JPH06326122A JP5114459A JP11445993A JPH06326122A JP H06326122 A JPH06326122 A JP H06326122A JP 5114459 A JP5114459 A JP 5114459A JP 11445993 A JP11445993 A JP 11445993A JP H06326122 A JPH06326122 A JP H06326122A
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- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体装置の微細化を実現し、かつ
高速で高信頼性で、しかも低消費電力化を実現する。 【構成】 ソース側はＬ型側壁５下で浅い接合深さを有
する高濃度拡散層７の接合深さがＬ型側壁下以外の高濃
度拡散層６の接合深さよりも浅く形成されているシング
ルドレイン構造で、ドレイン側は高濃度拡散層６と低濃
度拡散層８のＬＤＤ構造で構成され、さらにゲート電極
４と高濃度拡散層６がシリサイド化されている。これに
よりドレイン側のＬＤＤ構造により信頼性を維持し、一
方ソース側のシングルドレイン構造により駆動能力が向
上する。高濃度拡散層７の接合深さが高濃度拡散層６の
接合深さよりも浅く形成され、ショートチャネル効果を
抑制している。ｎ型高濃度拡散層６及びゲート電極４が
シリサイド化されているため、寄生抵抗が減少し高速化
が図れる。
高速で高信頼性で、しかも低消費電力化を実現する。 【構成】 ソース側はＬ型側壁５下で浅い接合深さを有
する高濃度拡散層７の接合深さがＬ型側壁下以外の高濃
度拡散層６の接合深さよりも浅く形成されているシング
ルドレイン構造で、ドレイン側は高濃度拡散層６と低濃
度拡散層８のＬＤＤ構造で構成され、さらにゲート電極
４と高濃度拡散層６がシリサイド化されている。これに
よりドレイン側のＬＤＤ構造により信頼性を維持し、一
方ソース側のシングルドレイン構造により駆動能力が向
上する。高濃度拡散層７の接合深さが高濃度拡散層６の
接合深さよりも浅く形成され、ショートチャネル効果を
抑制している。ｎ型高濃度拡散層６及びゲート電極４が
シリサイド化されているため、寄生抵抗が減少し高速化
が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
微細化を実現し、かつ高速で高信頼性で、しかも低消費
電力な半導体集積回路に関するものである。
微細化を実現し、かつ高速で高信頼性で、しかも低消費
電力な半導体集積回路に関するものである。
【０００２】
【従来の技術】超集積回路装置いわゆるＶＬＳＩにおい
て、ＭＯＳ型半導体装置は高集積化の要請からハーフミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が深刻な問題となっ
ている。このホットキャリア劣化耐性を維持した状態
で、しかも、駆動能力を向上したＭＯＳ型半導体装置と
して、非対称型ＬＤＤＭＯＳＦＥＴ構造が提案されてい
る。例えばI.E.E.E.1992 Symposium on VLSI Technolog
y Digest of Technical Papers pp88-89にT.Horiuchi等
によって選択的酸化膜堆積技術を用いた非対称型ＬＤＤ
ＭＯＳＦＥＴ構造が提案されている。
て、ＭＯＳ型半導体装置は高集積化の要請からハーフミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が深刻な問題となっ
ている。このホットキャリア劣化耐性を維持した状態
で、しかも、駆動能力を向上したＭＯＳ型半導体装置と
して、非対称型ＬＤＤＭＯＳＦＥＴ構造が提案されてい
る。例えばI.E.E.E.1992 Symposium on VLSI Technolog
y Digest of Technical Papers pp88-89にT.Horiuchi等
によって選択的酸化膜堆積技術を用いた非対称型ＬＤＤ
ＭＯＳＦＥＴ構造が提案されている。
【０００３】選択的酸化膜堆積技術を用いた非対称型Ｌ
ＤＤＭＯＳＦＥＴ構造のＭＯＳ型半導体装置を図７に、
及びその製造方法を図８に示す。同図において、２１は
ｐ型半導体基板、２２はＬＯＣＯＳ、２３はゲート酸化
膜、２４はゲート電極、２５はゲート側壁、２６はｎ型
低濃度拡散層、２７はｎ型高濃度拡散層、２８はレジス
トである。
ＤＤＭＯＳＦＥＴ構造のＭＯＳ型半導体装置を図７に、
及びその製造方法を図８に示す。同図において、２１は
ｐ型半導体基板、２２はＬＯＣＯＳ、２３はゲート酸化
膜、２４はゲート電極、２５はゲート側壁、２６はｎ型
低濃度拡散層、２７はｎ型高濃度拡散層、２８はレジス
トである。
【０００４】この半導体装置において特徴的なことは、
非対称型ＬＤＤＭＯＳＦＥＴのドレイン側には低濃度拡
散層、高濃度拡散層の両方があるのに対して、ソース側
には高濃度拡散層だけしかないということである。これ
はＭＯＳＦＥＴの駆動力はソース側の寄生抵抗に非常に
影響を受け、ＭＯＳＦＥＴの信頼性はドレイン側の電界
集中度合で決定されるためである。
非対称型ＬＤＤＭＯＳＦＥＴのドレイン側には低濃度拡
散層、高濃度拡散層の両方があるのに対して、ソース側
には高濃度拡散層だけしかないということである。これ
はＭＯＳＦＥＴの駆動力はソース側の寄生抵抗に非常に
影響を受け、ＭＯＳＦＥＴの信頼性はドレイン側の電界
集中度合で決定されるためである。
【０００５】さらにこの半導体装置の製造方法において
特徴的なことは、選択的酸化膜堆積技術により、非対称
型ＬＤＤＭＯＳＦＥＴのドレイン側だけにサイドウォー
ルを形成できるために、従来の技術に比較して、イオン
注入の回数の増加、高温度の熱拡散をすることなく既存
のプロセス技術で簡単に作製することができる。
特徴的なことは、選択的酸化膜堆積技術により、非対称
型ＬＤＤＭＯＳＦＥＴのドレイン側だけにサイドウォー
ルを形成できるために、従来の技術に比較して、イオン
注入の回数の増加、高温度の熱拡散をすることなく既存
のプロセス技術で簡単に作製することができる。
【０００６】またさらに微細化に伴い、ショートチャネ
ル効果及びそれを抑制するためのパンチスルーストッパ
の高濃度化による接合容量の増大が深刻な問題となって
いる。接合容量を大幅に抑えた状態で、しかも、ショー
トチャネル効果を改善したＭＯＳ型半導体装置として、
ポケットパンチスルーストッパ構造が提案されている。
例えばI.E.E.E.1991 I.E.D.M Technical Digest pp641-
644にA.Hori等によってSPI(Self-aligned Pocket Impla
ntation)MOSFETが提案されている。
ル効果及びそれを抑制するためのパンチスルーストッパ
の高濃度化による接合容量の増大が深刻な問題となって
いる。接合容量を大幅に抑えた状態で、しかも、ショー
トチャネル効果を改善したＭＯＳ型半導体装置として、
ポケットパンチスルーストッパ構造が提案されている。
例えばI.E.E.E.1991 I.E.D.M Technical Digest pp641-
644にA.Hori等によってSPI(Self-aligned Pocket Impla
ntation)MOSFETが提案されている。
【０００７】ＳＰＩ構造のＭＯＳ型半導体装置を図９
に、及びその製造方法を図１０に示す。同図において、
３１はｐ型半導体基板、３２はゲート酸化膜、３３はゲ
ート電極、３４はゲート側壁、３５はｎ型低濃度拡散
層、３６はｎ型高濃度拡散層、３７はシリサイド、３８
はポケットパンチスルーストッパーである。
に、及びその製造方法を図１０に示す。同図において、
３１はｐ型半導体基板、３２はゲート酸化膜、３３はゲ
ート電極、３４はゲート側壁、３５はｎ型低濃度拡散
層、３６はｎ型高濃度拡散層、３７はシリサイド、３８
はポケットパンチスルーストッパーである。
【０００８】この半導体装置において特徴的なことは、
シリサイドをマスクとしてパンチスルーストッパーを注
入するため、接合容量を大幅に抑えた状態でショートチ
ャネル効果が改善される。さらにゲート電極及びソー
ス、ドレイン部の寄生抵抗が減少する。
シリサイドをマスクとしてパンチスルーストッパーを注
入するため、接合容量を大幅に抑えた状態でショートチ
ャネル効果が改善される。さらにゲート電極及びソー
ス、ドレイン部の寄生抵抗が減少する。
【０００９】
【発明が解決しようとする課題】しかしながら、これら
の構造ではハーフミクロン領域以下のＭＯＳ型半導体装
置として充分ではない。というのも、第７図に示した構
造においては以下の重大な問題点がある。
の構造ではハーフミクロン領域以下のＭＯＳ型半導体装
置として充分ではない。というのも、第７図に示した構
造においては以下の重大な問題点がある。
【００１０】１）非対称型ＬＤＤＭＯＳＦＥＴのソース
側にゲート側壁がないためシリサイド工程が容易に導入
できず、拡散抵抗による駆動力の劣化が著しい。
側にゲート側壁がないためシリサイド工程が容易に導入
できず、拡散抵抗による駆動力の劣化が著しい。
【００１１】２）ショートチャネル効果を改善するため
にパンチスルーストッパを注入すると、接合容量が大幅
に増加する。
にパンチスルーストッパを注入すると、接合容量が大幅
に増加する。
【００１２】３）非対称型ＬＤＤＭＯＳＦＥＴのソース
側がシングルドレイン構造のため、ゲートソースオーバ
ラップ容量が大きくなる。
側がシングルドレイン構造のため、ゲートソースオーバ
ラップ容量が大きくなる。
【００１３】１）と２）の問題点を解決するために図８
（ｄ）の後で、サイドウォールを新たに形成し、シリサ
イド形成後、サイドウォールを除去しポケットパンチス
ルーストッパを注入する方法がある。しかしながらプロ
セスが非常に複雑になるうえに、選択的酸化膜堆積技術
により形成されたサイドウォールを除去する際にＬＯＣ
ＯＳもかなりエッチングされる可能性があり、この方法
は非常に実現性に乏しい。
（ｄ）の後で、サイドウォールを新たに形成し、シリサ
イド形成後、サイドウォールを除去しポケットパンチス
ルーストッパを注入する方法がある。しかしながらプロ
セスが非常に複雑になるうえに、選択的酸化膜堆積技術
により形成されたサイドウォールを除去する際にＬＯＣ
ＯＳもかなりエッチングされる可能性があり、この方法
は非常に実現性に乏しい。
【００１４】さらに図９に示した構造において、非対称
型ＬＤＤＭＯＳＦＥＴを実現しようとすると、図１０
（ａ）の低濃度拡散層形成後でドレイン側をマスクで覆
った状態でソース側に高濃度拡散層を形成する方法があ
る。しかしながらこの方法には以下の問題点がある。
型ＬＤＤＭＯＳＦＥＴを実現しようとすると、図１０
（ａ）の低濃度拡散層形成後でドレイン側をマスクで覆
った状態でソース側に高濃度拡散層を形成する方法があ
る。しかしながらこの方法には以下の問題点がある。
【００１５】１）高濃度拡散層を形成するためのイオン
注入が１回から２回に増加する。 ２）ソース側の高濃度拡散層形成のためのイオン注入の
回数が２回になるため、接合深さが深くなるために、シ
ョートチャネル効果が劣化する。
注入が１回から２回に増加する。 ２）ソース側の高濃度拡散層形成のためのイオン注入の
回数が２回になるため、接合深さが深くなるために、シ
ョートチャネル効果が劣化する。
【００１６】かかる点に鑑み、本発明では非対称型と対
称型のＭＯＳの混在するＶＬＳＩにおいてシリサイド工
程が容易に適用でき、また非対称型ＭＯＳＦＥＴにポケ
ットパンチスルーストッパーを注入する工程が容易に適
用可能な半導体装置及び半導体装置の製造方法、さらに
それに加えて駆動力を低下させることなく非対称型ＭＯ
ＳＦＥＴの寄生容量を低減させることが可能な半導体装
置及び半導体装置の製造方法を提供する。
称型のＭＯＳの混在するＶＬＳＩにおいてシリサイド工
程が容易に適用でき、また非対称型ＭＯＳＦＥＴにポケ
ットパンチスルーストッパーを注入する工程が容易に適
用可能な半導体装置及び半導体装置の製造方法、さらに
それに加えて駆動力を低下させることなく非対称型ＭＯ
ＳＦＥＴの寄生容量を低減させることが可能な半導体装
置及び半導体装置の製造方法を提供する。
【００１７】
【課題を解決するための手段】本発明の請求項１記載の
ＭＯＳ型半導体装置は、第１導電型の半導体基板の一主
面に素子分離領域で分離された複数の島領域と、前記第
１導電型の半導体基板の一主面にゲート酸化膜を介して
設けられたゲート電極と、前記ゲート電極の側部に形成
されたＬ型の側壁を有し、ドレイン側に第２導電型の低
濃度拡散層と第２導電型の高濃度拡散層を有し、ソース
側にＬ型側壁下で浅い接合深さを有する第２導電型の高
濃度拡散層と前記第２導電型の高濃度拡散層を有し、前
記第２導電型の高濃度拡散層及び前記ゲート電極がシリ
サイド化されていることを特徴とする。
ＭＯＳ型半導体装置は、第１導電型の半導体基板の一主
面に素子分離領域で分離された複数の島領域と、前記第
１導電型の半導体基板の一主面にゲート酸化膜を介して
設けられたゲート電極と、前記ゲート電極の側部に形成
されたＬ型の側壁を有し、ドレイン側に第２導電型の低
濃度拡散層と第２導電型の高濃度拡散層を有し、ソース
側にＬ型側壁下で浅い接合深さを有する第２導電型の高
濃度拡散層と前記第２導電型の高濃度拡散層を有し、前
記第２導電型の高濃度拡散層及び前記ゲート電極がシリ
サイド化されていることを特徴とする。
【００１８】本発明の請求項２記載のＭＯＳ型半導体装
置は、第１導電型の半導体基板の一主面に素子分離領域
で分離された複数の島領域と、前記第１導電型の半導体
基板の一主面にゲート酸化膜を介して設けられたゲート
電極と、前記ゲート電極の側部に形成されたＬ型の側壁
を有し、選択的にある島領域においては、第２導電型の
低濃度拡散層と第２導電型の高濃度拡散層を有し、選択
的に他の島領域においては、ドレイン側に第２導電型の
低濃度拡散層と前記第２導電型の高濃度拡散層を有し、
ソース側にＬ型側壁下で浅い接合深さを有する第２導電
型の高濃度拡散層と前記第２導電型の高濃度拡散層を有
し、前記第２導電型の高濃度拡散層及び前記ゲート電極
がシリサイド化されていることを特徴とする。
置は、第１導電型の半導体基板の一主面に素子分離領域
で分離された複数の島領域と、前記第１導電型の半導体
基板の一主面にゲート酸化膜を介して設けられたゲート
電極と、前記ゲート電極の側部に形成されたＬ型の側壁
を有し、選択的にある島領域においては、第２導電型の
低濃度拡散層と第２導電型の高濃度拡散層を有し、選択
的に他の島領域においては、ドレイン側に第２導電型の
低濃度拡散層と前記第２導電型の高濃度拡散層を有し、
ソース側にＬ型側壁下で浅い接合深さを有する第２導電
型の高濃度拡散層と前記第２導電型の高濃度拡散層を有
し、前記第２導電型の高濃度拡散層及び前記ゲート電極
がシリサイド化されていることを特徴とする。
【００１９】本発明の請求項３記載のＭＯＳ型半導体装
置は、請求項１に記載のＭＯＳ型半導体装置において、
Ｌ型側壁下で浅い接合深さを有する第２導電型の高濃度
拡散層上にゲート酸化膜中央部より厚いゲート酸化膜を
有することを特徴とする。
置は、請求項１に記載のＭＯＳ型半導体装置において、
Ｌ型側壁下で浅い接合深さを有する第２導電型の高濃度
拡散層上にゲート酸化膜中央部より厚いゲート酸化膜を
有することを特徴とする。
【００２０】本発明の請求項４記載のＭＯＳ型半導体装
置の製造方法は、第１導電型の半導体基板上の所定の位
置にゲート酸化膜とゲート電極を形成する工程と、前記
半導体基板および前記ゲート電極上に第１の絶縁膜と、
第２の絶縁膜とを堆積させる工程と、前記第１の絶縁膜
と前記第２の絶縁膜とを選択的にエッチングして、前記
ゲート電極のソースおよびドレイン側の両側面に前記第
１の絶縁膜からなるＬ型側壁と前記第２の絶縁膜からな
る側壁とを残置させる工程と、前記ソース側の前記第２
の絶縁膜を選択的にエッチングすることにより前記ソー
ス側の前記Ｌ型側壁を露出させる工程と、前記ゲート電
極をマスクとして前記半導体基板に、イオン注入によ
り、ドレイン側には第２導電型の高濃度拡散層を形成
し、ソース側には前記第２導電型の高濃度拡散層と前記
Ｌ型側壁下で浅い接合を有する第２導電型の高濃度拡散
層を形成する工程と、ドレイン側の前記第２の絶縁膜を
選択的にエッチングすることにより、前記ゲート電極側
面のドレイン側に前記第１の絶縁膜からなるＬ型側壁を
露出させる工程と、前記ゲート電極をマスクとして前記
半導体基板上に、イオン注入により、第２導電型の低濃
度拡散層を形成する工程と、前記第２導電型の高濃度拡
散層及び前記ゲート電極とをシリサイド化する工程を有
することを特徴とする。
置の製造方法は、第１導電型の半導体基板上の所定の位
置にゲート酸化膜とゲート電極を形成する工程と、前記
半導体基板および前記ゲート電極上に第１の絶縁膜と、
第２の絶縁膜とを堆積させる工程と、前記第１の絶縁膜
と前記第２の絶縁膜とを選択的にエッチングして、前記
ゲート電極のソースおよびドレイン側の両側面に前記第
１の絶縁膜からなるＬ型側壁と前記第２の絶縁膜からな
る側壁とを残置させる工程と、前記ソース側の前記第２
の絶縁膜を選択的にエッチングすることにより前記ソー
ス側の前記Ｌ型側壁を露出させる工程と、前記ゲート電
極をマスクとして前記半導体基板に、イオン注入によ
り、ドレイン側には第２導電型の高濃度拡散層を形成
し、ソース側には前記第２導電型の高濃度拡散層と前記
Ｌ型側壁下で浅い接合を有する第２導電型の高濃度拡散
層を形成する工程と、ドレイン側の前記第２の絶縁膜を
選択的にエッチングすることにより、前記ゲート電極側
面のドレイン側に前記第１の絶縁膜からなるＬ型側壁を
露出させる工程と、前記ゲート電極をマスクとして前記
半導体基板上に、イオン注入により、第２導電型の低濃
度拡散層を形成する工程と、前記第２導電型の高濃度拡
散層及び前記ゲート電極とをシリサイド化する工程を有
することを特徴とする。
【００２１】本発明の請求項５記載のＭＯＳ型半導体装
置の製造方法は、請求項４に記載のＭＯＳ型半導体装置
の製造方法において、ゲート電極側面のソース側に第１
の絶縁膜からなるＬ型側壁を形成し、ゲート電極側面の
ドレイン側は前記第１の絶縁膜と第２の絶縁膜で覆われ
た状態で酸化工程を行なうことを特徴とする。
置の製造方法は、請求項４に記載のＭＯＳ型半導体装置
の製造方法において、ゲート電極側面のソース側に第１
の絶縁膜からなるＬ型側壁を形成し、ゲート電極側面の
ドレイン側は前記第１の絶縁膜と第２の絶縁膜で覆われ
た状態で酸化工程を行なうことを特徴とする。
【００２２】
【作用】本発明の請求項１に記載のＭＯＳ型半導体装置
は、ソースとドレインの構造が非対称であることが特徴
である。すなわちドレイン側をＬＤＤ構造にすることで
ドレイン近傍の水平電界を緩和しホットエレクトロン劣
化を抑制し、一方ソース側をシングルドレイン構造にす
ることでソース部の寄生抵抗を低減し駆動能力を向上さ
せている。
は、ソースとドレインの構造が非対称であることが特徴
である。すなわちドレイン側をＬＤＤ構造にすることで
ドレイン近傍の水平電界を緩和しホットエレクトロン劣
化を抑制し、一方ソース側をシングルドレイン構造にす
ることでソース部の寄生抵抗を低減し駆動能力を向上さ
せている。
【００２３】また従来の技術と比較して、ソース側のＬ
型側壁下で浅い接合深さを有する高濃度拡散層の接合深
さが高濃度拡散層の接合深さよりも浅く形成され、ソー
ス拡散層からのポテンシャルのチャネル方向への広がり
を効果的に抑え、ショートチャネル効果を抑制してい
る。
型側壁下で浅い接合深さを有する高濃度拡散層の接合深
さが高濃度拡散層の接合深さよりも浅く形成され、ソー
ス拡散層からのポテンシャルのチャネル方向への広がり
を効果的に抑え、ショートチャネル効果を抑制してい
る。
【００２４】またこのソース領域は、従来技術における
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
【００２５】さらに従来の技術と比較して、ソース・ド
レイン及びゲート電極がシリサイド化されているため、
ソース・ドレイン部の拡散抵抗に起因する駆動力の劣
化、ゲート抵抗に起因するスイッチング時間の増大を改
善することができる。またシリサイドをマスクとしてＬ
型側壁部分からポケットパンチスルーストッパを注入で
きるためにソースドレイン部の接合容量が増加すること
なしに効果的にショートチャネル効果を抑制できる。
レイン及びゲート電極がシリサイド化されているため、
ソース・ドレイン部の拡散抵抗に起因する駆動力の劣
化、ゲート抵抗に起因するスイッチング時間の増大を改
善することができる。またシリサイドをマスクとしてＬ
型側壁部分からポケットパンチスルーストッパを注入で
きるためにソースドレイン部の接合容量が増加すること
なしに効果的にショートチャネル効果を抑制できる。
【００２６】また、本発明の請求項２に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在するこ
とが特徴である。ソースとドレインが固定されているよ
うなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを用いる
ことで駆動力を向上させることができ、一方ソースとド
レインの向きが入れ替わるようなＭＯＳＦＥＴ（例えば
センスアンプ）には対称型のＭＯＳＦＥＴを用いること
で対応できる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在するこ
とが特徴である。ソースとドレインが固定されているよ
うなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを用いる
ことで駆動力を向上させることができ、一方ソースとド
レインの向きが入れ替わるようなＭＯＳＦＥＴ（例えば
センスアンプ）には対称型のＭＯＳＦＥＴを用いること
で対応できる。
【００２７】また、本発明の請求項３に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置に
おいて、ソース側のＬ型側壁下で浅い接合を有する高濃
度拡散層上にゲート酸化膜中央部より厚いゲート酸化膜
を有することで、駆動力を殆ど低下させることなく、酸
化膜容量を減少させることで素子のスイッチイング時間
を改善させることができる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置に
おいて、ソース側のＬ型側壁下で浅い接合を有する高濃
度拡散層上にゲート酸化膜中央部より厚いゲート酸化膜
を有することで、駆動力を殆ど低下させることなく、酸
化膜容量を減少させることで素子のスイッチイング時間
を改善させることができる。
【００２８】また、本発明の請求項４に記載のＭＯＳ型
半導体装置の製造方法は、非対称型と対称型のＭＯＳの
混在するプロセスにシリサイド工程とシリサイドをマス
クとしてポケットパンチスルーストッパーを注入する工
程が容易に適用可能である。具体的には１）Ｌ型側壁の
一部がゲート電極上部とシリコン基板上にも残るように
形成し、サイドウォールに窒化膜を用いることで、ゲー
ト電極、ＬＯＣＯＳをエッチングすることなく、サイド
ウォールだけを選択的にエッチングできる工程が可能で
ある。２）シングルドレインのサイドウォール除去、ｎ
＋層形成、ＬＤＤのサイドウォール除去、ｎ−層形成の
工程により、効果的に非対称型と対称型のＭＯＳを製造
できる。３）最後に残ったＬ型側壁によりシリサイドが
容易に形成できる。
半導体装置の製造方法は、非対称型と対称型のＭＯＳの
混在するプロセスにシリサイド工程とシリサイドをマス
クとしてポケットパンチスルーストッパーを注入する工
程が容易に適用可能である。具体的には１）Ｌ型側壁の
一部がゲート電極上部とシリコン基板上にも残るように
形成し、サイドウォールに窒化膜を用いることで、ゲー
ト電極、ＬＯＣＯＳをエッチングすることなく、サイド
ウォールだけを選択的にエッチングできる工程が可能で
ある。２）シングルドレインのサイドウォール除去、ｎ
＋層形成、ＬＤＤのサイドウォール除去、ｎ−層形成の
工程により、効果的に非対称型と対称型のＭＯＳを製造
できる。３）最後に残ったＬ型側壁によりシリサイドが
容易に形成できる。
【００２９】また、本発明の請求項５に記載のＭＯＳ型
半導体装置の製造方法は、本発明の請求項４に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い第２の絶縁膜のサイドウォールのドレイン側を残し、
ソース側をエッチングした状態で、酸化工程を行なうこ
とにより、ドレイン側のゲート電極端部を酸化すること
なく、ソース側のゲート電極端部のゲート絶縁膜を厚く
形成することができる。
半導体装置の製造方法は、本発明の請求項４に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い第２の絶縁膜のサイドウォールのドレイン側を残し、
ソース側をエッチングした状態で、酸化工程を行なうこ
とにより、ドレイン側のゲート電極端部を酸化すること
なく、ソース側のゲート電極端部のゲート絶縁膜を厚く
形成することができる。
【００３０】
【実施例】以下本発明のＭＯＳ型半導体装置およびその
製造方法について、図面を参照しながら説明する。
製造方法について、図面を参照しながら説明する。
【００３１】（実施例１）図１は本発明の実施例におけ
るＭＯＳ型半導体装置の断面図である。図１において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
るＭＯＳ型半導体装置の断面図である。図１において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
【００３２】図１で特徴的なことは、ソースとドレイン
の構造が非対称であるということである。すなわちドレ
イン側をｎ型高濃度拡散層６とｎ型低濃度拡散層８で構
成されたＬＤＤ構造にすることでドレイン近傍の水平電
界を緩和しホットエレクトロン劣化を抑制し、一方ソー
ス側をｎ型高濃度拡散層６、Ｌ型側壁下で浅い接合深さ
を有するｎ型高濃度拡散層７のシングルドレイン構造に
することでソース部の寄生抵抗を低減し駆動能力を向上
させている。
の構造が非対称であるということである。すなわちドレ
イン側をｎ型高濃度拡散層６とｎ型低濃度拡散層８で構
成されたＬＤＤ構造にすることでドレイン近傍の水平電
界を緩和しホットエレクトロン劣化を抑制し、一方ソー
ス側をｎ型高濃度拡散層６、Ｌ型側壁下で浅い接合深さ
を有するｎ型高濃度拡散層７のシングルドレイン構造に
することでソース部の寄生抵抗を低減し駆動能力を向上
させている。
【００３３】また従来の技術と比較して、ソース側のＬ
型側壁下で浅い接合深さを有する高濃度拡散層７の接合
深さが高濃度拡散層６の接合深さよりも浅く形成され、
ソース拡散層からのポテンシャルのチャネル方向への広
がりを効果的に抑え、ショートチャネル効果を抑制して
いる。
型側壁下で浅い接合深さを有する高濃度拡散層７の接合
深さが高濃度拡散層６の接合深さよりも浅く形成され、
ソース拡散層からのポテンシャルのチャネル方向への広
がりを効果的に抑え、ショートチャネル効果を抑制して
いる。
【００３４】またこのソース領域は、従来技術における
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
【００３５】さらに従来の技術と比較して、ソース・ド
レイン及びゲート電極４がシリサイド化されているた
め、ソース・ドレイン部の拡散抵抗に起因する駆動力の
劣化、ゲート抵抗に起因するスイッチング時間の増大を
改善することができる。またさらにシリサイドをマスク
としてＬ型側壁部分からポケットパンチスルーストッパ
１０を注入できるためにソースドレイン部の接合容量が
増加することなしに効果的にショートチャネル効果を抑
制できる。
レイン及びゲート電極４がシリサイド化されているた
め、ソース・ドレイン部の拡散抵抗に起因する駆動力の
劣化、ゲート抵抗に起因するスイッチング時間の増大を
改善することができる。またさらにシリサイドをマスク
としてＬ型側壁部分からポケットパンチスルーストッパ
１０を注入できるためにソースドレイン部の接合容量が
増加することなしに効果的にショートチャネル効果を抑
制できる。
【００３６】（実施例２）図２は本発明の実施例におけ
るＭＯＳ型半導体装置の断面図である。図２において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
るＭＯＳ型半導体装置の断面図である。図２において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
【００３７】図２で特徴的なことは、図１のＭＯＳ型半
導体装置に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在
することが特徴である。ソースとドレインが固定されて
いるようなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを
用いることで駆動力を向上させることができ、一方ソー
スとドレインの向きが入れ替わるようなＭＯＳＦＥＴ
（例えばセンスアンプ）には対称型のＭＯＳＦＥＴを用
いることで対応できる。
導体装置に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在
することが特徴である。ソースとドレインが固定されて
いるようなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを
用いることで駆動力を向上させることができ、一方ソー
スとドレインの向きが入れ替わるようなＭＯＳＦＥＴ
（例えばセンスアンプ）には対称型のＭＯＳＦＥＴを用
いることで対応できる。
【００３８】図５（ａ）、（ｂ）は各々プロセスシミュ
レータを用いて求められた対称型ＭＯＳと非対称型ＭＯ
Ｓのチャネル方向のプロファイル図である。このプロセ
スシミュレーションにおいては、ゲート長０．３ｕｍ、
ゲート酸化膜厚８ｎｍに設定し、ｎ型高濃度拡散層６、
７はヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入することで形成
し、ｎ型低濃度拡散層８はリンイオンを注入エネルギー
８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７度
の角度でイオン注入することで形成している。
レータを用いて求められた対称型ＭＯＳと非対称型ＭＯ
Ｓのチャネル方向のプロファイル図である。このプロセ
スシミュレーションにおいては、ゲート長０．３ｕｍ、
ゲート酸化膜厚８ｎｍに設定し、ｎ型高濃度拡散層６、
７はヒ素イオンを注入エネルギー８０ＫｅＶ、注入ドー
ズ量６Ｅ１５ｃｍ−２程度イオン注入することで形成
し、ｎ型低濃度拡散層８はリンイオンを注入エネルギー
８０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７度
の角度でイオン注入することで形成している。
【００３９】図５（ａ）、（ｂ）より分かる通り、対称
型ＭＯＳと非対称型ＭＯＳの実行チャネル長はほぼ同じ
になっている。また図５（ｂ）より分かる通り、ソース
側のプロファイルの形状はリンに関係せず、ヒ素で決定
されており、さらにＬ型側壁５のためにその直下でのプ
ロファイルがゆるやかになっていることが分かる。また
デバイスシミュレータにより計算したしきい値電圧は対
称型ＭＯＳ、非対称型ＭＯＳともに約０．２Ｖで、ソー
ス側のＬ型側壁下で浅い接合深さを有する高濃度拡散層
７の接合深さが高濃度拡散層６の接合深さよりも浅く形
成され、ソース拡散層からのポテンシャルのチャネル方
向への広がりを効果的に抑え、ショートチャネル効果を
抑制していることが理解できる。
型ＭＯＳと非対称型ＭＯＳの実行チャネル長はほぼ同じ
になっている。また図５（ｂ）より分かる通り、ソース
側のプロファイルの形状はリンに関係せず、ヒ素で決定
されており、さらにＬ型側壁５のためにその直下でのプ
ロファイルがゆるやかになっていることが分かる。また
デバイスシミュレータにより計算したしきい値電圧は対
称型ＭＯＳ、非対称型ＭＯＳともに約０．２Ｖで、ソー
ス側のＬ型側壁下で浅い接合深さを有する高濃度拡散層
７の接合深さが高濃度拡散層６の接合深さよりも浅く形
成され、ソース拡散層からのポテンシャルのチャネル方
向への広がりを効果的に抑え、ショートチャネル効果を
抑制していることが理解できる。
【００４０】図６にデバイスシミュレータにより求めら
れた対称型ＭＯＳと非対称型ＭＯＳの飽和電流値の違い
を示す。図６において横軸はドレイン電圧、縦軸はドレ
イン電流を示しており、このときのゲート電圧の値は３
Ｖである。図６より分かるように、非対称型ＭＯＳの飽
和電流値は対称型ＭＯＳの飽和電流値に比較して３４％
も増加している。これはソース側をｎ型高濃度拡散層
６、Ｌ型側壁下で浅い接合深さを有するｎ型高濃度拡散
層７のシングルドレイン構造にすることでソース部の寄
生抵抗を低減し駆動能力を向上させているためである。
れた対称型ＭＯＳと非対称型ＭＯＳの飽和電流値の違い
を示す。図６において横軸はドレイン電圧、縦軸はドレ
イン電流を示しており、このときのゲート電圧の値は３
Ｖである。図６より分かるように、非対称型ＭＯＳの飽
和電流値は対称型ＭＯＳの飽和電流値に比較して３４％
も増加している。これはソース側をｎ型高濃度拡散層
６、Ｌ型側壁下で浅い接合深さを有するｎ型高濃度拡散
層７のシングルドレイン構造にすることでソース部の寄
生抵抗を低減し駆動能力を向上させているためである。
【００４１】（実施例３）図３は本発明の実施例におけ
るＭＯＳ型半導体装置の断面図である。図３において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
るＭＯＳ型半導体装置の断面図である。図３において、
１はｐ型半導体基板、２はＬＯＣＯＳ分離、３はゲート
酸化膜、４はゲート電極、５はＬ型側壁、６はｎ型高濃
度拡散層、７はＬ型側壁下で浅い接合深さを有するｎ型
高濃度拡散層、８はｎ型低濃度拡散層、９はシリサイ
ド、１０はポケットパンチスルーストッパである。
【００４２】図３で特徴的なことは、図１のＭＯＳ型半
導体装置において、ソース側のＬ型側壁下で浅い接合深
さを有するｎ型高濃度拡散層７上にゲート酸化膜３中央
部より厚いゲート酸化膜３を有することで、駆動力を殆
ど低下させることなく、酸化膜容量を減少させることで
素子のスイッチイング時間を改善させることができるこ
とである。
導体装置において、ソース側のＬ型側壁下で浅い接合深
さを有するｎ型高濃度拡散層７上にゲート酸化膜３中央
部より厚いゲート酸化膜３を有することで、駆動力を殆
ど低下させることなく、酸化膜容量を減少させることで
素子のスイッチイング時間を改善させることができるこ
とである。
【００４３】（実施例４）図４は本発明の実施例におけ
るＭＯＳ型半導体装置の製造方法の工程断面図である。
るＭＯＳ型半導体装置の製造方法の工程断面図である。
【００４４】工程（ａ）において、ｐ型半導体基板１上
にゲート酸化膜３を膜厚８ｎｍ程度に形成し、ゲート電
極４となる導電性膜を堆積し、ゲート酸化膜３とゲート
電極４となる導電性膜からなる多層膜の所定の位置を選
択的に垂直方向に強い異方性ドライエッチングによりゲ
ート酸化膜３が露出するまでエッチングを行い、ゲート
電極４を形成する。
にゲート酸化膜３を膜厚８ｎｍ程度に形成し、ゲート電
極４となる導電性膜を堆積し、ゲート酸化膜３とゲート
電極４となる導電性膜からなる多層膜の所定の位置を選
択的に垂直方向に強い異方性ドライエッチングによりゲ
ート酸化膜３が露出するまでエッチングを行い、ゲート
電極４を形成する。
【００４５】工程（ｂ）において、ｐ型半導体基板１お
よびゲート電極４上に約２５ｎｍの第１の絶縁膜５、例
えば酸化膜を形成し、さらに酸素を透過させない第２の
絶縁膜１０、例えば、窒化膜を約１５０ｎｍ堆積させ
る。
よびゲート電極４上に約２５ｎｍの第１の絶縁膜５、例
えば酸化膜を形成し、さらに酸素を透過させない第２の
絶縁膜１０、例えば、窒化膜を約１５０ｎｍ堆積させ
る。
【００４６】工程（ｃ）において、選択的に垂直方向に
強い異方性ドライエッチングにより、ｐ型半導体基板１
上とゲート電極４上部が約１５ｎｍ程度第１の絶縁膜５
で覆われた状態で、第１の絶縁膜５および第２の絶縁膜
１０をゲート電極４の側面に残置させる。
強い異方性ドライエッチングにより、ｐ型半導体基板１
上とゲート電極４上部が約１５ｎｍ程度第１の絶縁膜５
で覆われた状態で、第１の絶縁膜５および第２の絶縁膜
１０をゲート電極４の側面に残置させる。
【００４７】工程（ｄ）において、第１の絶縁膜５と第
２の絶縁膜１０上に第３の絶縁膜１１、例えば酸化膜を
約５ｎｍ堆積し、さらにフォトレジスト１２を塗布す
る。
２の絶縁膜１０上に第３の絶縁膜１１、例えば酸化膜を
約５ｎｍ堆積し、さらにフォトレジスト１２を塗布す
る。
【００４８】工程（ｅ）において、ゲート電極４の一部
とドレインを覆った状態にフォトレジスト１２を選択的
にパターニングし、フォトレジスト１２をマスクとし
て、フォトレジスト１２に覆われてない部分の第３の絶
縁膜１１を選択的にフッ酸でウエットエッチングする。
とドレインを覆った状態にフォトレジスト１２を選択的
にパターニングし、フォトレジスト１２をマスクとし
て、フォトレジスト１２に覆われてない部分の第３の絶
縁膜１１を選択的にフッ酸でウエットエッチングする。
【００４９】工程（ｆ）において、フォトレジスト１２
を除去し、第３の絶縁膜１１をマスクにして、ソース側
の第２の絶縁膜１０を選択的に熱リン酸溶液によりエッ
チングすることによりゲート電極４側面のソース側に第
１の絶縁膜５からなるＬ型側壁５を形成する。この際第
３の絶縁膜１１に覆われていない部分の第１の絶縁膜５
が約５ｎｍ程度エッチングされる（熱リン酸溶液の窒化
膜と酸化膜の選択比は３０なので、窒化膜を１５０ｎｍ
エッチングする際、酸化膜も約５ｎｍ程度エッチングさ
れる）。
を除去し、第３の絶縁膜１１をマスクにして、ソース側
の第２の絶縁膜１０を選択的に熱リン酸溶液によりエッ
チングすることによりゲート電極４側面のソース側に第
１の絶縁膜５からなるＬ型側壁５を形成する。この際第
３の絶縁膜１１に覆われていない部分の第１の絶縁膜５
が約５ｎｍ程度エッチングされる（熱リン酸溶液の窒化
膜と酸化膜の選択比は３０なので、窒化膜を１５０ｎｍ
エッチングする際、酸化膜も約５ｎｍ程度エッチングさ
れる）。
【００５０】工程（ｇ）において、ゲート電極４をマス
クとしてｎ型の不純物、例えば、ヒ素イオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量６Ｅ１５ｃｍ−２程度
イオン注入し、ｎ型高濃度拡散層６、Ｌ型側壁下で浅い
接合深さを有するｎ型高濃度拡散層７を形成する。この
時ソース側はＬ型側壁５をマスクとしてＬ型側壁下で浅
い接合深さを有するｎ型高濃度拡散層７を形成するの
で、ソース側のＬ型側壁下で浅い接合深さを有する高濃
度拡散層７の接合深さが高濃度拡散層６の接合深さより
も浅く形成される。さらに第３の絶縁膜１１をエッチン
グする。この際第３の絶縁膜１１に覆われていない部分
の第１の絶縁膜５が約５ｎｍ程度エッチングされる。
クとしてｎ型の不純物、例えば、ヒ素イオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量６Ｅ１５ｃｍ−２程度
イオン注入し、ｎ型高濃度拡散層６、Ｌ型側壁下で浅い
接合深さを有するｎ型高濃度拡散層７を形成する。この
時ソース側はＬ型側壁５をマスクとしてＬ型側壁下で浅
い接合深さを有するｎ型高濃度拡散層７を形成するの
で、ソース側のＬ型側壁下で浅い接合深さを有する高濃
度拡散層７の接合深さが高濃度拡散層６の接合深さより
も浅く形成される。さらに第３の絶縁膜１１をエッチン
グする。この際第３の絶縁膜１１に覆われていない部分
の第１の絶縁膜５が約５ｎｍ程度エッチングされる。
【００５１】工程（ｈ）において、ドレイン側の第２の
絶縁膜１０を選択的に熱リン酸溶液によりエッチングす
ることにより、ゲート電極４側面のドレイン側に第１の
絶縁膜５からなるＬ型側壁５を形成する。この際第１の
絶縁膜５が約５ｎｍ程度エッチングされる。さらにｎ型
の不純物、例えば、リンイオンを注入エネルギー８０Ｋ
ｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７度の角度
でイオン注入しｎ型低濃度拡散層８を形成する。
絶縁膜１０を選択的に熱リン酸溶液によりエッチングす
ることにより、ゲート電極４側面のドレイン側に第１の
絶縁膜５からなるＬ型側壁５を形成する。この際第１の
絶縁膜５が約５ｎｍ程度エッチングされる。さらにｎ型
の不純物、例えば、リンイオンを注入エネルギー８０Ｋ
ｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７度の角度
でイオン注入しｎ型低濃度拡散層８を形成する。
【００５２】工程（ｉ）において、Ｌ型側壁５を残した
状態で、Ｌ型側壁５以外の第１の絶縁膜５をエッチング
する。最終的にはソース側のＬ型側壁は約５ｎｍ程度、
ドレイン側のＬ型側壁は約１５ｎｍ程度になる。
状態で、Ｌ型側壁５以外の第１の絶縁膜５をエッチング
する。最終的にはソース側のＬ型側壁は約５ｎｍ程度、
ドレイン側のＬ型側壁は約１５ｎｍ程度になる。
【００５３】工程（ｊ）において、ｎ型高濃度拡散層６
及びゲート電極４をシリサイド化する。
及びゲート電極４をシリサイド化する。
【００５４】以上のように構成された実施例４の半導体
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性良く多くの工程を必要とせずＭＯＳ電
界効果トランジスタを実現できる。
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性良く多くの工程を必要とせずＭＯＳ電
界効果トランジスタを実現できる。
【００５５】
【発明の効果】以上のように、本発明の請求項１に記載
のＭＯＳ型半導体装置は、ソースとドレインの構造が非
対称であることが特徴である。すなわちドレイン側をＬ
ＤＤ構造にすることでドレイン近傍の水平電界を緩和し
ホットエレクトロン劣化を抑制し、一方ソース側をシン
グルドレイン構造にすることでソース部の寄生抵抗を低
減し駆動能力を向上させている。
のＭＯＳ型半導体装置は、ソースとドレインの構造が非
対称であることが特徴である。すなわちドレイン側をＬ
ＤＤ構造にすることでドレイン近傍の水平電界を緩和し
ホットエレクトロン劣化を抑制し、一方ソース側をシン
グルドレイン構造にすることでソース部の寄生抵抗を低
減し駆動能力を向上させている。
【００５６】また従来の技術と比較して、ソース側のＬ
型側壁下で浅い接合深さを有する高濃度拡散層の接合深
さが高濃度拡散層の接合深さよりも浅く形成され、ソー
ス拡散層からのポテンシャルのチャネル方向への広がり
を効果的に抑え、ショートチャネル効果を抑制してい
る。
型側壁下で浅い接合深さを有する高濃度拡散層の接合深
さが高濃度拡散層の接合深さよりも浅く形成され、ソー
ス拡散層からのポテンシャルのチャネル方向への広がり
を効果的に抑え、ショートチャネル効果を抑制してい
る。
【００５７】またこのソース領域は、従来技術における
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
深い接合深さを有する高濃度拡散層からなるシングルド
レイン構造に比して、ゲートドレインオーバラップ容量
を低減でき素子の高速化を可能にする。
【００５８】さらに従来の技術と比較して、ソース・ド
レイン及びゲート電極がシリサイド化されているため、
ソース・ドレイン部の拡散抵抗に起因する駆動力の劣
化、ゲート抵抗に起因するスイッチング時間の増大を改
善することができる。またシリサイドをマスクとしてＬ
型側壁部分からポケットパンチスルーストッパを注入で
きるためにソースドレイン部の接合容量が増加すること
なしに効果的にショートチャネル効果を抑制できる。
レイン及びゲート電極がシリサイド化されているため、
ソース・ドレイン部の拡散抵抗に起因する駆動力の劣
化、ゲート抵抗に起因するスイッチング時間の増大を改
善することができる。またシリサイドをマスクとしてＬ
型側壁部分からポケットパンチスルーストッパを注入で
きるためにソースドレイン部の接合容量が増加すること
なしに効果的にショートチャネル効果を抑制できる。
【００５９】また、本発明の請求項２に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在するこ
とが特徴である。ソースとドレインが固定されているよ
うなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを用いる
ことで駆動力を向上させることができ、一方ソースとド
レインの向きが入れ替わるようなＭＯＳＦＥＴ（例えば
センスアンプ）には対称型のＭＯＳＦＥＴを用いること
で対応できる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置の
他に、普通の対称型のＬＤＤＭＯＳＦＥＴが混在するこ
とが特徴である。ソースとドレインが固定されているよ
うなＭＯＳＦＥＴには非対称型のＭＯＳＦＥＴを用いる
ことで駆動力を向上させることができ、一方ソースとド
レインの向きが入れ替わるようなＭＯＳＦＥＴ（例えば
センスアンプ）には対称型のＭＯＳＦＥＴを用いること
で対応できる。
【００６０】また、本発明の請求項３に記載のＭＯＳ型
半導体装置は、請求項１に記載のＭＯＳ型半導体装置に
おいて、ソース側のＬ型側壁下で浅い接合を有する高濃
度拡散層上にゲート酸化膜中央部より厚いゲート酸化膜
を有することで、駆動力を殆ど低下させることなく、酸
化膜容量を減少させることで素子のスイッチイング時間
を改善させることができる。
半導体装置は、請求項１に記載のＭＯＳ型半導体装置に
おいて、ソース側のＬ型側壁下で浅い接合を有する高濃
度拡散層上にゲート酸化膜中央部より厚いゲート酸化膜
を有することで、駆動力を殆ど低下させることなく、酸
化膜容量を減少させることで素子のスイッチイング時間
を改善させることができる。
【００６１】また、本発明の請求項４に記載のＭＯＳ型
半導体装置の製造方法は、非対称型と対称型のＭＯＳの
混在するプロセスにシリサイド工程とシリサイドをマス
クとしてポケットパンチスルーストッパーを注入する工
程が容易に適用可能である。具体的には１）Ｌ型側壁の
一部がゲート電極上部とシリコン基板上にも残るように
形成し、サイドウォールに窒化膜を用いることで、ゲー
ト電極、ＬＯＣＯＳをエッチングすることなく、サイド
ウォールだけを選択的にエッチングできる工程が可能で
ある。２）シングルドレインのサイドウォール除去、ｎ
＋層形成、ＬＤＤのサイドウォール除去、ｎ−層形成の
工程により、効果的に非対称型と対称型のＭＯＳを製造
できる。３）最後に残ったＬ型側壁によりシリサイドが
容易に形成できる。
半導体装置の製造方法は、非対称型と対称型のＭＯＳの
混在するプロセスにシリサイド工程とシリサイドをマス
クとしてポケットパンチスルーストッパーを注入する工
程が容易に適用可能である。具体的には１）Ｌ型側壁の
一部がゲート電極上部とシリコン基板上にも残るように
形成し、サイドウォールに窒化膜を用いることで、ゲー
ト電極、ＬＯＣＯＳをエッチングすることなく、サイド
ウォールだけを選択的にエッチングできる工程が可能で
ある。２）シングルドレインのサイドウォール除去、ｎ
＋層形成、ＬＤＤのサイドウォール除去、ｎ−層形成の
工程により、効果的に非対称型と対称型のＭＯＳを製造
できる。３）最後に残ったＬ型側壁によりシリサイドが
容易に形成できる。
【００６２】また、本発明の請求項５に記載のＭＯＳ型
半導体装置の製造方法は、本発明の請求項４に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い第２の絶縁膜のサイドウォールのドレイン側を残し、
ソース側をエッチングした状態で、酸化工程を行なうこ
とにより、ドレイン側のゲート電極端部を酸化すること
なく、ソース側のゲート電極端部のゲート絶縁膜を厚く
形成することができる。
半導体装置の製造方法は、本発明の請求項４に記載のＭ
ＯＳ型半導体装置の製造方法において、酸化種を通し難
い第２の絶縁膜のサイドウォールのドレイン側を残し、
ソース側をエッチングした状態で、酸化工程を行なうこ
とにより、ドレイン側のゲート電極端部を酸化すること
なく、ソース側のゲート電極端部のゲート絶縁膜を厚く
形成することができる。
【００６３】従って、本発明のＭＯＳ型半導体装置は、
ハーフミクロン領域以下のＶＬＳＩ技術に要求される短
チャネル効果を抑制しホットキャリア劣化耐性が高い高
信頼性で高速、低消費電力なＭＯＳ型半導体装置であ
る。さらに、本発明のＭＯＳ型半導体装置の製造方法
は、前記ＭＯＳ型半導体装置を容易に得る製造方法であ
り、その工業的価値はきわめて高い。
ハーフミクロン領域以下のＶＬＳＩ技術に要求される短
チャネル効果を抑制しホットキャリア劣化耐性が高い高
信頼性で高速、低消費電力なＭＯＳ型半導体装置であ
る。さらに、本発明のＭＯＳ型半導体装置の製造方法
は、前記ＭＯＳ型半導体装置を容易に得る製造方法であ
り、その工業的価値はきわめて高い。
【図１】本発明の第１の実施例におけるＭＯＳ型半導体
装置の断面図
装置の断面図
【図２】本発明の第２の実施例におけるＭＯＳ型半導体
装置の断面図
装置の断面図
【図３】本発明の第３の実施例におけるＭＯＳ型半導体
装置の断面図
装置の断面図
【図４】本発明の第４の実施例におけるＭＯＳ型半導体
装置の製造方法の工程断面図
装置の製造方法の工程断面図
【図５】本発明の第２の実施例におけるＭＯＳ型半導体
装置のチャネル方向のプロファイル分布図
装置のチャネル方向のプロファイル分布図
【図６】本発明の第２の実施例におけるＭＯＳ型半導体
装置の対称型ＭＯＳと非対称型ＭＯＳの飽和電流値の違
いを示す図
装置の対称型ＭＯＳと非対称型ＭＯＳの飽和電流値の違
いを示す図
【図７】従来例１のＭＯＳ型半導体装置の断面図
【図８】従来例１のＭＯＳ型半導体装置の製造方法の工
程断面図
程断面図
【図９】従来例２のＭＯＳ型半導体装置の断面図
【図１０】従来例２のＭＯＳ型半導体装置の製造方法の
工程断面図
工程断面図
１ ｐ型半導体基板 ２ ＬＯＣＯＳ分離 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｌ型側壁 ６ ｎ型高濃度拡散層 ７ Ｌ型側壁下で浅い接合深さを有するｎ型高濃度拡散
層 ８ ｎ型低濃度拡散層 ９ シリサイド １０ ポケットパンチスルーストッパ １１ 第２の絶縁膜 １２ 第３の絶縁膜 １３ フォトレジスト ２１ ｐ型半導体基板 ２２ ＬＯＣＯＳ ２３ ゲート酸化膜 ２４ ゲート電極 ２５ ゲート側壁 ２６ ｎ型低濃度拡散層 ２７ ｎ型高濃度拡散層 ２８ レジスト ３１ ｐ型半導体基板 ３２ ゲート酸化膜 ３３ ゲート電極 ３４ ゲート側壁 ３５ ｎ型低濃度拡散層 ３６ ｎ型高濃度拡散層 ３７ シリサイド ３８ ポケットパンチスルーストッパ
層 ８ ｎ型低濃度拡散層 ９ シリサイド １０ ポケットパンチスルーストッパ １１ 第２の絶縁膜 １２ 第３の絶縁膜 １３ フォトレジスト ２１ ｐ型半導体基板 ２２ ＬＯＣＯＳ ２３ ゲート酸化膜 ２４ ゲート電極 ２５ ゲート側壁 ２６ ｎ型低濃度拡散層 ２７ ｎ型高濃度拡散層 ２８ レジスト ３１ ｐ型半導体基板 ３２ ゲート酸化膜 ３３ ゲート電極 ３４ ゲート側壁 ３５ ｎ型低濃度拡散層 ３６ ｎ型高濃度拡散層 ３７ シリサイド ３８ ポケットパンチスルーストッパ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｓ 7376−4Ｍ 21/316 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 9274−4Ｍ 21/94 Ａ 9054−4Ｍ 29/78 ３０１ Ｐ
Claims (5)
- 【請求項１】第１導電型の半導体基板の一主面に素子分
離領域で分離された複数の島領域と、前記第１導電型の
半導体基板の一主面にゲート酸化膜を介して設けられた
ゲート電極と、前記ゲート電極の側部に形成されたＬ型
の側壁を有し、ドレイン側に第２導電型の低濃度拡散層
と第２導電型の高濃度拡散層を有し、ソース側にＬ型側
壁下で浅い接合深さを有する第２導電型の高濃度拡散層
と前記第２導電型の高濃度拡散層を有し、前記第２導電
型の高濃度拡散層及び前記ゲート電極がシリサイド化さ
れていることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】第１導電型の半導体基板の一主面に素子分
離領域で分離された複数の島領域と、前記第１導電型の
半導体基板の一主面にゲート酸化膜を介して設けられた
ゲート電極と、前記ゲート電極の側部に形成されたＬ型
の側壁を有し、選択的にある島領域においては、第２導
電型の低濃度拡散層と第２導電型の高濃度拡散層を有
し、選択的に他の島領域においては、ドレイン側に第２
導電型の低濃度拡散層と第２導電型の高濃度拡散層を有
し、ソース側にＬ型側壁下で浅い接合深さを有する第２
導電型の高濃度拡散層と前記第２導電型の高濃度拡散層
を有し、前記第２導電型の高濃度拡散層及び前記ゲート
電極がシリサイド化されていることを特徴とするＭＯＳ
型半導体装置。 - 【請求項３】Ｌ型側壁下で浅い接合深さを有する第２導
電型の高濃度拡散層上にゲート酸化膜中央部より厚いゲ
ート酸化膜を有することを特徴とする請求項１に記載の
ＭＯＳ型半導体装置。 - 【請求項４】第１導電型の半導体基板上の所定の位置に
ゲート酸化膜とゲート電極を形成する工程と、 前記半導体基板および前記ゲート電極上に第１の絶縁膜
と、第２の絶縁膜とを堆積させる工程と、 前記第１の絶縁膜と前記第２の絶縁膜とを選択的にエッ
チングして、前記ゲート電極のソースおよびドレイン側
の両側面に前記第１の絶縁膜からなるＬ型側壁と前記第
２の絶縁膜からなる側壁とを残置させる工程と、 前記ソース側の前記第２の絶縁膜を選択的にエッチング
することにより前記ソース側の前記Ｌ型側壁を露出させ
る工程と、 前記ゲート電極をマスクとして前記半導体基板に、イオ
ン注入により、ドレイン側には第２導電型の高濃度拡散
層を形成し、ソース側には前記第２導電型の高濃度拡散
層と前記Ｌ型側壁下で浅い接合を有する第２導電型の高
濃度拡散層を形成する工程と、 ドレイン側の前記第２の絶縁膜を選択的にエッチングす
ることにより、前記ゲート電極側面のドレイン側に前記
第１の絶縁膜からなるＬ型側壁を露出させる工程と、 前記ゲート電極をマスクとして前記半導体基板上に、イ
オン注入により、第２導電型の低濃度拡散層を形成する
工程と、 前記第２導電型の高濃度拡散層及び前記ゲート電極とを
シリサイド化する工程を有することを特徴とするＭＯＳ
型半導体装置の製造方法。 - 【請求項５】ゲート電極側面のソース側に第１の絶縁膜
からなるＬ型側壁を露出させ、ゲート電極側面のドレイ
ン側は前記第１の絶縁膜と第２の絶縁膜で覆われた状態
で酸化し、前記ソース側のゲート酸化膜を厚くすること
を特徴とする請求項４に記載のＭＯＳ型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114459A JPH06326122A (ja) | 1993-05-17 | 1993-05-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114459A JPH06326122A (ja) | 1993-05-17 | 1993-05-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326122A true JPH06326122A (ja) | 1994-11-25 |
Family
ID=14638271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114459A Pending JPH06326122A (ja) | 1993-05-17 | 1993-05-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326122A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040629A (en) * | 1997-02-05 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having silicided elements of short length |
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
| US6359321B2 (en) | 1997-02-04 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and method of fabricating the same |
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| EP1406295A3 (en) * | 2002-10-01 | 2008-09-10 | Chartered Semiconductor Manufacturing Pte Ltd. | A method of forming a CMOS device |
| WO2009001252A1 (en) * | 2007-06-27 | 2008-12-31 | Nxp B.V. | An extended drain transistor and a method of manufacturing the same |
| JP2012253371A (ja) * | 2005-10-07 | 2012-12-20 | Internatl Business Mach Corp <Ibm> | 半導体デバイスのための非対称スペーサ構造体を形成する方法 |
| CN116230755A (zh) * | 2023-05-05 | 2023-06-06 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
-
1993
- 1993-05-17 JP JP5114459A patent/JPH06326122A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
| US6359321B2 (en) | 1997-02-04 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and method of fabricating the same |
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| US6107156A (en) * | 1997-02-05 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Silicide layer forming method and semiconductor integrated circuit |
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| JP2012253371A (ja) * | 2005-10-07 | 2012-12-20 | Internatl Business Mach Corp <Ibm> | 半導体デバイスのための非対称スペーサ構造体を形成する方法 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| WO2009001252A1 (en) * | 2007-06-27 | 2008-12-31 | Nxp B.V. | An extended drain transistor and a method of manufacturing the same |
| US8216908B2 (en) | 2007-06-27 | 2012-07-10 | Nxp B.V. | Extended drain transistor and method of manufacturing the same |
| CN116230755A (zh) * | 2023-05-05 | 2023-06-06 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
| CN116230755B (zh) * | 2023-05-05 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
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