JPH06334156A

JPH06334156A - Ｎｏｒ型フラッシュメモリ

Info

Publication number: JPH06334156A
Application number: JP14306993A
Authority: JP
Inventors: Takashi Shimada; 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-05-21
Filing date: 1993-05-21
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】能動層としての半導体層に接地線とビット線
とを重畳させ、メモリセル面積を小さくして、集積度を
高める。【構成】メモリセル用のトランジスタ１６の能動層で
あるＳｉ層４４の上層と下層とを、ビット線であるＡｌ
ＳｉＣｕ膜７２及びＴｉ／ＴｉＮ／Ｔｉ膜７１と、接地
線であるタングステンポリサイド膜３８とが延在してい
る。接地線は、Ｓｉ層４４を貫通している不純物領域６
４を介してトランジスタ１６のソース１４に接続してお
り、ビット線は、コンタクト孔６２を介してトランジス
タ１６のドレイン１５に接続している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、チャネルの全面で
電子を注入し、基板へ電子を引き抜くことによって、デ
ータの書込み及び一括消去を行うＮＯＲ型フラッシュメ
モリに関するものである。

【０００２】

【従来の技術】図２１、２２は、浮遊ゲート型のＮＯＲ
型フラッシュメモリを示している。このフラッシュメモ
リでは、ｐ型の半導体基板１１またはウェルの表面のゲ
ート絶縁膜上に浮遊ゲート１２が形成されており、容量
結合用の絶縁膜を介して浮遊ゲート１２上を制御ゲート
１３が延在している。浮遊ゲート１２及び制御ゲート１
３の両側の半導体基板１１には、ｎ⁺型の不純物領域で
ソース１４及びドレイン１５が形成されており、このト
ランジスタ１６で１個のメモリセルが形成されている。

【０００３】図２３は、ＭＯＮＯＳ型のＮＯＲ型フラッ
シュメモリを示している。このフラッシュメモリでは、
ｐ型の半導体基板１１またはウェルの表面上に、ＳｉＯ
₂膜１７とＳｉ₃Ｎ₄膜１８とＳｉＯ₂膜１９とが順次
に積層されており、ＳｉＯ₂膜１９上を制御ゲート１３
が延在している。制御ゲート１３の両側の半導体基板１
１には、ｎ⁺型の不純物領域でソース１４及びドレイン
１５が形成されており、このトランジスタ２１で１個の
メモリセルが形成されている。

【０００４】ところで、ＮＯＲ型フラッシュメモリに
は、ホットエレクトロン注入型とファウラ−ノルドハイ
ムトンネル注入型とがあるが、書込み／消去の回数を増
加させ、且つ注入時の消費電流を低減させる必要から、
ゲート絶縁膜の劣化が少なく且つチャネル電流も流れな
いファウラ−ノルドハイムトンネル注入型が主流になり
つつある。そして、このファウラ−ノルドハイムトンネ
ル注入型にも、以下の２通りの方式がある。

【０００５】まず、第１の方式では、図２１（ａ）に示
す様に、ソース１４及びドレイン１５間にチャネル２２
を形成して、このチャネル２２とドレイン１５またはソ
ース１４とから浮遊ゲート１２へ電子を注入し、図２１
（ｂ）に示す様に、浮遊ゲート１２からドレイン１５ま
たはソース１４へ電子を引き抜く。なお、＋Ｖ_iは浮遊
ゲート１２へ電子を注入するための電圧であり、−Ｖ_e
−（＋Ｖ_CC）は浮遊ゲート１２から電子を引き抜くため
の電圧であり、Ｆは浮遊状態を示している。

【０００６】また、第２の方式では、図２２（ａ）に示
す様に、ソース１４及びドレイン１５間にチャネル２２
を形成して、このチャネル２２から浮遊ゲート１２へ電
子を注入し、図２２（ｂ）に示す様に、浮遊ゲート１２
から半導体基板１１へ電子を引き抜く。この第２の方式
は、図２３に示したＭＯＮＯＳ型でも、ＳｉＯ₂膜１９
とＳｉ₃Ｎ₄膜１８との界面に存在するトラップ２３へ
電子を注入し、このトラップ２３から電子を引き抜くこ
とによって、可能である。

【０００７】なお、図２２、２３において、＋Ｖ_iは浮
遊ゲート１２またはトラップ２３へ電子を注入するため
の電圧であり、−Ｖ_Eは浮遊ゲート１２またはトラップ
２３から電子を引き抜くための電圧であり、Ｆは浮遊状
態を示している。

【０００８】ところで、図２１に示した様にドレイン１
５へ電子を引き抜く方式では、浮遊ゲート１２とドレイ
ン１５との狭い重畳領域でのみファウラ−ノルドハイム
トンネル電流が流れるので、電流密度が高い。このた
め、ゲート絶縁膜が劣化し易く、書込み／消去の回数は
１０⁶回程度が上限になる。この回数を１０⁶〜１０⁷
回以上にするには、広い面積で電子を引き抜くことがで
きるのでファウラ−ノルドハイムトンネル電流の密度を
低くすることができる図２２、２３に示した様に半導体
基板１１へ電子を引き抜く方式が有利である。

【０００９】図２５は、浮遊ゲート型のＮＯＲ型フラッ
シュメモリの第１従来例における４ビット分のメモリセ
ルアレイを示しており、図２４は、その等価回路を示し
ている。この第１従来例では、半導体基板１１中を能動
領域２４が縞状に延在しており、半導体基板１１上をワ
ード線Ｗ₁、Ｗ₂つまり制御ゲート１３が能動領域２４
に直交する方向へ延在している。そして、これらのワー
ド線Ｗ₁、Ｗ₂下には、各メモリセルＭ₁₁〜Ｍ₂₂に対応
して浮遊ゲート１２が配置されている。

【００１０】各メモリセルＭ₁₁〜Ｍ₂₂のドレイン１５に
は、ワード線Ｗ₁、Ｗ₂に直交する方向へ延在している
ビット線Ｂ₁、Ｂ₂が、コンタクト孔２５を介して接続
されている。また、ワード線Ｗ₁、Ｗ₂に直交する方向
へ並んでいるメモリセルＭ₁₁、Ｍ₂₁及びＭ₁₂、Ｍ₂₂に共
通なソース１４には、ワード線Ｗ₁、Ｗ₂に平行な方向
つまりビット線Ｂ₁、Ｂ₂と直交する方向へ延在してい
る接地線Ｓがコンタクト孔２６を介して接続されてい
る。

【００１１】図２７は、浮遊ゲート型のＮＯＲ型フラッ
シュメモリの第２従来例における４ビット分のメモリセ
ルアレイを示しており、図２６は、その等価回路を示し
ている。この第２従来例は、ワード線Ｗ₁、Ｗ₂に直交
する方向つまりビット線Ｂ₁、Ｂ₂に平行な方向へ接地
線Ｓ₁、Ｓ₂が延在していることを除いて、図２５に示
した第１従来例と実質的に同様の構成を有している。

【００１２】次の表１、２は、夫々、ドレイン１５へ電
子を引き抜く方式と半導体基板１１へ電子を引き抜く方
式とにおける、一括消去とメモリセルＭ₂₂に対する書込
み及び読出し時との動作電圧を示している。これらの表
１、２は、ＮＭＯＳトランジスタを用いた浮遊ゲート型
のＮＯＲ型フラッシュメモリの場合を示しているが、Ｐ
ＭＯＳトランジスタを用いる場合は、電圧の符号を逆転
すればよい。また、ＭＯＮＯＳ型のＮＯＲ型フラッシュ
メモリの場合も同様に考えることができる。

【００１３】なお、図２１に示した様にドレイン１５へ
電子を引き抜く方式では、注入及び引抜きの何れに際し
ても各メモリセルＭ₁₁〜Ｍ₂₂を選択することができる
が、図２２、２３に示した様に半導体基板１１へ電子を
引き抜く方式では、注入に際してしか各メモリセルＭ₁₁
〜Ｍ₂₂を選択することができない。このため、表１で
は、電子の引抜きを書込みとしてあるが、表２では、電
子の注入を書込みとしてある。

【００１４】

【００１５】なお、ワード線とビット線との間の電圧が＋Ｖ_i−（＋
Ｖ_M）であるメモリセルＭ₂₁では、浮遊ゲートへ電子が
注入されない。

【００１６】

【発明が解決しようとする課題】ところで、図２５に示
した第１従来例でも、図２１に示した様にドレイン１５
へ電子を引き抜く方式では、動作に支障は生じない。し
かし、図２２に示した様に半導体基板１１へ電子を引き
抜く方式では、表２に示したメモリセルＭ₂₂に対する書
込み動作時に、ビット線Ｂ₁（＋Ｖ_M）→メモリセルＭ
₂₁のドレイン１５→メモリセルＭ₂₁のチャネル２２→メ
モリセルＭ₂₁のソース１４→接地線Ｓ→メモリセルＭ₂₂
のソース１４→メモリセルＭ₂₂のチャネル２２→メモリ
セルＭ₂₂のドレイン１５→ビット線Ｂ₂（０Ｖ）の経路
で電流が流れる。

【００１７】このため、図２５に示した第１従来例で
は、消費電流が多くなると同時に、ビット線Ｂ₁、Ｂ₂
の電圧が夫々＋Ｖ_M及び０Ｖから変動して、書込み不良
や書込みディスターブが生じる。これに対して、図２７
に示した第２従来例では、上述の経路で電流が流れるこ
とはない。

【００１８】しかし、図２５に示した第１従来例では、
ビット線Ｂ₁、Ｂ₂と接地線Ｓとを互いに直交させるこ
とができるが、図２７に示した第２従来例では、ビット
線Ｂ₁、Ｂ₂と接地線Ｓ₁、Ｓ₂とを互いに同じ方向へ
延在させる必要がある。このため、第１従来例では、コ
ンタクト孔２５、２６同士の位置関係を考慮する必要が
ないが、第２従来例では、ビット線Ｂ₁、Ｂ₂が接地線
Ｓ₁、Ｓ₂に接触しない様に、コンタクト孔２５、２６
同士をワード線Ｗ₁、Ｗ₂の延在方向へずらす必要があ
る。

【００１９】従って、書込み／消去の回数を多くするた
めに、図２２に示した様に半導体基板１１へ電子を引き
抜く方式を採用し、しかもこの方式を採用しても消費電
流を少なくし且つ書込み不良や書込みディスターブを生
じさせない様にするために、図２５に示した第１従来例
ではなく図２７に示した第２従来例を採用すると、図２
５中のメモリセル面積２７と図２７中のメモリセル面積
２７との比較からも明らかな様に、メモリセル面積２７
が大きくなって、集積度を高めることが困難であった。

【００２０】

【課題を解決するための手段】請求項１のＮＯＲ型フラ
ッシュメモリでは、メモリセル用のトランジスタ１６の
ソース１４、ドレイン１５及びチャネル領域が形成され
ている半導体層４４が帯状に延在しており、前記半導体
層４４の上層及び下層の一方及び他方で接地線３８及び
ビット線７１、７２が絶縁膜３６、５５、５６、６７を
介して前記半導体層４４に沿って延在しており、前記接
地線３８及び前記ビット線７１、７２が前記ソース１４
または前記ドレイン１５に電気的に接続されている。

【００２１】請求項２のＮＯＲ型フラッシュメモリで
は、請求項１のＮＯＲ型フラッシュメモリにおいて、前
記トランジスタ１６のゲート５２、５４に対して自己整
合的に形成されているコンタクト孔６１、６２から前記
半導体層４４に導入された前記ソース１４または前記ド
レイン１５と同一導電型の不純物６３によって形成され
ており前記半導体層４４を貫通している不純物領域６４
によって、前記下層の前記接地線３８または前記ビット
線７１、７２と前記ソース１４または前記ドレイン１５
とが電気的に接続されている。

【００２２】請求項３のＮＯＲ型フラッシュメモリで
は、請求項１または２のＮＯＲ型フラッシュメモリにお
いて、前記トランジスタ１６のゲート５２、５４と交わ
る方向へ帯状に延在する開口５７ａを有するマスク層５
７を用いた、前記ゲート５２、５４及び前記半導体層４
４を覆っている絶縁膜５６に対するエッチングで、前記
ゲート５２、５４に対して自己整合的なコンタクト孔６
１、６２が形成されている。

【００２３】請求項４のＮＯＲ型フラッシュメモリで
は、請求項１〜３の何れかのＮＯＲ型フラッシュメモリ
において、電荷が浮遊ゲート５２に蓄積される。

【００２４】請求項５のＮＯＲ型フラッシュメモリで
は、請求項１〜３の何れかのＮＯＲ型フラッシュメモリ
において、電荷が絶縁膜１８、１９のトラップに蓄積さ
れる。

【００２５】

【作用】請求項１のＮＯＲ型フラッシュメモリでは、接
地線３８とビット線７１、７２とがメモリセル用のトラ
ンジスタ１６の能動層である半導体層４４の上層と下層
とを延在しているので、接地線３８とビット線７１、７
２とが共に半導体層４４に沿う同じ方向へ延在している
にも拘らず、これらの接地線３８とビット線７１、７２
とを半導体層４４に垂直な方向へずらして配置する必要
がなく、接地線３８とビット線７１、７２とを半導体層
４４に重畳させることができる。

【００２６】請求項２のＮＯＲ型フラッシュメモリで
は、半導体層４４の下層の接地線３８またはビット線７
１、７２とトランジスタ１６のソース１４またはドレイ
ン１５とを電気的に接続している不純物領域６４が、ト
ランジスタ１６のゲート５２、５４に対して自己整合的
に形成されているコンタクト孔６１、６２から半導体層
４４に導入された不純物６３によって形成されているの
で、この不純物領域６４を容易に形成することができ
る。

【００２７】請求項３のＮＯＲ型フラッシュメモリで
は、トランジスタ１６のゲート５２、５４に対して自己
整合的なコンタクト孔６１、６２を形成する際のマスク
層５７が、ゲート５２、５４と交わる方向へ帯状に延在
する開口５７ａを有しており、孤立している孔状の開口
に比べて帯状の開口５７ａは幅を狭くすることができる
ので、コンタクト孔６１、６２の微細化が可能である。

【００２８】

【実施例】以下、浮遊ゲート型のＮＯＲ型フラッシュメ
モリに適用した本願の発明の一実施例を、図１〜１９を
参照しながら説明する。

【００２９】図１〜５が、本実施例を示している。この
実施例を製造するためには、図６に示す様に、主面が＜
１００＞面であり抵抗率が１０〜２０Ω・ｃｍであるｐ
型のＳｉ基板３１の表面に、膜厚が３００ｎｍのＳｉＯ
₂膜３２を熱酸化かＣＶＤで形成する。そして、メモリ
セル部の素子分離領域の他、アライメントマーク、Ｐウ
ェルとＮウェルとの分離領域を後に形成すべき部分に開
口を有するパターンに、フォトレジスト３３を加工す
る。

【００３０】その後、フォトレジスト３３をマスクにし
て、ＳｉＯ₂膜３２とＳｉ基板３１とを異方性ドライエ
ッチングすることによって、幅が５００ｎｍ以下で深さ
が４００ｎｍのトレンチ３４をＳｉ基板３１に形成す
る。そして、フォトレジスト３３を除去した後、ＮＨ₄
ＯＨ＋Ｈ₂Ｏ₂液でＳｉ基板３１の表面を５〜１０ｎｍ
の厚さに亙ってウェットエッチングして、ドライエッチ
ングで受けた損傷を除去する。

【００３１】次に、図７（ａ）に示す様に、後に接地線
及びそれと同時に形成する配線の部分に開口を有するパ
ターンに、フォトレジスト３５を加工する。そして、こ
のフォトレジスト３５をマスクにして、希弗酸溶液でＳ
ｉＯ₂膜３２をウェットエッチングして除去する。その
後、フォトレジスト３５を除去する。

【００３２】次に、膜厚が１０ｎｍのＳｉＯ₂膜を熱酸
化でＳｉ基板３１の表面に形成してから、図７（ｂ）に
示す様に、膜厚が２７０ｎｍのＳｉＯ₂膜３６をＣＶＤ
で堆積させてトレンチ３４上を平坦化する。その後、Ｎ
₂雰囲気中で９００℃、３０分間のアニールを行って、
ＳｉＯ₂膜３６を緻密化させる。

【００３３】次に、フォトレジスト（図示せず）をマス
クにして、ＳｉＯ₂膜３６を異方性ドライエッチングす
ることによって、図８に示す様に、後に形成する接地線
とＳｉ基板３１とのコンタクト孔３７を、トレンチ３４
にアライメントして所定の位置に４００×４６０ｎｍ²
の大きさで開孔する。

【００３４】次に、図９に示す様に、膜厚が２００ｎｍ
でリンをドープした多結晶Ｓｉ膜と膜厚が１００ｎｍの
ＷＳｉ₂膜とを順次に堆積させることによって、膜厚が
３００ｎｍのタングステンポリサイド膜３８を全面に形
成する。そして、フォトレジスト（図示せず）をマスク
にして、タングステンポリサイド膜３８を異方性ドライ
エッチングすることによって、接地線を形成する。

【００３５】この時、図１０に示す様に、タングステン
ポリサイド膜３８同士の間隔ｂ及びタングステンポリサ
イド膜３８とメモリセルアレイ部の端部におけるＳｉＯ
₂膜３６の段差部との間の間隔ｂを互いに等しくする。
なお、タングステンポリサイド膜３８を形成するに際し
て、リンをドープした多結晶Ｓｉ膜を堆積させる代わり
に、不純物を含まない多結晶Ｓｉ膜を堆積させ、この多
結晶Ｓｉ膜に５０ｋｅＶの注入エネルギ及び５×１０¹⁵
ｃｍ^-2のドーズ量でリンまたはヒ素をイオン注入し、１
０００℃、１０秒間のアニールを行ってもよい。

【００３６】次に、図１１に示す様に、膜厚が２５０〜
３００ｎｍのＳｉＯ₂膜４１をＣＶＤで堆積させる。と
ころで、図１０にも示した様に、タングステンポリサイ
ド膜３８の膜厚ａとＳｉＯ₂膜３２の膜厚ａとが互いに
等しいので、メモリセルアレイ部の端部におけるＳｉＯ
₂膜３６の段差とタングステンポリサイド膜３８の膜厚
とが互いに等しく、且つ既述の様にタングステンポリサ
イド膜３８同士の間隔ｂ及びタングステンポリサイド膜
３８とＳｉＯ₂膜３６の段差部との間の間隔ｂも互いに
等しい。

【００３７】従って、堆積させたＳｉＯ₂膜４１によっ
てＳｉ基板３１上の全面が平坦化される。その後、必要
に応じてＳｉＯ₂膜４１の表面を研磨して、この表面の
平坦度を高める。

【００３８】次に、図１２（ａ）に示す様に、Ｓｉ基板
３１とは別のＳｉ基板４２の表面に、膜厚が１００ｎｍ
のＢＰＳＧ膜４３を堆積させ、必要に応じてＢＰＳＧ膜
４３の表面を研磨して、この表面の平坦度を高める。そ
して、Ｓｉ基板３１のＳｉＯ₂膜４１とＳｉ基板４２の
ＢＰＳＧ膜４３とを対接させ、９５０℃の温度を１０分
間に亙って加えて、Ｓｉ基板３１とＳｉ基板４２とを張
り合わせる。

【００３９】次に、図１２（ｂ）に示す様に、トレンチ
３４を埋めているＳｉＯ₂膜３６が露出するまで、Ｓｉ
基板３１のＳｉＯ₂膜４１とは反対側の面を研削及び研
磨する。この結果、Ｓｉ基板３１がＳｉＯ₂膜３６に囲
まれた縞状に残り、このＳｉ基板３１が能動層としての
Ｓｉ層４４になる。

【００４０】次に、Ｓｉ層４４のうちでメモリセルアレ
イ部を含んでいるＰウェルを形成すべき部分をフォトレ
ジスト（図示せず）でマスクして、Ｎウェルを形成すべ
き部分に、１５０ｋｅＶの注入エネルギ及び１×１０¹³
ｃｍ^-2のドーズ量でリンをイオン注入して、この部分の
Ｓｉ層４４の導電型をｎ型に変える。

【００４１】その後、Ｐウェルを形成すべき部分のフォ
トレジストを除去した後、今度はＳｉ層４４のうちでＮ
ウェルを形成すべき部分をフォトレジスト（図示せず）
でマスクする。そして、Ｐウェルを形成すべき部分に、
１５０ｋｅＶの注入エネルギ及び１×１０¹⁴ｃｍ^-2のド
ーズ量でボロンをイオン注入して、この部分のＳｉ層４
４の導電型を表面近傍を残してｐ⁺化する。

【００４２】その後、９５０℃、１０秒間の高速アニー
ルを行って、図１３（ａ）に示す様に、Ｎウェル４５と
Ｐウェル４６とを形成する。そして、図１３（ｂ）に示
す様に、Ｎウェル４５及びＰウェル４６内の幅の広い素
子分離領域に、膜厚が２００ｎｍのＳｉＯ₂膜４７をＬ
ＯＣＯＳ法で形成する。なお、ＳｉＯ₂膜４７下には、
チャネルストッパ４８を形成する。

【００４３】次に、閾値電圧を制御するための不純物の
イオン注入を行った後、図１４に示す様に、Ｓｉ層４４
の表面に、ゲート絶縁膜としてのＳｉＯ₂膜５１を８ｎ
ｍの膜厚に形成する。そして、膜厚が３０ｎｍでリンの
濃度が０．５〜１×１０²⁰ｃｍ^-3である多結晶Ｓｉ膜５
２を堆積させ、Ｓｉ層４４に沿って延在するパターン
に、多結晶Ｓｉ膜５２を異方性ドライエッチングする。

【００４４】その後、多結晶Ｓｉ膜５２の表面に、容量
結合用の絶縁膜としてのＳｉＯ₂膜５３を１２ｎｍの膜
厚に形成する。そして、膜厚が５０ｎｍの多結晶Ｓｉ膜
と膜厚が１００ｎｍのＷＳｉ₂膜とから成るタングステ
ンポリサイド膜５４を全面に形成し、更に膜厚が２００
ｎｍのＳｉＯ₂膜５５をＣＶＤでタングステンポリサイ
ド膜５４上に堆積させる。

【００４５】その後、ＳｉＯ₂膜５５とタングステンポ
リサイド膜５４とＳｉＯ₂膜５３と多結晶Ｓｉ膜５２と
を、Ｓｉ層４４に直交して延在するパターンに連続的に
異方性ドライエッチングすることによって、タングステ
ンポリサイド膜５４で制御ゲートを形成すると共に、多
結晶Ｓｉ膜５２で浮遊ゲートを形成する。

【００４６】その後、ＳｉＯ₂膜５５やタングステンポ
リサイド膜５４等をマスクにして、ヒ素を１０ｋｅＶの
注入エネルギ及び１×１０¹⁴ｃｍ^-2のドーズ量でＳｉ層
４４にイオン注入し、１０００℃、１０分間のアニール
を行うことによって、ｎ型の不純物領域であるソース１
４及びドレイン１５を形成する。ここまでで、メモリセ
ルを形成するトランジスタ１６が完成する。

【００４７】なお、メモリセル部のトランジスタ１６は
非ＬＤＤ構造であるが、周辺回路部のトランジスタ（図
示せず）はＬＤＤ構造にする。このため、ｎ型の不純物
領域を形成するためのイオン注入に続いて、再びヒ素を
１０ｋｅＶの注入エネルギ及び５×１０¹⁵ｃｍ^-2のドー
ズ量でイオン注入することによって、ｎ⁺型の不純物領
域も形成する。

【００４８】次に、図１５に示す様に、膜厚が１２０ｎ
ｍのＳｉＯ₂膜５６をＣＶＤで全面に堆積させた後、Ｓ
ｉ層４４の上方でタングステンポリサイド膜５４と直交
する方向へ帯状に延在する開口５７ａを有するパターン
にフォトレジスト５７を加工する。そして、このフォト
レジスト５７をマスクにして、ソース１４及びドレイン
１５におけるＳｉ層４４の表面が現れるまで、ＳｉＯ₂
膜５６を異方性ドライエッチングする。

【００４９】この結果、ＳｉＯ₂膜５６から成る側壁
が、開口５７ａに対応する部分のタングステンポリサイ
ド膜５４の側面に形成されて、ソース１４及びドレイン
１５に達するコンタクト孔６１、６２が、タングステン
ポリサイド膜５４及び多結晶Ｓｉ膜５２に対して自己整
合的に開孔される。

【００５０】次に、図１６に示す様に、フォトレジスト
５７を残したまま、このフォトレジスト５７やＳｉＯ₂
膜５５、５６等をマスクにして、リン６３を１００ｋｅ
Ｖの注入エネルギ及び５×１０¹⁴ｃｍ^-2のドーズ量と２
００ｋｅＶの注入エネルギ及び５×１０¹⁴ｃｍ^-2のドー
ズ量との２段階で、コンタクト孔６１、６２からＳｉ層
４４へイオン注入した後、１０００℃、１０秒間のアニ
ールを行う。この結果、Ｓｉ層４４を貫通するｎ⁺型の
不純物領域６４が形成され、ソース１４とタングステン
ポリサイド膜３８とが電気的に接続される。

【００５１】なお、不純物領域６４を形成するための不
純物はソース１４及びドレイン１５と同一導電型であれ
ばよく、リン６３の代わりに、例えばヒ素を用いてもよ
い。また、ドレイン１５は接地線としてのタングステン
ポリサイド膜３８ではなく後に形成するビット線と電気
的に接続するので、ドレイン１５には不純物領域６４を
形成する必要はない。しかし、ドレイン１５に不純物領
域６４を形成しない様にするためには、コンタクト孔６
２を覆うパターンのフォトレジストが必要であるので、
ドレイン１５にも不純物領域６４を形成した方が工程が
簡単である。

【００５２】次に、フォトレジスト５７並びにソース１
４及びドレイン１５の表面の自然酸化膜を除去した後、
図１７に示す様に、不純物を含まない多結晶Ｓｉ膜６５
を１２０ｎｍの膜厚で全面に堆積させて、コンタクト孔
６１、６２とタングステンポリサイド膜５４間の凹部と
を埋め込む。そして、タングステンポリサイド膜５４間
の多結晶Ｓｉ膜６５の膜厚が１００ｎｍ程度になるま
で、この多結晶Ｓｉ膜６５をエッチバックする。この
時、多結晶ＳｉとＳｉＯ₂とのエッチング選択比を、２
００：１程度の高い値にする。

【００５３】その後、ヒ素を２０ｋｅＶの注入エネルギ
及び５×１０¹⁵ｃｍ^-2のドーズ量で多結晶Ｓｉ膜６５に
イオン注入し、更にＮ₂雰囲気中で９００℃、１０秒間
のアニールを行って、多結晶Ｓｉ膜６５の厚さ方向の一
部をｎ⁺化する。

【００５４】次に、図１８に示す様に、Ｓｉ₃Ｎ₄膜６
６を５０ｎｍの膜厚で全面に堆積させ、ドレイン１５上
のコンタクト孔６２を覆う部分のＳｉ₃Ｎ₄膜６６のみ
を残して、他の部分のＳｉ₃Ｎ₄膜６６をエッチングで
除去する。そして、Ｓｉ₃Ｎ₄膜６６を耐酸化マスクに
して、このＳｉ₃Ｎ₄膜６６に覆われていない部分の多
結晶Ｓｉ膜６５を酸化して、ＳｉＯ₂膜６７を形成す
る。

【００５５】この時、酸化条件を８５０℃、Ｈ₂／Ｏ₂
＝１．５、６０分間にして、多結晶Ｓｉ膜６５のうちで
少なくともコンタクト孔６１、６２上以外の部分を総て
ＳｉＯ₂膜６７に変換する。この酸化の間に、多結晶Ｓ
ｉ膜６５中に既にドープしてあるヒ素が拡散して、酸化
されずに残った部分の多結晶Ｓｉ膜６５の全体がｎ⁺化
される。

【００５６】次に、図１９に示す様に、１６０℃の熱リ
ン酸でＳｉ₃Ｎ₄膜６６をエッチングする。そして、膜
厚が２ｎｍのＴｉ膜と膜厚が１２ｎｍのＴｉＮ膜とをＣ
ＶＤで順次に堆積させ、更に膜厚が３０ｎｍのＴｉ膜を
スパッタリングで堆積させて、バリアメタル膜としての
Ｔｉ／ＴｉＮ／Ｔｉ膜７１を形成した後、膜厚が４００
ｎｍのＡｌＳｉＣｕ膜７２を堆積させる。

【００５７】その後、フォトレジスト（図示せず）をビ
ット線のパターンに加工し、このフォトレジストをマス
クにしてＡｌＳｉＣｕ膜７２とＴｉ／ＴｉＮ／Ｔｉ膜７
１とを異方性ドライエッチングして、ビット線を形成す
る。このビット線は、Ｓｉ₃Ｎ₄膜６６下に残っていた
多結晶Ｓｉ膜６５を介して、ドレイン１５にコンタクト
している。その後は、表面保護膜（図示せず）の形成等
の従来公知の工程を実行して、本実施例を完成させる。

【００５８】なお、以上の実施例はＮＭＯＳトランジス
タを用いる浮遊ゲート型のＮＯＲ型フラッシュメモリに
本願の発明を適用したものであるが、ＰＭＯＳトランジ
スタを用いる浮遊ゲート型のＮＯＲ型フラッシュメモリ
にも本願の発明を適用することができる。

【００５９】また、図２０に示す様に、膜厚が２ｎｍの
ＳｉＯ₂膜１７と膜厚が５ｎｍのＳｉ₃Ｎ₄膜１８と膜
厚が３ｎｍのＳｉＯ₂膜１９とが順次に積層されてお
り、これらの上を膜厚が１５０ｎｍのタングステンポリ
サイド膜５４が制御ゲートとして延在しているＭＯＮＯ
Ｓ型のＮＯＲ型フラッシュメモリも、上述の実施例とは
ゲート構造が異なるだけであるので、本願の発明を適用
することができる。

【００６０】

【発明の効果】請求項１のＮＯＲ型フラッシュメモリで
は、接地線とビット線とが共に半導体層に沿う同じ方向
へ延在しているにも拘らず、これらの接地線とビット線
とを半導体層に重畳させることができるので、メモリセ
ル面積を小さくして、集積度を高めることができる。

【００６１】請求項２のＮＯＲ型フラッシュメモリで
は、半導体層の下層の接地線またはビット線とトランジ
スタのソースまたはドレインとを電気的に接続している
不純物領域を容易に形成することができるので、製造が
容易である。

【００６２】請求項３のＮＯＲ型フラッシュメモリで
は、トランジスタのゲートに対して自己整合的に形成さ
れているコンタクト孔の微細化が可能であるので、メモ
リセル面積を更に小さくして、集積度を更に高めること
ができる。

【図面の簡単な説明】

【図１】本願の発明の一実施例の平面図である。

【図２】図１のＩＩ−ＩＩ線に沿う位置における側断面
図である。

【図３】図１のＩＩＩ−ＩＩＩ線に沿う位置における側
断面図である。

【図４】図１のＩＶ−ＩＶ線に沿う位置における側断面
図である。

【図５】図１のＶ−Ｖ線に沿う位置における側断面図で
ある。

【図６】一実施例を製造するための最初の工程を示して
おり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿
う位置における側断面図である。

【図７】図６に続く工程を順次に示す側断面図である。

【図８】図７（ｂ）に続く工程を示しており、（ａ）は
平面図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−Ｂ線及び
Ｃ−Ｃ線に沿う位置における側断面図である。

【図９】図８に続く工程を示しており、（ａ）は平面
図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−Ｂ線及びＣ−
Ｃ線に沿う位置における側断面図である。

【図１０】メモリセル部の端部を含む図９（ｃ）の時点
の側断面図である。

【図１１】図９、１０に続く工程を示す側断面図であ
る。

【図１２】図１１に続く工程を順次に示す側断面図であ
る。

【図１３】図１２（ｂ）に続く工程を順次に示す側断面
図である。

【図１４】図１３（ｂ）に続く工程を示しており、
（ａ）は平面図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−
Ｂ線及びＣ−Ｃ線に沿う位置における側断面図である。

【図１５】図１４に続く工程を示しており、（ａ）は平
面図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。

【図１６】図１５に続く工程を示しており、（ａ）は平
面図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。

【図１７】図１６に続く工程を示しており、（ａ）は平
面図、（ｂ）（ｃ）及び（ｄ）は夫々（ａ）のＢ−Ｂ
線、Ｃ−Ｃ線及びＤ−Ｄ線に沿う位置における側断面図
である。

【図１８】図１７に続く工程を示しており、（ａ）は平
面図、（ｂ）（ｃ）（ｄ）及び（ｅ）は夫々（ａ）のＢ
−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う位置に
おける側断面図である。

【図１９】図１８に続く工程を示しており、（ａ）は平
面図、（ｂ）及び（ｃ）は夫々（ａ）のＢ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。

【図２０】本願の発明の別の実施例における要部の側断
面図である。

【図２１】浮遊ゲート型においてドレインへ電子を引き
抜く方式を説明するための側断面図であり、（ａ）は電
子の注入時、（ｂ）は電子の引抜き時を示している。

【図２２】浮遊ゲート型において本願の発明を適用し得
る基板へ電子を引き抜く方式を説明するための側断面図
であり、（ａ）は電子の注入時、（ｂ）は電子の引抜き
時を示している。

【図２３】ＭＯＮＯＳ型において本願の発明を適用し得
る基板へ電子を引き抜く方式を説明するための側断面図
であり、（ａ）は電子の注入時、（ｂ）は電子の引抜き
時を示している。

【図２４】本願の発明の第１従来例の等価回路図であ
る。

【図２５】第１従来例の平面図である。

【図２６】本願の発明の第２従来例及び一実施例の等価
回路図である。

【図２７】第２従来例の平面図である。

【符号の説明】

１４ソース１５ドレイン１６トランジスタ１８Ｓｉ₃Ｎ₄膜１９ＳｉＯ₂膜３６ＳｉＯ₂膜３８タングステンポリサイド膜４４Ｓｉ層５２多結晶Ｓｉ膜５４タングステンポリサイド膜５５ＳｉＯ₂膜５６ＳｉＯ₂膜５７フォトレジスト５７ａ開口６１コンタクト孔６２コンタクト孔６３リン６４不純物領域６７ＳｉＯ₂膜７１Ｔｉ／ＴｉＮ／Ｔｉ膜７２ＡｌＳｉＣｕ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０９Ｃ

Claims

【特許請求の範囲】

【請求項１】メモリセル用のトランジスタのソース、
ドレイン及びチャネル領域が形成されている半導体層が
帯状に延在しており、前記半導体層の上層及び下層の一方及び他方で接地線及
びビット線が絶縁膜を介して前記半導体層に沿って延在
しており、前記接地線及び前記ビット線が前記ソースまたは前記ド
レインに電気的に接続されているＮＯＲ型フラッシュメ
モリ。
【請求項２】前記トランジスタのゲートに対して自己
整合的に形成されているコンタクト孔から前記半導体層
に導入された前記ソースまたは前記ドレインと同一導電
型の不純物によって形成されており前記半導体層を貫通
している不純物領域によって、前記下層の前記接地線ま
たは前記ビット線と前記ソースまたは前記ドレインとが
電気的に接続されている請求項１記載のＮＯＲ型フラッ
シュメモリ。
【請求項３】前記トランジスタのゲートと交わる方向
へ帯状に延在する開口を有するマスク層を用いた、前記
ゲート及び前記半導体層を覆っている絶縁膜に対するエ
ッチングで、前記ゲートに対して自己整合的なコンタク
ト孔が形成されている請求項１または２記載のＮＯＲ型
フラッシュメモリ。
【請求項４】電荷が浮遊ゲートに蓄積される請求項１
〜３の何れか１項に記載のＮＯＲ型フラッシュメモリ。
【請求項５】電荷が絶縁膜のトラップに蓄積される請
求項１〜３の何れか１項に記載のＮＯＲ型フラッシュメ
モリ。