JPH06334178A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06334178A JPH06334178A JP12623193A JP12623193A JPH06334178A JP H06334178 A JPH06334178 A JP H06334178A JP 12623193 A JP12623193 A JP 12623193A JP 12623193 A JP12623193 A JP 12623193A JP H06334178 A JPH06334178 A JP H06334178A
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- semiconductor
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- insulating film
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Abstract
(57)【要約】
【目的】 ＳＯＩタイプの半導体装置において、高キャ
リアモビリティと高電流駆動率を達成できる半導体装置
を提供する。 【構成】 半導体基板１０上に形成された熱酸化膜１４
のチャネル領域にＳｉ薄膜１６が形成されている。さら
にチャネル領域を挟んで対向するように、ソース、ドレ
イン領域２２ａ，２２ｂが半導体基板１０上に直接形成
されている。
リアモビリティと高電流駆動率を達成できる半導体装置
を提供する。 【構成】 半導体基板１０上に形成された熱酸化膜１４
のチャネル領域にＳｉ薄膜１６が形成されている。さら
にチャネル領域を挟んで対向するように、ソース、ドレ
イン領域２２ａ，２２ｂが半導体基板１０上に直接形成
されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ( ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造の半導体装置に関
する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造の半導体装置に関
する。
【０００２】
【従来の技術】絶縁層上にＳｉ単結晶薄膜を形成し、そ
の上にＬＳＩ（集積回路）を形成するＳＯＩ技術による
ＳＯＩ構造の半導体装置が知られている。
の上にＬＳＩ（集積回路）を形成するＳＯＩ技術による
ＳＯＩ構造の半導体装置が知られている。
【０００３】図３は、従来のＳＯＩ構造の半導体装置の
断面図を示している。Ｓｉウエハである半導体基板１上
に形成された絶縁膜２の上に、Ｓｉ薄膜３が形成され、
そしてＳｉ薄膜３上にゲート絶縁膜５を介してゲート電
極６が形成されている。ゲート絶縁膜５直下のＳｉ薄膜
はチャネル形成領域であり、これに隣接したＳｉ薄膜中
にソース、ドレイン領域４ａ，４ｂが形成されている。
Ｓｉ薄膜３チャンネルが形成される時に延びる空乏層よ
りも薄い膜に形成される。
断面図を示している。Ｓｉウエハである半導体基板１上
に形成された絶縁膜２の上に、Ｓｉ薄膜３が形成され、
そしてＳｉ薄膜３上にゲート絶縁膜５を介してゲート電
極６が形成されている。ゲート絶縁膜５直下のＳｉ薄膜
はチャネル形成領域であり、これに隣接したＳｉ薄膜中
にソース、ドレイン領域４ａ，４ｂが形成されている。
Ｓｉ薄膜３チャンネルが形成される時に延びる空乏層よ
りも薄い膜に形成される。
【０００４】ＳＯＩ構造の半導体装置では、完全な素子
分離構造を実現できるため、寄生容量を小さくすること
ができ、キャリアモビリティの高い半導体装置が実現で
きる。
分離構造を実現できるため、寄生容量を小さくすること
ができ、キャリアモビリティの高い半導体装置が実現で
きる。
【０００５】
【発明が解決しようとする課題】ところが実際には、従
来の半導体装置では、同じＳｉ薄膜中にソース、ドレイ
ン領域が形成されるため、Ｓｉ薄膜の厚みが薄くなるに
従い、ソース、ドレイン領域の抵抗が大きくなって寄生
抵抗として働くため、キャリアモビリティが低くなると
いう問題があった。
来の半導体装置では、同じＳｉ薄膜中にソース、ドレイ
ン領域が形成されるため、Ｓｉ薄膜の厚みが薄くなるに
従い、ソース、ドレイン領域の抵抗が大きくなって寄生
抵抗として働くため、キャリアモビリティが低くなると
いう問題があった。
【０００６】さらには、絶縁膜２の熱伝導率が悪いた
め、ソース、ドレイン領域内に生じた熱がこもり温度が
上昇するので、これによってもキャリアモビリティが低
くなるという問題があった。
め、ソース、ドレイン領域内に生じた熱がこもり温度が
上昇するので、これによってもキャリアモビリティが低
くなるという問題があった。
【０００７】その結果、高電流駆動能力が得られないと
いう問題も生じた。
いう問題も生じた。
【０００８】寄生抵抗を低減させる方法としては、ソー
ス、ドレイン領域にメタルあるいはメタルシリサイドを
はりつける方法が行われているが、熱の蓄積の問題が依
然として残ることになる。
ス、ドレイン領域にメタルあるいはメタルシリサイドを
はりつける方法が行われているが、熱の蓄積の問題が依
然として残ることになる。
【０００９】従って、本発明の目的は、寄生抵抗を低減
させ、熱の放散を向上させるという両方の課題を解決し
て、キャリアモビリティ及び電流駆動能力の高い半導体
装置を実現することにある。
させ、熱の放散を向上させるという両方の課題を解決し
て、キャリアモビリティ及び電流駆動能力の高い半導体
装置を実現することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の素子形成領域の所定部分に形成された絶
縁膜と、絶縁膜上に形成されたチャネル領域となる半導
体膜と、半導体膜上に形成されたゲート電極と、半導体
膜を挟んで対向するように半導体基板上に形成されたソ
ース、ドレイン領域となる不純物拡散領域を備え、そし
てソース、ドレイン領域の少なくともどちらか一方が半
導体基板上に直接形成される構造となっている。
半導体基板上の素子形成領域の所定部分に形成された絶
縁膜と、絶縁膜上に形成されたチャネル領域となる半導
体膜と、半導体膜上に形成されたゲート電極と、半導体
膜を挟んで対向するように半導体基板上に形成されたソ
ース、ドレイン領域となる不純物拡散領域を備え、そし
てソース、ドレイン領域の少なくともどちらか一方が半
導体基板上に直接形成される構造となっている。
【００１１】さらに本発明の半導体装置の製造方法は、
半導体基板上の素子形成領域の所定部分に絶縁膜を選択
的に形成する工程と、前記絶縁膜の周囲の半導体基板表
面および前記絶縁膜上に半導体膜を形成する工程と、前
記素子形成領域の全面にゲート電極材料を堆積させ、こ
れを前記選択的に形成された絶縁膜に対応して選択的に
パターニングしてゲート電極を形成する工程と、このゲ
ート電極の周囲の前記半導体膜にイオン注入を行い、ソ
ース、ドレイン領域を形成する工程とを備えた半導体装
置の製造方法である。
半導体基板上の素子形成領域の所定部分に絶縁膜を選択
的に形成する工程と、前記絶縁膜の周囲の半導体基板表
面および前記絶縁膜上に半導体膜を形成する工程と、前
記素子形成領域の全面にゲート電極材料を堆積させ、こ
れを前記選択的に形成された絶縁膜に対応して選択的に
パターニングしてゲート電極を形成する工程と、このゲ
ート電極の周囲の前記半導体膜にイオン注入を行い、ソ
ース、ドレイン領域を形成する工程とを備えた半導体装
置の製造方法である。
【００１２】好適な実施例では、Ｓｉ基板上のトランジ
スタのチャンネル領域の下には、絶縁膜が形成され、そ
の上のチャンネル領域に半導体薄膜がＳＯＩ構造として
形成される。さらに半導体薄膜上にはゲート領域が形成
される。そして半導体薄膜上のゲート領域以外の部分に
はソース、ドレイン領域が形成され, そしてＳｉ基板に
直接接するようにバルク構造となっている。
スタのチャンネル領域の下には、絶縁膜が形成され、そ
の上のチャンネル領域に半導体薄膜がＳＯＩ構造として
形成される。さらに半導体薄膜上にはゲート領域が形成
される。そして半導体薄膜上のゲート領域以外の部分に
はソース、ドレイン領域が形成され, そしてＳｉ基板に
直接接するようにバルク構造となっている。
【００１３】
【作用】上記構成によれば、チャネル領域はＳＯＩ構造
としたので、ＳＯＩ素子の特徴である高いキャリアモビ
リティが達成できる。一方ソース、ドレイン領域はバル
ク構造としたので、それらの領域はチャネル領域に比べ
厚くなり、さらに半導体基板上に直接形成されているの
で、それらの領域の厚みによる寄生抵抗の影響を低減で
き、さらに半導体基板にそれらの領域に生じた熱を逃が
すことができるので放熱効果も高まる従ってＳＯＩ構造
による薄膜化を実現しつつ、寄生抵抗や熱の蓄積の問題
を解決できる。
としたので、ＳＯＩ素子の特徴である高いキャリアモビ
リティが達成できる。一方ソース、ドレイン領域はバル
ク構造としたので、それらの領域はチャネル領域に比べ
厚くなり、さらに半導体基板上に直接形成されているの
で、それらの領域の厚みによる寄生抵抗の影響を低減で
き、さらに半導体基板にそれらの領域に生じた熱を逃が
すことができるので放熱効果も高まる従ってＳＯＩ構造
による薄膜化を実現しつつ、寄生抵抗や熱の蓄積の問題
を解決できる。
【００１４】
【実施例】図２を参照して、本発明にかかる半導体装置
の一実施例を説明する。
の一実施例を説明する。
【００１５】Ｐ型のＳｉ基板である半導体基板１０上に
は素子分離用のフィールド酸化膜１２が形成されてい
る。トランジスタのチャネル領域の下には、絶縁膜とし
て厚さ１０００オングストロームの熱酸化膜１４が形成
されている。そして熱酸化膜１４上のチャンネル領域に
は半導体膜として厚さ１００オングストロームのＳｉ薄
膜１６が形成されている。さらにＳｉ薄膜１６上にはゲ
ート酸化膜１８が形成され、その上にゲート電極２０が
形成されている。そしてＳｉ薄膜１６上で、フィールド
酸化膜１２の一部にかぶさるようにバルク構造のＮ型ソ
ース、ドレイン領域２２ａ，２２ｂが形成されている。
それらの上には層間絶縁膜２４が形成されている。層間
絶縁膜２４にはコンタクトホール２６が開孔されてお
り、その上には配線パターン２８が形成されている。
は素子分離用のフィールド酸化膜１２が形成されてい
る。トランジスタのチャネル領域の下には、絶縁膜とし
て厚さ１０００オングストロームの熱酸化膜１４が形成
されている。そして熱酸化膜１４上のチャンネル領域に
は半導体膜として厚さ１００オングストロームのＳｉ薄
膜１６が形成されている。さらにＳｉ薄膜１６上にはゲ
ート酸化膜１８が形成され、その上にゲート電極２０が
形成されている。そしてＳｉ薄膜１６上で、フィールド
酸化膜１２の一部にかぶさるようにバルク構造のＮ型ソ
ース、ドレイン領域２２ａ，２２ｂが形成されている。
それらの上には層間絶縁膜２４が形成されている。層間
絶縁膜２４にはコンタクトホール２６が開孔されてお
り、その上には配線パターン２８が形成されている。
【００１６】上記説明から明らかなように、本発明の半
導体装置は、チャネル領域にはＳｉ薄膜を形成してＳＯ
Ｉ構造となっている。一方、ソース、ドレイン領域はバ
ルク構造となりチャネル領域に比べ厚くなっている。従
って、ソース、ドレイン領域に生じる寄生抵抗を小さく
できる。さらには、バルク構造により、ソース、ドレイ
ン領域が半導体基板上に直に形成されているので、これ
らの領域に生じる熱が半導体基板に効率よく逃げる。
導体装置は、チャネル領域にはＳｉ薄膜を形成してＳＯ
Ｉ構造となっている。一方、ソース、ドレイン領域はバ
ルク構造となりチャネル領域に比べ厚くなっている。従
って、ソース、ドレイン領域に生じる寄生抵抗を小さく
できる。さらには、バルク構造により、ソース、ドレイ
ン領域が半導体基板上に直に形成されているので、これ
らの領域に生じる熱が半導体基板に効率よく逃げる。
【００１７】図３（ａ）から図３（ｄ）並びに図２を参
照して、上記説明した本発明にかかる半導体装置の製造
方法の一実施例を説明する。
照して、上記説明した本発明にかかる半導体装置の製造
方法の一実施例を説明する。
【００１８】図３（ａ）に示すように、Ｐ型のＳｉ基板
である半導体基板１０上に、選択酸化法により、素子分
離用のフィールド酸化膜１２が形成される。これは、図
示は省略するが、ＬＯＣＯＳ法（ｌｏｃａｌ ｏｘｉｄ
ａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により、まず半導
体基板１０上に酸化膜を形成し、その上に非酸化性のＳ
ｉ窒化膜を形成する。次に素子分離領域のみこれらの膜
を除去し、素子分離領域に不純物をイオン注入によりド
ープし、素子分離領域のみを選択的に酸化してフィール
ド酸化膜１２を形成する。
である半導体基板１０上に、選択酸化法により、素子分
離用のフィールド酸化膜１２が形成される。これは、図
示は省略するが、ＬＯＣＯＳ法（ｌｏｃａｌ ｏｘｉｄ
ａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により、まず半導
体基板１０上に酸化膜を形成し、その上に非酸化性のＳ
ｉ窒化膜を形成する。次に素子分離領域のみこれらの膜
を除去し、素子分離領域に不純物をイオン注入によりド
ープし、素子分離領域のみを選択的に酸化してフィール
ド酸化膜１２を形成する。
【００１９】次に、熱処理によりＳｉ基板１０を熱酸化
させて厚さ１０００オングストロームの熱酸化膜を形成
し、エッチングにより、図３（ｂ）に示すようにチャネ
ル領域のみに熱酸化膜１４を残す。
させて厚さ１０００オングストロームの熱酸化膜を形成
し、エッチングにより、図３（ｂ）に示すようにチャネ
ル領域のみに熱酸化膜１４を残す。
【００２０】そして、エッチングにより熱酸化膜が除去
されＳｉ基板１０が露出している部分に選択的にＳｉ単
結晶をエピタキシャル成長させる。その後、レーザビー
ム、電子ビーム等で、このＳｉ単結晶を加熱・溶融し、
その溶融領域をＳｉ基板１０上で、図３（ｃ）に示すよ
うに，熱酸化膜１４上及びフィールド酸化膜１２上にお
いて横方向成長させ、そして再結晶化させて、厚さ１０
０オングストロームのＳｉ薄膜１６を形成する。
されＳｉ基板１０が露出している部分に選択的にＳｉ単
結晶をエピタキシャル成長させる。その後、レーザビー
ム、電子ビーム等で、このＳｉ単結晶を加熱・溶融し、
その溶融領域をＳｉ基板１０上で、図３（ｃ）に示すよ
うに，熱酸化膜１４上及びフィールド酸化膜１２上にお
いて横方向成長させ、そして再結晶化させて、厚さ１０
０オングストロームのＳｉ薄膜１６を形成する。
【００２１】なお、Ｓｉ薄膜１６を形成する方法として
は、選択エピタキシャル成長の代わりに、図３（ｂ）の
状態で、厚さ１００Ａの非晶質Ｓｉを堆積して、６００
度程度の低温で長時間アニールし、Ｓｉ基板１０が露出
している部分及びその近傍を単結晶化し、その後、図３
（ｃ）に示す形状にパターニングしても良い。
は、選択エピタキシャル成長の代わりに、図３（ｂ）の
状態で、厚さ１００Ａの非晶質Ｓｉを堆積して、６００
度程度の低温で長時間アニールし、Ｓｉ基板１０が露出
している部分及びその近傍を単結晶化し、その後、図３
（ｃ）に示す形状にパターニングしても良い。
【００２２】上記のようにして単結晶のＳｉ薄膜１６を
形成した後、図３（ｄ）に示すように、まず減圧ＣＶＤ
法により、厚さ１００Ａの二酸化シリコンをゲート酸化
膜１８として、Ｓｉ薄膜１６上に堆積する。その後、同
様に減圧ＣＶＤ法により、厚さ４０００Ａのポリシリコ
ンをゲート電極２０として、ゲート酸化膜１８上に堆積
し、リン拡散によりドーピングした後、パターニングす
る。そして、５０ＫＶの加速電圧で、ドーズ量３ｘ１０
ｃｍのヒ素イオンをＳｉ薄膜１６表面から打ち込み、８
５０度の窒素ガス内で３０分間アニールしてヒ素イオン
を活性化させて半導体基板内に達するソース、ドレイン
領域２２ａ，２２ｂを形成する。最後に、図２に示すよ
うに，ＣＶＤ法により厚さ３０００Ａの二酸化シリコン
を層間絶縁膜２４として堆積し、コンタクトホール２６
を開孔した後、アルミニウムで配線パターン２８を形成
する。
形成した後、図３（ｄ）に示すように、まず減圧ＣＶＤ
法により、厚さ１００Ａの二酸化シリコンをゲート酸化
膜１８として、Ｓｉ薄膜１６上に堆積する。その後、同
様に減圧ＣＶＤ法により、厚さ４０００Ａのポリシリコ
ンをゲート電極２０として、ゲート酸化膜１８上に堆積
し、リン拡散によりドーピングした後、パターニングす
る。そして、５０ＫＶの加速電圧で、ドーズ量３ｘ１０
ｃｍのヒ素イオンをＳｉ薄膜１６表面から打ち込み、８
５０度の窒素ガス内で３０分間アニールしてヒ素イオン
を活性化させて半導体基板内に達するソース、ドレイン
領域２２ａ，２２ｂを形成する。最後に、図２に示すよ
うに，ＣＶＤ法により厚さ３０００Ａの二酸化シリコン
を層間絶縁膜２４として堆積し、コンタクトホール２６
を開孔した後、アルミニウムで配線パターン２８を形成
する。
【００２３】以上詳細に説明したように、本発明にかか
る半導体装置は、チャネル領域が絶縁膜である熱酸化膜
上に形成され、一方ソース、ドレイン領域が絶縁膜上に
はなく半導体基板内に達するように形成され、ＳＯＩ構
造とバルク構造の両者を有する。
る半導体装置は、チャネル領域が絶縁膜である熱酸化膜
上に形成され、一方ソース、ドレイン領域が絶縁膜上に
はなく半導体基板内に達するように形成され、ＳＯＩ構
造とバルク構造の両者を有する。
【００２４】なお上記実施例では、ソース、ドレイン領
域２２ａ，２２ｂの両方をバルク構造としたが、ドレイ
ン領域に比べ、ソース領域側に寄生抵抗の影響が出やす
い場合もあり、その場合は、ソース領域２２ａのみをバ
ルク構造とし、ドレイン領域２２ｂはＳＯＩ構造として
も良い。
域２２ａ，２２ｂの両方をバルク構造としたが、ドレイ
ン領域に比べ、ソース領域側に寄生抵抗の影響が出やす
い場合もあり、その場合は、ソース領域２２ａのみをバ
ルク構造とし、ドレイン領域２２ｂはＳＯＩ構造として
も良い。
【００２５】
【発明の効果】以上詳細に説明したように、本発明にか
かる半導体装置よれば、チャネル部はＳＯＩ構造として
薄膜にしたので、ＳＯＩ素子の特徴である高いキャリア
モビリティが達成できる。一方、ソース、ドレイン領域
はバルク構造として、チャネル部に比べ厚くしたので寄
生抵抗の影響を低減でき、さらにソース、ドレイン領域
は半導体基板内部に達しているのでソース、ドレイン領
域に生じた熱を半導体基板に逃がすことができるので放
熱効果も高まる。
かる半導体装置よれば、チャネル部はＳＯＩ構造として
薄膜にしたので、ＳＯＩ素子の特徴である高いキャリア
モビリティが達成できる。一方、ソース、ドレイン領域
はバルク構造として、チャネル部に比べ厚くしたので寄
生抵抗の影響を低減でき、さらにソース、ドレイン領域
は半導体基板内部に達しているのでソース、ドレイン領
域に生じた熱を半導体基板に逃がすことができるので放
熱効果も高まる。
【００２６】さらに本発明にかかる半導体装置よれば、
一部をバルク構造としたので上記のように薄膜化が進む
に伴って生じる寄生抵抗の影響を低減できるので、さら
なる薄膜化が可能になる。
一部をバルク構造としたので上記のように薄膜化が進む
に伴って生じる寄生抵抗の影響を低減できるので、さら
なる薄膜化が可能になる。
【図１】本発明の半導体装置の一実施例を示す素子断面
図。
図。
【図２】本発明の半導体装置の製造方法の一実施例を示
す工程別素子断面図。
す工程別素子断面図。
【図３】従来の半導体装置を示す素子断面図。
１ 半導体基板 ２ 絶縁膜 ３ Ｓｉ薄膜 ４ａ ソース ４ｂ ドレイン ５ ゲート酸化膜 ６ ゲート電極 １０ 半導体基板 １２ フィールド酸化膜 １４ 熱酸化膜 １６ Ｓｉ薄膜 １８ ゲート酸化膜 ２０ ゲート電極 ２２ａ ソース ２２ｂ ドレイン ２４ 層間絶縁膜 ２６ コンタクトホール ２８ 配線パターン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】ところが実際には、従
来の半導体装置では、同じＳｉ薄膜中にソース、ドレイ
ン領域が形成されるため、Ｓｉ薄膜の厚みが薄くなるに
従い、ソース、ドレイン領域の抵抗が大きくなって寄生
抵抗として働くため、電流駆動能力が低くなるという問
題があった。
来の半導体装置では、同じＳｉ薄膜中にソース、ドレイ
ン領域が形成されるため、Ｓｉ薄膜の厚みが薄くなるに
従い、ソース、ドレイン領域の抵抗が大きくなって寄生
抵抗として働くため、電流駆動能力が低くなるという問
題があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】さらには、絶縁膜２の熱伝導率が悪いた
め、ソース、ドレイン領域内に生じた熱がこもり温度が
上昇するので、これによってキャリアモビリティが低く
なるという問題があった。
め、ソース、ドレイン領域内に生じた熱がこもり温度が
上昇するので、これによってキャリアモビリティが低く
なるという問題があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】Ｐ型のＳｉ基板である半導体基板１０上に
は素子分離用のフィールド酸化膜１２が形成されてい
る。トランジスタのチャネル領域の下には、絶縁膜とし
て厚さ１０００オングストロームの熱酸化膜１４が形成
されている。そして熱酸化膜１４上のチャンネル領域に
は半導体膜として厚さ５００オングストロームのＳｉ薄
膜１６が形成されている。さらにＳｉ薄膜１６上にはゲ
ート酸化膜１８が形成され、その上にゲート電極２０が
形成されている。そしてＳｉ薄膜１６上で、フィールド
酸化膜１２の一部にかぶさるようにバルク構造のＮ型ソ
ース、ドレイン領域２２ａ，２２ｂが形成されている。
それらの上には層間絶縁膜２４が形成されている。層間
絶縁膜２４にはコンタクトホール２６が開孔されてお
り、その上には配線パターン２８が形成されている。
は素子分離用のフィールド酸化膜１２が形成されてい
る。トランジスタのチャネル領域の下には、絶縁膜とし
て厚さ１０００オングストロームの熱酸化膜１４が形成
されている。そして熱酸化膜１４上のチャンネル領域に
は半導体膜として厚さ５００オングストロームのＳｉ薄
膜１６が形成されている。さらにＳｉ薄膜１６上にはゲ
ート酸化膜１８が形成され、その上にゲート電極２０が
形成されている。そしてＳｉ薄膜１６上で、フィールド
酸化膜１２の一部にかぶさるようにバルク構造のＮ型ソ
ース、ドレイン領域２２ａ，２２ｂが形成されている。
それらの上には層間絶縁膜２４が形成されている。層間
絶縁膜２４にはコンタクトホール２６が開孔されてお
り、その上には配線パターン２８が形成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】なお、Ｓｉ薄膜１６を形成する方法として
は、選択エピタキシャル成長の代わりに、図３（ｂ）の
状態で、厚さ５００Ａの非晶質Ｓｉを堆積して、６００
度程度の低温で長時間アニールし、Ｓｉ基板１０が露出
している部分及びその近傍を単結晶化し、その後、図３
（ｃ）に示す形状にパターニングしても良い。
は、選択エピタキシャル成長の代わりに、図３（ｂ）の
状態で、厚さ５００Ａの非晶質Ｓｉを堆積して、６００
度程度の低温で長時間アニールし、Ｓｉ基板１０が露出
している部分及びその近傍を単結晶化し、その後、図３
（ｃ）に示す形状にパターニングしても良い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】上記のようにして単結晶のＳｉ薄膜１６を
形成した後、図３（ｄ）に示すように、まず減圧ＣＶＤ
法により、厚さ１００Ａの二酸化シリコンをゲート酸化
膜１８として、Ｓｉ薄膜１６上に堆積する。その後、同
様に減圧ＣＶＤ法により、厚さ４０００Ａのポリシリコ
ンをゲート電極２０として、ゲート酸化膜１８上に堆積
し、リン拡散によりドーピングした後、パターニングす
る。そして、５０ＫＶの加速電圧で、ドーズ量３ｘ１０
１５ｃｍ−２のヒ素イオンをＳｉ薄膜１６表面から打ち
込み、８５０度の窒素ガス内で３０分間アニールしてヒ
素イオンを活性化させて半導体基板内に達するソース、
ドレイン領域２２ａ，２２ｂを形成する。最後に、図２
に示すように，ＣＶＤ法により厚さ３０００Ａの二酸化
シリコンを層間絶縁膜２４として堆積し、コンタクトホ
ール２６を開孔した後、アルミニウムで配線パターン２
８を形成する。
形成した後、図３（ｄ）に示すように、まず減圧ＣＶＤ
法により、厚さ１００Ａの二酸化シリコンをゲート酸化
膜１８として、Ｓｉ薄膜１６上に堆積する。その後、同
様に減圧ＣＶＤ法により、厚さ４０００Ａのポリシリコ
ンをゲート電極２０として、ゲート酸化膜１８上に堆積
し、リン拡散によりドーピングした後、パターニングす
る。そして、５０ＫＶの加速電圧で、ドーズ量３ｘ１０
１５ｃｍ−２のヒ素イオンをＳｉ薄膜１６表面から打ち
込み、８５０度の窒素ガス内で３０分間アニールしてヒ
素イオンを活性化させて半導体基板内に達するソース、
ドレイン領域２２ａ，２２ｂを形成する。最後に、図２
に示すように，ＣＶＤ法により厚さ３０００Ａの二酸化
シリコンを層間絶縁膜２４として堆積し、コンタクトホ
ール２６を開孔した後、アルミニウムで配線パターン２
８を形成する。
Claims (4)
- 【請求項１】半導体基板上の素子形成領域の所定部分に
形成された絶縁膜と、 前記絶縁膜上に形成されたチャネル領域となる半導体膜
と、 前記半導体膜上に形成されたゲート電極と、 前記半導体膜を挟んで対向するように前記半導体基板上
に形成されたソース、ドレイン領域となる不純物拡散領
域を備え、そして前記ソース、ドレイン領域の少なくと
もどちらか一方が前記半導体基板上に直接形成されて成
る半導体装置。 - 【請求項２】半導体基板上の素子形成領域の所定部分に
絶縁膜を選択的に形成する工程と、 前記絶縁膜の周囲の半導体基板表面および前記絶縁膜上
に半導体膜を形成する工程と、 前記素子形成領域の全
面にゲート電極材料を堆積させ、これを前記選択的に形
成された絶縁膜に対応して選択的にパターニングしてゲ
ート電極を形成する工程と、 このゲート電極の周囲の前記半導体膜にイオン注入を行
い、ソース、ドレイン領域を形成する工程とを備えた半
導体装置の製造方法。 - 【請求項３】前記半導体膜を形成する工程が、前記絶縁
膜の周囲の半導体基板表面のエピタキシャル成長させ、
これにより得られたエピタキシャル層から前記絶縁膜上
へ横方向成長をさせることにより行われることを特徴と
する請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記半導体膜を形成する工程が、前記半導
体基板上の全面に非晶質半導体材料を堆積して非晶質半
導体膜を形成し、この非晶質半導体膜をアニールして単
結晶化させることにより行われることを特徴とする請求
項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12623193A JPH06334178A (ja) | 1993-05-27 | 1993-05-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12623193A JPH06334178A (ja) | 1993-05-27 | 1993-05-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334178A true JPH06334178A (ja) | 1994-12-02 |
Family
ID=14930030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12623193A Pending JPH06334178A (ja) | 1993-05-27 | 1993-05-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
-
1993
- 1993-05-27 JP JP12623193A patent/JPH06334178A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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