JPH0633507Y2 - 能動素子基板 - Google Patents
能動素子基板Info
- Publication number
- JPH0633507Y2 JPH0633507Y2 JP1985191535U JP19153585U JPH0633507Y2 JP H0633507 Y2 JPH0633507 Y2 JP H0633507Y2 JP 1985191535 U JP1985191535 U JP 1985191535U JP 19153585 U JP19153585 U JP 19153585U JP H0633507 Y2 JPH0633507 Y2 JP H0633507Y2
- Authority
- JP
- Japan
- Prior art keywords
- supplied
- signal
- element substrate
- active element
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、例えば液晶ディスプレイ装置に用いられる能
動素子基板に関する。
動素子基板に関する。
本考案は能動素子基板に関し、スイッチング素子を負の
スレショルド電圧を有する素子で構成し、電源の無印加
時は素子をオン状態とすることにより、製造工程中の静
電気によるスイッチング素子の破壊を防止できるように
したものである。
スレショルド電圧を有する素子で構成し、電源の無印加
時は素子をオン状態とすることにより、製造工程中の静
電気によるスイッチング素子の破壊を防止できるように
したものである。
例えば液晶を用いてテレビ画像を表示することが提案さ
れている。
れている。
第７図において、（１）はテレビの映像信号が供給され
る入力端子で、この入力端子（１）からの信号がそれぞ
れ例えばＮチャンネルFETからなるスイッチング素子
M1，M2・・・Mmを通じて垂直（Ｙ軸）方向のラインL1，
L2・・・Lmに供給される。なおｍは水平（Ｘ軸）方向の
画素数に相当する数である。さらにｍ段のシフトレジス
タ（２）が設けられ、このシフトレジススタ（２）に水
平周波数のｍ倍のクロック信号Φ1H，Φ2Hが供給され、
このシフトレジスタ（２）の各出力端子からのクロック
信号Φ1H，Φ2Hによって順次走査される駆動パルス信号
φH1，φH2・・・φHmがスイッチング素子M1〜Mmの各制
御端子に供給される。なおシフトレジスタ（２）には低
電位（VSS）と高電位（VDD）が供給され、この２つの電
位の駆動パルスが形成される。
る入力端子で、この入力端子（１）からの信号がそれぞ
れ例えばＮチャンネルFETからなるスイッチング素子
M1，M2・・・Mmを通じて垂直（Ｙ軸）方向のラインL1，
L2・・・Lmに供給される。なおｍは水平（Ｘ軸）方向の
画素数に相当する数である。さらにｍ段のシフトレジス
タ（２）が設けられ、このシフトレジススタ（２）に水
平周波数のｍ倍のクロック信号Φ1H，Φ2Hが供給され、
このシフトレジスタ（２）の各出力端子からのクロック
信号Φ1H，Φ2Hによって順次走査される駆動パルス信号
φH1，φH2・・・φHmがスイッチング素子M1〜Mmの各制
御端子に供給される。なおシフトレジスタ（２）には低
電位（VSS）と高電位（VDD）が供給され、この２つの電
位の駆動パルスが形成される。
また各ラインL1〜Lmにそれぞれ例えばＮチャンネルFET
からなるスイッチング素子M11，M21・・・Mn1，M12，M
22・・・Mn2，・・・M1m，M2m・・・Mnmの一端が接続さ
れる。なおｎは水平走査線数に相当する数である。この
スイッチング素子M11〜Mnmの他端がそれぞれ液晶セルC
11，C21・・・Cnmを通じてターゲット端子（３）に接続
される。
からなるスイッチング素子M11，M21・・・Mn1，M12，M
22・・・Mn2，・・・M1m，M2m・・・Mnmの一端が接続さ
れる。なおｎは水平走査線数に相当する数である。この
スイッチング素子M11〜Mnmの他端がそれぞれ液晶セルC
11，C21・・・Cnmを通じてターゲット端子（３）に接続
される。
さらにｎ段のシフトレジスタ（４）が設けられ、このシ
フトレジスタ（４）に水平周波数のクロック信号Φ1V，
Φ2Vが供給され、このシフトレジスタ（４）の各出力端
子からのクロック信号Φ1V，Φ2Vによって順次走査され
る駆動パルス信号φV1，φV2・・・φVnが、水平（Ｘ
軸）方向のゲート線G1，G2・・・Gnを通じてスイッチン
グ素子M11〜MnmのＸ軸方向の各列（M11〜M1m），（M21
〜M2m）・・・（Mn1〜Mnm）ごとの制御端子にそれぞれ
供給される。なお、シフトレジスタ（４）にもシフトレ
ジスタ（２）と同様にVSSとVDDが供給される。
フトレジスタ（４）に水平周波数のクロック信号Φ1V，
Φ2Vが供給され、このシフトレジスタ（４）の各出力端
子からのクロック信号Φ1V，Φ2Vによって順次走査され
る駆動パルス信号φV1，φV2・・・φVnが、水平（Ｘ
軸）方向のゲート線G1，G2・・・Gnを通じてスイッチン
グ素子M11〜MnmのＸ軸方向の各列（M11〜M1m），（M21
〜M2m）・・・（Mn1〜Mnm）ごとの制御端子にそれぞれ
供給される。なお、シフトレジスタ（４）にもシフトレ
ジスタ（２）と同様にVSSとVDDが供給される。
すなわちこの回路において、シフトレジスタ（２），
（４）には第８図A,Bに示すようなクロック信号Φ1H，
Φ2H、Φ1V，Φ2Vが供給される。そしてシフトレジスタ
（２）からは第８図Ｃに示すように各画素期間ごとにφ
H1〜φHmが出力され、シフトレジスタ（４）からは第８
図Ｄに示すように１水平期間ごとにφV1〜φVnが出力さ
れる。さらに入力端子（１）には第８図Ｅに示すような
信号が供給される。
（４）には第８図A,Bに示すようなクロック信号Φ1H，
Φ2H、Φ1V，Φ2Vが供給される。そしてシフトレジスタ
（２）からは第８図Ｃに示すように各画素期間ごとにφ
H1〜φHmが出力され、シフトレジスタ（４）からは第８
図Ｄに示すように１水平期間ごとにφV1〜φVnが出力さ
れる。さらに入力端子（１）には第８図Ｅに示すような
信号が供給される。
そしてφV1，φH1が出力されているときは、スイッチン
グ素子M1とM11〜M1mがオンされ、入力端子（１）→M1→
L1→M11→C11→ターゲット端子（３）の電流路が形成さ
れて液晶セルC11に入力端子（１）に供給された信号と
ターゲット端子（３）との電位差が供給される。このた
めこのセルC11の容量分に、１番目の画素の信号による
電位差に相当する電荷がサンプルホールドされる。この
電荷量に対応して液晶の光透過率が変化される。これと
同様のことがセルC12〜Cnmについて順次行われ、さらに
次のフィールドの信号が供給された時点で各セルC11〜C
nmの電荷量が書き換えられる。
グ素子M1とM11〜M1mがオンされ、入力端子（１）→M1→
L1→M11→C11→ターゲット端子（３）の電流路が形成さ
れて液晶セルC11に入力端子（１）に供給された信号と
ターゲット端子（３）との電位差が供給される。このた
めこのセルC11の容量分に、１番目の画素の信号による
電位差に相当する電荷がサンプルホールドされる。この
電荷量に対応して液晶の光透過率が変化される。これと
同様のことがセルC12〜Cnmについて順次行われ、さらに
次のフィールドの信号が供給された時点で各セルC11〜C
nmの電荷量が書き換えられる。
このようにして、映像信号の各画素に対応して液晶セル
C11〜Cnmの光透過率が変化され、これが順次繰り返され
てテレビ画像の表示が行われる。
C11〜Cnmの光透過率が変化され、これが順次繰り返され
てテレビ画像の表示が行われる。
なお液晶で表示を行う場合には、一般にその信頼性、寿
命を長くするため交流駆動が用いられる。例えばテレビ
画像の表示においては、１フィールドまたは１フレーム
ごとに映像信号を反転させた信号を入力端子（１）に供
給する。すなわち入力端子（１）には第８図Ｅに示すよ
うに１フィールドまたは１フレームごとに反転された信
号が供給される。
命を長くするため交流駆動が用いられる。例えばテレビ
画像の表示においては、１フィールドまたは１フレーム
ごとに映像信号を反転させた信号を入力端子（１）に供
給する。すなわち入力端子（１）には第８図Ｅに示すよ
うに１フィールドまたは１フレームごとに反転された信
号が供給される。
ところで上述の装置において、スイッチング素子M11〜M
nmは一般にいわゆるエンハンスメント型の素子で形成さ
れており、このためこれらの素子のスレショルド電圧V
thEは正の値になっている。従って上述の装置におい
て、電源の無印加時は一般に各素子の３端子が同電位に
なるので、ソース電位＝ゲート電位であり、素子のソー
スドレイン間はオフ状態になっている。
nmは一般にいわゆるエンハンスメント型の素子で形成さ
れており、このためこれらの素子のスレショルド電圧V
thEは正の値になっている。従って上述の装置におい
て、電源の無印加時は一般に各素子の３端子が同電位に
なるので、ソース電位＝ゲート電位であり、素子のソー
スドレイン間はオフ状態になっている。
ところが例えば上述のような液晶ディスプレイ装置で
は、製造時にいわゆる液晶の配向を行うために、表示面
を毛皮等でこする（ラビング）処理を行う必要がある。
その場合に液晶セルC11〜Cnmに正の静電気が発生する
と、この電荷は例えば第９図に示すように素子M11〜Mnm
のドレインに印加されることになり、ここで素子がオフ
状態でソースドレイン間に電流が流れないときは、ドレ
イン電位が急激に上昇し、この電位がゲートの耐圧を越
えると、ゲートオキサイド膜の永久破壊に至ってしまう
おそれがある。
は、製造時にいわゆる液晶の配向を行うために、表示面
を毛皮等でこする（ラビング）処理を行う必要がある。
その場合に液晶セルC11〜Cnmに正の静電気が発生する
と、この電荷は例えば第９図に示すように素子M11〜Mnm
のドレインに印加されることになり、ここで素子がオフ
状態でソースドレイン間に電流が流れないときは、ドレ
イン電位が急激に上昇し、この電位がゲートの耐圧を越
えると、ゲートオキサイド膜の永久破壊に至ってしまう
おそれがある。
このため装置の歩留りや信頼性が低下し、製造コストが
上昇する要因にもなっていた。
上昇する要因にもなっていた。
従来の装置は上述のように構成されていた。このため従
来の装置では、電源無印加時の静電気の発生等によっ
て、スイッチング素子のゲートが破壊されてしまうなど
の問題点があった。
来の装置では、電源無印加時の静電気の発生等によっ
て、スイッチング素子のゲートが破壊されてしまうなど
の問題点があった。
本考案は、複数の画素の各々にスイッチング素子M11〜M
nmを設けた能動素子基板であって、前記スイッチング素
子を負のスレショルド電圧を有する（ディプレッション
型の）トランジスタで構成し、このトランジスタに前記
負のスレショルド電圧より負方向の低電位レベルを有す
る駆動信号φV1〜φVnを供給することによって前記画素
に映像信号を書き込むことを特徴とする能動素子基板で
ある。
nmを設けた能動素子基板であって、前記スイッチング素
子を負のスレショルド電圧を有する（ディプレッション
型の）トランジスタで構成し、このトランジスタに前記
負のスレショルド電圧より負方向の低電位レベルを有す
る駆動信号φV1〜φVnを供給することによって前記画素
に映像信号を書き込むことを特徴とする能動素子基板で
ある。
この装置によれば、電源の無印加時、スイッチング素子
がオン状態になるので、静電気等による電荷はソースド
レイン間を通じてブリードされ、ドレイン電位が急激に
上昇することがなく、それによってゲートオキサイド膜
が永久破壊されるおそれがなく、歩留り、信頼性等を向
上させることができる。
がオン状態になるので、静電気等による電荷はソースド
レイン間を通じてブリードされ、ドレイン電位が急激に
上昇することがなく、それによってゲートオキサイド膜
が永久破壊されるおそれがなく、歩留り、信頼性等を向
上させることができる。
第１図において、スイッチング素子M11，M12・・・Mnm
がそれぞれディプレッション型の素子で形成される。
がそれぞれディプレッション型の素子で形成される。
ここで素子がディプレッション型に形成された場合に
は、そのスレショルド電圧VthDを例えば第２図の曲線ｂ
に示すように負の電圧に形成することができ、この場合
にゲートソース間の電位差が０であっても、ドレインソ
ース間にI0の電流を流し得るように構成することができ
る。
は、そのスレショルド電圧VthDを例えば第２図の曲線ｂ
に示すように負の電圧に形成することができ、この場合
にゲートソース間の電位差が０であっても、ドレインソ
ース間にI0の電流を流し得るように構成することができ
る。
従って第３図に示すように、素子のソースゲートが同電
位であっても、ドレインに正の静電気が加わった場合に
この電荷を電流I0をもって垂直信号線ヘブリードするこ
とができ、信号線の浮遊容量に吸収して素子のゲートの
破壊を防止することができる。
位であっても、ドレインに正の静電気が加わった場合に
この電荷を電流I0をもって垂直信号線ヘブリードするこ
とができ、信号線の浮遊容量に吸収して素子のゲートの
破壊を防止することができる。
そしてさらにこの装置の駆動は、素子M11〜Mnmの駆動信
号φV1〜φVnを第４図Ｂに示すように従来の駆動信号
（同図Ａ）に対して、低電位レベルのみ（VthE-VthD）
分低下させた信号にて行う。これによれば低電位レベル
での素子M11〜Mnmのオフ条件は保たれ、従来同様に装置
を駆動することができる。
号φV1〜φVnを第４図Ｂに示すように従来の駆動信号
（同図Ａ）に対して、低電位レベルのみ（VthE-VthD）
分低下させた信号にて行う。これによれば低電位レベル
での素子M11〜Mnmのオフ条件は保たれ、従来同様に装置
を駆動することができる。
こうしてこの装置によれば、電源の無印加時にラビング
処理等によって静電気が発生しても、これを良好にブリ
ードして素子の破壊を防止することができ、歩留りや信
頼性を極めて向上させ、また装置の製造コストを低下さ
せることができる。また通常の動作は従来と同様に行う
ことができる。
処理等によって静電気が発生しても、これを良好にブリ
ードして素子の破壊を防止することができ、歩留りや信
頼性を極めて向上させ、また装置の製造コストを低下さ
せることができる。また通常の動作は従来と同様に行う
ことができる。
さらに上述の装置で、図示のように水平のスイッチング
素子M1〜Mmもディプレッション型の素子としてもよい。
これによれば、垂直信号線へブリードされた電荷はさら
に素子M1〜Mmを通じて他の信号線や入力信号ラインへも
ブリードされ、吸収をより良好に行うことができる。
素子M1〜Mmもディプレッション型の素子としてもよい。
これによれば、垂直信号線へブリードされた電荷はさら
に素子M1〜Mmを通じて他の信号線や入力信号ラインへも
ブリードされ、吸収をより良好に行うことができる。
また上述の装置は、第５図に示すようなダブルゲート型
の素子や、第６図に示すような変形ゲートの素子にも同
様に適用することができる。
の素子や、第６図に示すような変形ゲートの素子にも同
様に適用することができる。
なおこの装置は、液晶ディスプレイ装置に限らずフレー
ムメモリや撮像装置、ラインセンサ等にも適用可能であ
る。
ムメモリや撮像装置、ラインセンサ等にも適用可能であ
る。
本考案によれば、電源の無印加時、スイッチング素子が
オン状態になるので、静電気等による電荷はソースドレ
イン間と通じてブリードされ、ドレイン電位が急激に上
昇することがなく、それによってゲートオキサイド膜が
永久破壊されるおそれがなく、歩留り、信頼性等を向上
させることができるようになった。
オン状態になるので、静電気等による電荷はソースドレ
イン間と通じてブリードされ、ドレイン電位が急激に上
昇することがなく、それによってゲートオキサイド膜が
永久破壊されるおそれがなく、歩留り、信頼性等を向上
させることができるようになった。
第１図は本考案の一例の配線図、第２図〜第６図はその
説明のための図、第７図〜第９図は従来の装置の説明の
ための図である。 L1〜Lmは垂直信号ライン、G1〜Gnはゲート線、M11〜Mnm
はスイッチング素子である。
説明のための図、第７図〜第９図は従来の装置の説明の
ための図である。 L1〜Lmは垂直信号ライン、G1〜Gnはゲート線、M11〜Mnm
はスイッチング素子である。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 林 久雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭60−86587（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の画素の各々にスイッチング素子を設
けた能動素子基板であって、 前記スイッチング素子を負のスレッショルド電圧を有す
るトランジスタで構成し、 このトランジスタに前記負のスレッショルド電圧より負
方向の低電位レベルを有する駆動信号を供給することに
よって前記画素のスイッチングを行うことを特徴とする
能動素子基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985191535U JPH0633507Y2 (ja) | 1985-12-12 | 1985-12-12 | 能動素子基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985191535U JPH0633507Y2 (ja) | 1985-12-12 | 1985-12-12 | 能動素子基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299084U JPS6299084U (ja) | 1987-06-24 |
| JPH0633507Y2 true JPH0633507Y2 (ja) | 1994-08-31 |
Family
ID=31145765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985191535U Expired - Lifetime JPH0633507Y2 (ja) | 1985-12-12 | 1985-12-12 | 能動素子基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0633507Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086587A (ja) * | 1983-10-18 | 1985-05-16 | セイコーインスツルメンツ株式会社 | 液晶表示装置 |
-
1985
- 1985-12-12 JP JP1985191535U patent/JPH0633507Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299084U (ja) | 1987-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8542179B2 (en) | Gate signal line driving circuit and display device with suppression of changes in the threshold voltage of the switching elements | |
| US8810495B2 (en) | Display device having a pixel circuit, method for driving display device, and electronic apparatus including display device | |
| JP2708006B2 (ja) | 薄膜集積回路 | |
| JPH07118795B2 (ja) | 液晶ディスプレイ装置の駆動方法 | |
| US20210233448A1 (en) | Pixel circuit and driving method thereof, display substrate, and display device | |
| US7215308B2 (en) | Display drive method, display element, and display | |
| CN108962163A (zh) | 显示驱动电路、显示面板及显示装置 | |
| US8144098B2 (en) | Dot-matrix display refresh charging/discharging control method and system | |
| JPH0534836B2 (ja) | ||
| KR100549321B1 (ko) | 평면표시장치와 그 제조방법 | |
| US9407267B2 (en) | Level conversion circuit and liquid crystal display device using the same | |
| JPH0633507Y2 (ja) | 能動素子基板 | |
| JPH0451835B2 (ja) | ||
| JP2005128101A (ja) | 液晶表示装置 | |
| JPS60123896A (ja) | 映像表示装置の駆動方式 | |
| JPH01291216A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP5495973B2 (ja) | 液晶表示装置、液晶表示装置の駆動方法、及び、電子機器 | |
| TWI356382B (en) | Active matrix liquid crystal display device and co | |
| CN114974161A (zh) | 一种像素驱动电路及显示面板 | |
| JP3192547B2 (ja) | 液晶表示装置の駆動方法 | |
| JPS62145289A (ja) | ドライバ−内蔵アクテイブマトリクスパネル | |
| JP2576854B2 (ja) | 液晶装置 | |
| JP4200709B2 (ja) | 表示駆動方法、表示素子、及び表示装置 | |
| JP5495974B2 (ja) | 液晶表示装置、液晶表示装置の駆動方法、及び、電子機器 | |
| CN109686331A (zh) | 液晶像素电路、其驱动方法、液晶显示面板及显示装置 |