JPH06337801A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH06337801A JPH06337801A JP5127645A JP12764593A JPH06337801A JP H06337801 A JPH06337801 A JP H06337801A JP 5127645 A JP5127645 A JP 5127645A JP 12764593 A JP12764593 A JP 12764593A JP H06337801 A JPH06337801 A JP H06337801A
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- Japan
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- Granted
Links
- 238000012360 testing method Methods 0.000 abstract description 9
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 101150052012 PPP1R14B gene Proteins 0.000 description 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】ステータスレジスタＰＳＷの一部分である条件
フラグを外部端子に出力することにより、ＬＳＩテスタ
を用いた機能テストのテスト時間を短縮すること。 【構成】ステータスレジスタＰＳＷ１に格納されている
条件フラグをフラグ出力ラッチ２および出力バッファ３
を介してフラグ表示端子４−７に出力する。
フラグを外部端子に出力することにより、ＬＳＩテスタ
を用いた機能テストのテスト時間を短縮すること。 【構成】ステータスレジスタＰＳＷ１に格納されている
条件フラグをフラグ出力ラッチ２および出力バッファ３
を介してフラグ表示端子４−７に出力する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にテストパタン量の削減およびテスト時間の短縮
に関する。
し、特にテストパタン量の削減およびテスト時間の短縮
に関する。
【０００２】
【従来の技術】従来、この種のマイクロプロセッサは図
３に示すように演算命令を実行すると、論理演算回路１
６およびシフト回路１５の出力信号は制御記憶手段１１
によって制御されるデコーダ１０を介してステータスレ
ジスタＰＳＷ（ＰｒｏｇｒａｍＳｔａｔｕｓ Ｗｏｒ
ｄ）１の特定のビット位置に条件フラグとして格納され
る。演算命令の実行によって条件フラグが正常に変化す
ることを外部から検証するためには、演算命令の実行直
前および実行直後においてステータスレジスタＰＳＷ１
の内容を制御記憶手段１１によって制御されるデコーダ
１０を介して内部バスＳ１１４に転送し、内部バスＳ１
１４に接続しているレジスタファイル１７内の汎用レジ
スタに格納するための命令と汎用レジスタに格納された
条件フラグを内部バスＲ１２およびデータライトバッフ
ァ１８を介してデータバス１９に出力する命令を実行す
る必要がある。
３に示すように演算命令を実行すると、論理演算回路１
６およびシフト回路１５の出力信号は制御記憶手段１１
によって制御されるデコーダ１０を介してステータスレ
ジスタＰＳＷ（ＰｒｏｇｒａｍＳｔａｔｕｓ Ｗｏｒ
ｄ）１の特定のビット位置に条件フラグとして格納され
る。演算命令の実行によって条件フラグが正常に変化す
ることを外部から検証するためには、演算命令の実行直
前および実行直後においてステータスレジスタＰＳＷ１
の内容を制御記憶手段１１によって制御されるデコーダ
１０を介して内部バスＳ１１４に転送し、内部バスＳ１
１４に接続しているレジスタファイル１７内の汎用レジ
スタに格納するための命令と汎用レジスタに格納された
条件フラグを内部バスＲ１２およびデータライトバッフ
ァ１８を介してデータバス１９に出力する命令を実行す
る必要がある。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサでは演算命令の実行に応じて変化する条件
フラグを外部から検証するために、条件フラグに変化を
与える演算命令の直前および直後にステータスレジスタ
ＰＳＷ１の内容を汎用レジスタに転送する命令と前記汎
用レジスタの内容をデータバスに出力する命令をあらか
じめ挿入する必要があるため、テストパタンの量が多く
なりテストに要する時間もテストパタン量に比例して長
くなるという欠点がある。さらに、従来の方法では条件
フラグに変化を与える演算命令の直前および直後にステ
ータスレジスタＰＳＷ１の内容を汎用レジスタに転送す
る命令と前記汎用レジスタの内容をデータバスに出力す
る命令を挿入しなければならないため、連続する演算命
令の実行途中における条件フラグの変化やクロック毎に
おける条件フラグの変化を外部から検証することができ
ないという欠点もある。
ロプロセッサでは演算命令の実行に応じて変化する条件
フラグを外部から検証するために、条件フラグに変化を
与える演算命令の直前および直後にステータスレジスタ
ＰＳＷ１の内容を汎用レジスタに転送する命令と前記汎
用レジスタの内容をデータバスに出力する命令をあらか
じめ挿入する必要があるため、テストパタンの量が多く
なりテストに要する時間もテストパタン量に比例して長
くなるという欠点がある。さらに、従来の方法では条件
フラグに変化を与える演算命令の直前および直後にステ
ータスレジスタＰＳＷ１の内容を汎用レジスタに転送す
る命令と前記汎用レジスタの内容をデータバスに出力す
る命令を挿入しなければならないため、連続する演算命
令の実行途中における条件フラグの変化やクロック毎に
おける条件フラグの変化を外部から検証することができ
ないという欠点もある。
【０００４】
【課題を解決するための手段】演算命令の実行結果に応
じて変化する条件フラグと、前記条件フラグを格納する
ステータスレジスタと、前記条件フラグの状態により条
件分岐を行う命令を備えるマイクロプロセッサにおい
て、前記条件フラグとして演算結果の符号を反映させる
フラグと演算結果のオーバフロウを反映させるフラグと
演算結果の桁あふれを反映させるフラグと演算結果がゼ
ロであることを反映させるフラグのいずれかを含む事を
特徴とし、前記条件フラグを外部に表示するためのフラ
グ表示端子と前記ステータスレジスタに格納された前記
条件フラグを前記フラグ表示端子に出力する手段を有し
ている。
じて変化する条件フラグと、前記条件フラグを格納する
ステータスレジスタと、前記条件フラグの状態により条
件分岐を行う命令を備えるマイクロプロセッサにおい
て、前記条件フラグとして演算結果の符号を反映させる
フラグと演算結果のオーバフロウを反映させるフラグと
演算結果の桁あふれを反映させるフラグと演算結果がゼ
ロであることを反映させるフラグのいずれかを含む事を
特徴とし、前記条件フラグを外部に表示するためのフラ
グ表示端子と前記ステータスレジスタに格納された前記
条件フラグを前記フラグ表示端子に出力する手段を有し
ている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図２
は図１に示した実施例の信号波形図である。
る。図１は本発明の一実施例のブロック図である。図２
は図１に示した実施例の信号波形図である。
【０００６】演算命令を実行すると、論理演算回路１６
およびシフト回路１５の出力信号は制御記憶手段１１に
よって制御されるデコーダ１０を介してステータスレジ
スタＰＳＷ（Ｐｒｏｇｒａｍ Ｓｔａｔｕｓ Ｗｏｒ
ｄ）１の特定のビット位置に条件フラグとして格納され
る。図１を参照しながら演算命令の実行によって条件フ
ラグが正常に変化することを外部から検証する場合につ
いて説明する。ステータスレジスタＰＳＷ１の下位４ビ
ットに格納される４つの条件フラグ（３ビット目にキャ
リーフラグ、２ビット目にオーバフロウフラグ、１ビッ
ト目にサインフラグ、０ビット目にゼロフラグがアサイ
ンされている）は、クロック信号ＰＨＩ２に同期してフ
ラグ出力ラッチ２に格納される。フラグ出力ラッチ２に
格納された条件フラグの内容はフラグ出力ラッチ２に接
続された出力バッファ３を介してクロック信号ＰＨＩ１
に同期しながらフラグ表示端子４−７（キャリーフラグ
表示端子ＴＥＳＴＣＡＲＲＹ４，オーバフロウフラグ表
示端子ＴＥＳＴＯＶＥＲ５、サインフラグ表示端子ＴＥ
ＳＴＳＩＧＮ６、ゼロフラグ表示端子ＴＥＳＴＺＥＲＯ
７）にそれぞれ出力される。フラグ出力端子４−７に出
力された条件フラグの状態はＬＳＩテスタを用いてクロ
ック毎に期待値と照合される。フラグ表示制御端子ＴＥ
ＳＴＩＮ（０）９はラッチ８を介して出力バッファ３に
接続し、出力バッファ３の出力制御を行う。ＬＳＩテス
タを用いて条件フラグの変化をクロック毎に期待値と照
合する場合は表示制御端子９をアクティブにすることに
より、フラグ出力ラッチ２の内容がフラグ表示端子４−
７に出力される。ＬＳＩテスタを用いて条件フラグの変
化を検証する必要がない場合はフラグ表示端子９をイン
アクティブにすることによりフラグ表示端子４−７をハ
イインピーダンス状態にし、出力バッファで消費される
電力を低減することができる。
およびシフト回路１５の出力信号は制御記憶手段１１に
よって制御されるデコーダ１０を介してステータスレジ
スタＰＳＷ（Ｐｒｏｇｒａｍ Ｓｔａｔｕｓ Ｗｏｒ
ｄ）１の特定のビット位置に条件フラグとして格納され
る。図１を参照しながら演算命令の実行によって条件フ
ラグが正常に変化することを外部から検証する場合につ
いて説明する。ステータスレジスタＰＳＷ１の下位４ビ
ットに格納される４つの条件フラグ（３ビット目にキャ
リーフラグ、２ビット目にオーバフロウフラグ、１ビッ
ト目にサインフラグ、０ビット目にゼロフラグがアサイ
ンされている）は、クロック信号ＰＨＩ２に同期してフ
ラグ出力ラッチ２に格納される。フラグ出力ラッチ２に
格納された条件フラグの内容はフラグ出力ラッチ２に接
続された出力バッファ３を介してクロック信号ＰＨＩ１
に同期しながらフラグ表示端子４−７（キャリーフラグ
表示端子ＴＥＳＴＣＡＲＲＹ４，オーバフロウフラグ表
示端子ＴＥＳＴＯＶＥＲ５、サインフラグ表示端子ＴＥ
ＳＴＳＩＧＮ６、ゼロフラグ表示端子ＴＥＳＴＺＥＲＯ
７）にそれぞれ出力される。フラグ出力端子４−７に出
力された条件フラグの状態はＬＳＩテスタを用いてクロ
ック毎に期待値と照合される。フラグ表示制御端子ＴＥ
ＳＴＩＮ（０）９はラッチ８を介して出力バッファ３に
接続し、出力バッファ３の出力制御を行う。ＬＳＩテス
タを用いて条件フラグの変化をクロック毎に期待値と照
合する場合は表示制御端子９をアクティブにすることに
より、フラグ出力ラッチ２の内容がフラグ表示端子４−
７に出力される。ＬＳＩテスタを用いて条件フラグの変
化を検証する必要がない場合はフラグ表示端子９をイン
アクティブにすることによりフラグ表示端子４−７をハ
イインピーダンス状態にし、出力バッファで消費される
電力を低減することができる。
【０００７】
【発明の効果】以上説明したように本発明は、ステータ
スレジスタの内部にある条件フラグの変化を外部からフ
ラグ表示端子を通してリアルタイムに観測することがで
きるため、ステータスレジスタの内部にある条件フラグ
をデータバスに出力するための命令を挿入する必要がな
くなり条件フラグの変化を外部から検証するために必要
なテストパタン量およびテスト時間を低減することがで
きると同時にダイナミックに変化する条件フラグをクロ
ック毎に検証することができるため検証の精度を高める
ことができるという効果がある。
スレジスタの内部にある条件フラグの変化を外部からフ
ラグ表示端子を通してリアルタイムに観測することがで
きるため、ステータスレジスタの内部にある条件フラグ
をデータバスに出力するための命令を挿入する必要がな
くなり条件フラグの変化を外部から検証するために必要
なテストパタン量およびテスト時間を低減することがで
きると同時にダイナミックに変化する条件フラグをクロ
ック毎に検証することができるため検証の精度を高める
ことができるという効果がある。
【図１】本発明の一実施例のブロック図。
【図２】図１に示した実施例の信号波形図。
【図３】従来例のブロック図。
１ ステータスレジスタＰＳＷ ２ フラグ出力ラッチ ３ 出力バッファ ４ キャリーフラグ表示端子 ５ オーバフロウフラグ表示端子 ６ サインフラグ表示端子 ７ ゼロフラグ表示端子 ８ ラッチ ９ フラグ表示制御端子 １０ デコーダ １１ 制御記憶手段 １２ Ｒ内部バス １３ Ｓ２内部バス １４ Ｓ１内部バス １５ シフト回路 １６ 論理演算回路 １７ レジスタファイル（汎用レジスタ） １８ ライトデータバッファ １９ データバス
Claims (1)
- 【請求項１】 演算命令の実行結果に応じて変化する条
件フラグと、前記条件フラグを格納するステータスレジ
スタと、前記条件フラグの状態により条件分岐を行う命
令を備えるマイクロプロセッサにおいて、前記条件フラ
グとして演算結果の符号を反映させるフラグと演算結果
のオーバフロウを反映させるフラグと演算結果の桁あふ
れを反映させるフラグと演算結果がゼロであることを反
映させるフラグのいずれかを含み、前記条件フラグを外
部に表示するためのフラグ表示端子と前記ステータスレ
ジスタに格納された前記条件フラグを前記フラグ表示端
子に出力する手段を備えることを特徴とするマイクロプ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12764593A JP3216325B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12764593A JP3216325B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337801A true JPH06337801A (ja) | 1994-12-06 |
| JP3216325B2 JP3216325B2 (ja) | 2001-10-09 |
Family
ID=14965220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12764593A Expired - Fee Related JP3216325B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216325B2 (ja) |
-
1993
- 1993-05-31 JP JP12764593A patent/JP3216325B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3216325B2 (ja) | 2001-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
|
| LAPS | Cancellation because of no payment of annual fees |