JPH0423051A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0423051A JPH0423051A JP2128046A JP12804690A JPH0423051A JP H0423051 A JPH0423051 A JP H0423051A JP 2128046 A JP2128046 A JP 2128046A JP 12804690 A JP12804690 A JP 12804690A JP H0423051 A JPH0423051 A JP H0423051A
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- Japan
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- microprocessor
- bus
- bus cycle
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Software Systems (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインサーキット・エミュレータ（以降ＩＣＥと
称す）用マイクロプロセッサ機能に関し、特にユーザー
空間とＩＣＥ空間の識別手段を有するマイクロプロセッ
サ機能に関する。
称す）用マイクロプロセッサ機能に関し、特にユーザー
空間とＩＣＥ空間の識別手段を有するマイクロプロセッ
サ機能に関する。
従来、この種のマイクロプロセッサは、第一に小規模な
マイクロプロセッサに於いては前記小規模マイクロプロ
セッサが持つアドレス空間の数個の小空間に分割し、前
記小空間に対応付けられた内蔵メモリに所望の値を予め
設定しておくことにより、各小空間へのアクセス毎に前
記予め設定の所望値を外部端子に得ていた。前記小規模
マイクロプロセッサ用ＩＣは、前記内蔵メモリにユ−ザ
ー空間とＩＣＥ空間の区別を示す状態ビットを設定する
ことにより、小空間毎にユーザー空間とＩＣＥ空間の識
別を行っていた。
マイクロプロセッサに於いては前記小規模マイクロプロ
セッサが持つアドレス空間の数個の小空間に分割し、前
記小空間に対応付けられた内蔵メモリに所望の値を予め
設定しておくことにより、各小空間へのアクセス毎に前
記予め設定の所望値を外部端子に得ていた。前記小規模
マイクロプロセッサ用ＩＣは、前記内蔵メモリにユ−ザ
ー空間とＩＣＥ空間の区別を示す状態ビットを設定する
ことにより、小空間毎にユーザー空間とＩＣＥ空間の識
別を行っていた。
又、第二に中太規模マイクロプロセッサに於いては、前
記小規模マイクロプロセッサが持つ小空間毎に対応した
内蔵メモリ及びその情報を伝える外部端子を有しておら
ず、その同等の機能を前記中太規模マイクロプロセッサ
外部回路により実現していた。
記小規模マイクロプロセッサが持つ小空間毎に対応した
内蔵メモリ及びその情報を伝える外部端子を有しておら
ず、その同等の機能を前記中太規模マイクロプロセッサ
外部回路により実現していた。
又、第三に中太規模マイクロプロセッサに於ける上述手
段とは別のユーザー空間とＩＣＥ空間の識別手段（以降
単に空間識別手段と称す）として、通常状態としてＩＣ
Ｅモニタ・プログラムが走行する状態（以降ＩＣＥモー
ドと称す）に於いて、直後ノマイクロプロセッサ外部Ｉ
１０又はメモリに対するリード又はライト・アクセスの
１バス・サイクルがユーザー空間に対するアクセスであ
ることを示すＩＣＥ空間アクセス・バス・サイクルをＩ
ＣＥモニタ・フログラム中で起動することと、前記ＩＣ
Ｅモニタ・プログラム指示による前記ｌバス・サイクル
のユーザー空間アクセスへの切り換え用マイクロプロセ
ッサ外部回路を必要とした。
段とは別のユーザー空間とＩＣＥ空間の識別手段（以降
単に空間識別手段と称す）として、通常状態としてＩＣ
Ｅモニタ・プログラムが走行する状態（以降ＩＣＥモー
ドと称す）に於いて、直後ノマイクロプロセッサ外部Ｉ
１０又はメモリに対するリード又はライト・アクセスの
１バス・サイクルがユーザー空間に対するアクセスであ
ることを示すＩＣＥ空間アクセス・バス・サイクルをＩ
ＣＥモニタ・フログラム中で起動することと、前記ＩＣ
Ｅモニタ・プログラム指示による前記ｌバス・サイクル
のユーザー空間アクセスへの切り換え用マイクロプロセ
ッサ外部回路を必要とした。
次に上述の従来技術に関し、図面を参照して説明する。
第７図は、前記従来技術の小規模マイクロプロセッサの
空間識別機構を示すブロック図であり、第８図は第７図
を説明するタイミング図である。
空間識別機構を示すブロック図であり、第８図は第７図
を説明するタイミング図である。
小規模マイクロプロセッサ２０６は、空間識別機構とし
て、ファームウェア（以降Ｆ／Ｗと称す）から書換え可
能なマツピングレジスタ１１９と、前記マツピングレジ
スタ１１９に設定された値を入力とし、外部アドレス・
バスＡ１５−０１１５の内部情報であるアドレス内部バ
ス１１６の一部（一般には上位数ビット、本例では３ビ
ット）を選択信号とするマルチプレクサ１２０と、前記
マルチプレクサ１２０出力である空間識別白信号１２３
とを有していた。
て、ファームウェア（以降Ｆ／Ｗと称す）から書換え可
能なマツピングレジスタ１１９と、前記マツピングレジ
スタ１１９に設定された値を入力とし、外部アドレス・
バスＡ１５−０１１５の内部情報であるアドレス内部バ
ス１１６の一部（一般には上位数ビット、本例では３ビ
ット）を選択信号とするマルチプレクサ１２０と、前記
マルチプレクサ１２０出力である空間識別白信号１２３
とを有していた。
前記マツピング・レジスタ１１９は、Ｆ／Ｗプログラム
指示によるＦ／Ｗライト・ストローブ１０９アクテイブ
時のＦ／Ｗデータ・バス１０８の値をラッチする。
指示によるＦ／Ｗライト・ストローブ１０９アクテイブ
時のＦ／Ｗデータ・バス１０８の値をラッチする。
Ｆ／Ｗは、上位ソフトウェアにより、前記マツピング・
レジスタ１１９の書換え処理を行うのが一般的である。
レジスタ１１９の書換え処理を行うのが一般的である。
前記マツピング・レジスタ１１９の各ビット出力は、前
記マルチプレクサ１２０の選択信号であるアドレス内部
バス１１６の一部で区分されるアドレス空間に対応して
おり、本例では８Ｋｂｙｔｅ毎の８空間を分担する。
記マルチプレクサ１２０の選択信号であるアドレス内部
バス１１６の一部で区分されるアドレス空間に対応して
おり、本例では８Ｋｂｙｔｅ毎の８空間を分担する。
前記空間識別内部信号１２３は、他のアドレス内部バス
１１６．ステータス内部信号１１２゜リード／ライト内
部指示信号１１１．バス・サイクル開始内部信号１１７
．バス・サイクル期間内部指示信号１１８と同様に、バ
ス・サイクル進行ストローブ１１４により同タイミング
で出力ラッチ１０６群にラッチされ、各々空間識別信号
ＩＣＥ／ＶＳＲ１０４，アドレス・バスＡ ＋ ５−０
１１５゜アクセス制御ステータスＳ Ｔ２−０１０２、
リード／ライト制御信号Ｒ／Ｗ１０３、バス・サイクル
開始指示信号ＢＣＹＳＴ１２１．バス・サイクル期間指
示信号ＤＳ１２２信号となる。
１１６．ステータス内部信号１１２゜リード／ライト内
部指示信号１１１．バス・サイクル開始内部信号１１７
．バス・サイクル期間内部指示信号１１８と同様に、バ
ス・サイクル進行ストローブ１１４により同タイミング
で出力ラッチ１０６群にラッチされ、各々空間識別信号
ＩＣＥ／ＶＳＲ１０４，アドレス・バスＡ ＋ ５−０
１１５゜アクセス制御ステータスＳ Ｔ２−０１０２、
リード／ライト制御信号Ｒ／Ｗ１０３、バス・サイクル
開始指示信号ＢＣＹＳＴ１２１．バス・サイクル期間指
示信号ＤＳ１２２信号となる。
第８図を参照すると、ここで、前記マツピング・メモリ
１２４はすでにＦ／Ｗで設定されているものとすると、
前記小規模マイクロフロセッザ２０６が、外部資源に対
しアクセスしようとする際アドレス内部バス１１６が変
化し所望のアドレス値に安定すると（時点■）マルチプ
レクサ１２０もその選択が安定し、小遅延を置いて、空
間識別内部信号１２３が安定する（時点■）。
１２４はすでにＦ／Ｗで設定されているものとすると、
前記小規模マイクロフロセッザ２０６が、外部資源に対
しアクセスしようとする際アドレス内部バス１１６が変
化し所望のアドレス値に安定すると（時点■）マルチプ
レクサ１２０もその選択が安定し、小遅延を置いて、空
間識別内部信号１２３が安定する（時点■）。
前記アドレス内部バス１１６．空間識別内部信号１２３
及びバスサイクル開始内部信号１１７゜バスサイクル期
間内部指示信号１１８等は、前記バスサイクル進行スト
ローブ１１４がアクティブ（レベル“１”）となる始点
（時点■）から各々Ａ １５−６１１５．ＩＣＥ／ＵＳ
ＲＩ ０４．ＢＣＹＳＴ１２１、Ｄ不−１２２として、
同時に又は小遅延差の範囲で同時に変化、安定する。
及びバスサイクル開始内部信号１１７゜バスサイクル期
間内部指示信号１１８等は、前記バスサイクル進行スト
ローブ１１４がアクティブ（レベル“１”）となる始点
（時点■）から各々Ａ １５−６１１５．ＩＣＥ／ＵＳ
ＲＩ ０４．ＢＣＹＳＴ１２１、Ｄ不−１２２として、
同時に又は小遅延差の範囲で同時に変化、安定する。
次に前記従来技術の中太規模マイクロプロセッサでの空
間識別の実現方法についてブロック図第９図及びその動
作タイミングの説明図である第１０図を参照して説明す
る。中太規模マイクロプロセッサ１２５のＡ３１−０１
１５の一部（本例ではＡ３１−１ｇ）をマツピング・メ
モリ１２４のアドレス入力へ供給し、前記マツピング・
メモリ１２４に予め設定しておいたマツピング情報をＩ
ＣＥ／ＵＳＲ１０４信号として出力させる。前記マツピ
ング・メモリ１２４には、一般に通常の高速スタティッ
クＲＡＭが使用されており、大規模マイクロプロセッサ
の高速動作周波数域ではそｈでも尚、第１０図に示すよ
うにＡ ｓ ＋−０，５Ｔ２−０．Ｒ／Ｗに対し相対的
に遅延大となる。
間識別の実現方法についてブロック図第９図及びその動
作タイミングの説明図である第１０図を参照して説明す
る。中太規模マイクロプロセッサ１２５のＡ３１−０１
１５の一部（本例ではＡ３１−１ｇ）をマツピング・メ
モリ１２４のアドレス入力へ供給し、前記マツピング・
メモリ１２４に予め設定しておいたマツピング情報をＩ
ＣＥ／ＵＳＲ１０４信号として出力させる。前記マツピ
ング・メモリ１２４には、一般に通常の高速スタティッ
クＲＡＭが使用されており、大規模マイクロプロセッサ
の高速動作周波数域ではそｈでも尚、第１０図に示すよ
うにＡ ｓ ＋−０，５Ｔ２−０．Ｒ／Ｗに対し相対的
に遅延大となる。
第１１図は、前述の小規模マイクロプロセッサ又は、空
間識別用マツピング・メモリを外部に付加した中太規模
マイクロプロセッサを用いたＩＣＥシステム構成例のブ
ロック図であり、第１２図は第１１図に於ける動作タイ
ミングの例である。
間識別用マツピング・メモリを外部に付加した中太規模
マイクロプロセッサを用いたＩＣＥシステム構成例のブ
ロック図であり、第１２図は第１１図に於ける動作タイ
ミングの例である。
第１１図を参照すると、ＩＣＥ／ＵＳＲ１０４信号によ
り、前記中太規模マイクロプロセッサ１２５出力のＢＣ
ＹＳＴ１２１．Ｄ百１２２は排他的にニー１３２、ＵＳ
ＲＤＳ１３３として、ＩＣＥ空間にハードウェア１２７
にはＩＣＥＢＣＹＳＴＩ ３０゜ＩＣＥＤＳｌ ３１と
して各々供給される。
り、前記中太規模マイクロプロセッサ１２５出力のＢＣ
ＹＳＴ１２１．Ｄ百１２２は排他的にニー１３２、ＵＳ
ＲＤＳ１３３として、ＩＣＥ空間にハードウェア１２７
にはＩＣＥＢＣＹＳＴＩ ３０゜ＩＣＥＤＳｌ ３１と
して各々供給される。
中太規模マイクロプロセッサ使用時には、マツピングを
外部メモリにより行なっているため、第１２図で示すよ
うに、ＩＣＥ／ＵＳＲＩ ０４信号の遅延大により、破
線■遅延に対し破線■のＵＳＲＢＣＹＳＴｌ ３２パル
ス中年足及び破線■のＩＣＥＢＣＹＳＴｌ ３０のノイ
ズを、破線■遅延に対し破線■のＵＳＲＢＣＹＳＴｌ
３２ノイズ及び破線■のＩＣＥＢＣＹＳＴｌ ３０パル
ス山王足を発生する。
外部メモリにより行なっているため、第１２図で示すよ
うに、ＩＣＥ／ＵＳＲＩ ０４信号の遅延大により、破
線■遅延に対し破線■のＵＳＲＢＣＹＳＴｌ ３２パル
ス中年足及び破線■のＩＣＥＢＣＹＳＴｌ ３０のノイ
ズを、破線■遅延に対し破線■のＵＳＲＢＣＹＳＴｌ
３２ノイズ及び破線■のＩＣＥＢＣＹＳＴｌ ３０パル
ス山王足を発生する。
第１３図、第１４図は各々、従来技術の第三の空間識別
手段を示すブロック図及びそのタイミング図である。
手段を示すブロック図及びそのタイミング図である。
Ｒ−ＳフリップフロップのＦ／Ｆｌ １２８゜Ｆ／Ｆ
２ １２９は各々ＩＣＥモードであることを示す信号Ｉ
ＣＥＭＯＤ２０４、次のバス・サイクルがＩＣＥ空間ハ
ードウェアに対するアクセスであることを示す信号ＩＣ
ＥＡＣＣ２０５をラッチする。組合せ回路３３０３は、
中太規模マイクロプロセッサ１２５自身がＩＣＥモード
に遷移したことを示すバス・サイクル（第１４図時点■
）により、Ｆ／Ｆ １ 、 Ｆ／Ｆ ２を共にセットす
る信号Ｆ／Ｆ１ｓｅｔ２０１．Ｆ／Ｆ２５ｅｔ２０２信
号を時点■でアクティブにする。
２ １２９は各々ＩＣＥモードであることを示す信号Ｉ
ＣＥＭＯＤ２０４、次のバス・サイクルがＩＣＥ空間ハ
ードウェアに対するアクセスであることを示す信号ＩＣ
ＥＡＣＣ２０５をラッチする。組合せ回路３３０３は、
中太規模マイクロプロセッサ１２５自身がＩＣＥモード
に遷移したことを示すバス・サイクル（第１４図時点■
）により、Ｆ／Ｆ １ 、 Ｆ／Ｆ ２を共にセットす
る信号Ｆ／Ｆ１ｓｅｔ２０１．Ｆ／Ｆ２５ｅｔ２０２信
号を時点■でアクティブにする。
Ｆ／Ｆｌ １２８．Ｆ／Ｆ２ １２９は、各々前記Ｆ
／Ｆｌｓｅｔ２０１．Ｆ／Ｆ２５ｅｔ２０２信号のアク
ティブを受けて時点■でＩＣＥＭＯＤ２０４、ＩＣＥＡ
ＣＣ２０５信号をアクティブにする。
／Ｆｌｓｅｔ２０１．Ｆ／Ｆ２５ｅｔ２０２信号のアク
ティブを受けて時点■でＩＣＥＭＯＤ２０４、ＩＣＥＡ
ＣＣ２０５信号をアクティブにする。
前記ＩＣＥＭＯＤ２０４．ＩＣＥＡＣＣ２０５信号が共
にアクティブである期間のバス・サイクルはＩ ＣＥ
２間ハードウェア１２７に対するアクセスであり、これ
をＩＣＥ／ＵＳＲ１０４で指示する。
にアクティブである期間のバス・サイクルはＩ ＣＥ
２間ハードウェア１２７に対するアクセスであり、これ
をＩＣＥ／ＵＳＲ１０４で指示する。
次に、所望のバス・サイクル（時点■）をユーザー空間
ハードウェア１２６に対するアクセスとする際、その直
前の時点■で空間切り換え用バス・サイクルをソフトウ
ェアにより起動する。組合せ回路３３０３は、前記時点
■の空間切り換え用バス・サイクルを受け、Ｆ／ Ｆ
２ ｒｅｓｅｔ ２０３信号をアクティブにし、前記時
点■のユーザー空間ハードウェア１２６に対するバス・
サイクルで再びＦ／Ｆ ２ｓｅｔ ２０２をアクティ
ブにすることにより、所望の一バス・サイクルをユーザ
空間ハードウェア１２６に対するアクセスとすることを
実現している。
ハードウェア１２６に対するアクセスとする際、その直
前の時点■で空間切り換え用バス・サイクルをソフトウ
ェアにより起動する。組合せ回路３３０３は、前記時点
■の空間切り換え用バス・サイクルを受け、Ｆ／ Ｆ
２ ｒｅｓｅｔ ２０３信号をアクティブにし、前記時
点■のユーザー空間ハードウェア１２６に対するバス・
サイクルで再びＦ／Ｆ ２ｓｅｔ ２０２をアクティ
ブにすることにより、所望の一バス・サイクルをユーザ
空間ハードウェア１２６に対するアクセスとすることを
実現している。
上述した従来のマイクロプロセッサは、小規模マイクロ
プロセッサに於いては、ＩＣＥＣ−モード時アドレス空
間内の一部の空間をＩＣＥ空間にマツピングしているた
め、前記一部の空間がＩＣＥモードでアクセスしたいユ
ーザー空間のアドレスと重なる場合には、ＩＣＥ空間の
再マツピングを要し、ＩＣＥモニタ・プログラムが繁雑
でかつ前記アドレス重なりの検出処理介入によるＩＣＥ
機能の性能低下が生じる。
プロセッサに於いては、ＩＣＥＣ−モード時アドレス空
間内の一部の空間をＩＣＥ空間にマツピングしているた
め、前記一部の空間がＩＣＥモードでアクセスしたいユ
ーザー空間のアドレスと重なる場合には、ＩＣＥ空間の
再マツピングを要し、ＩＣＥモニタ・プログラムが繁雑
でかつ前記アドレス重なりの検出処理介入によるＩＣＥ
機能の性能低下が生じる。
又、中太規模マイクロプロセッサ用ＩＣＥに於いても、
前述のアドレス重なり検出処理を必要とする上、外部回
路を用いたとしても前記中太規模マイクロプロセッサの
全アドレス空間を小空間に分割しその任意側の小空間を
空間認別することは経済的に高価なものとなる。
前述のアドレス重なり検出処理を必要とする上、外部回
路を用いたとしても前記中太規模マイクロプロセッサの
全アドレス空間を小空間に分割しその任意側の小空間を
空間認別することは経済的に高価なものとなる。
更に前記外部回路により前記中太規模マイクロプロセッ
サ用ＩＣＥプローブから入出力される各種制御信号の遅
延時間が増大し、ユーザーハードウェア上の制約あるい
は、前記ＩＣＥが使用不可能となる場合があるという欠
点がある。
サ用ＩＣＥプローブから入出力される各種制御信号の遅
延時間が増大し、ユーザーハードウェア上の制約あるい
は、前記ＩＣＥが使用不可能となる場合があるという欠
点がある。
又、ＩＣＥモードに於けるユーザー空間アクセスを直後
のＩＣＥ９間アクセスで指定する手段を用いた場合であ
っても、ＩＣＥ９間の再マツピングの必要性はなくなる
が、ユーザー空間に対するアクセスに時間を要し、かつ
前述の例と同様に外部ハードウェアを必要とするため、
ＩＣＥプローブからの各種制御信号の遅延時間は増大す
るという欠点を有する。
のＩＣＥ９間アクセスで指定する手段を用いた場合であ
っても、ＩＣＥ９間の再マツピングの必要性はなくなる
が、ユーザー空間に対するアクセスに時間を要し、かつ
前述の例と同様に外部ハードウェアを必要とするため、
ＩＣＥプローブからの各種制御信号の遅延時間は増大す
るという欠点を有する。
本発明のマイクロプロセッサは、リーＦ、ライト、命令
フェッチの各バス・サイクルに対応したハードウェア又
はファームウェア又はソフトウェアの何れかから設定可
能なレジスタと、前記各バス・サイクルを示すコードと
前記レジスタの設定値を入力とし、対応するレジスタ値
とバス・サイクルが一致した際その旨を外部バス・サイ
クルに同期してマイクロプロセッサ外部に通知する端子
を有している。
フェッチの各バス・サイクルに対応したハードウェア又
はファームウェア又はソフトウェアの何れかから設定可
能なレジスタと、前記各バス・サイクルを示すコードと
前記レジスタの設定値を入力とし、対応するレジスタ値
とバス・サイクルが一致した際その旨を外部バス・サイ
クルに同期してマイクロプロセッサ外部に通知する端子
を有している。
すなわち、上述した従来のマイクロプロセッサが空間識
別手段として、内外部ハードウェアによりアドレス空間
の一部をＩＣＥ空間にマツピングするかあるいは、二回
のバス・サイクルを対にしてその一回目のバス・サイク
ルを空間識別の用途として、二回目のバス・サイクルを
ユーザー空間へのアクセスとする方法を採っていたのに
対し、本発明は全空間に対しリード、ライト、命令フェ
ッチのバス・サイクル属性により予め設定した条件に従
い空間識別を行っている。
別手段として、内外部ハードウェアによりアドレス空間
の一部をＩＣＥ空間にマツピングするかあるいは、二回
のバス・サイクルを対にしてその一回目のバス・サイク
ルを空間識別の用途として、二回目のバス・サイクルを
ユーザー空間へのアクセスとする方法を採っていたのに
対し、本発明は全空間に対しリード、ライト、命令フェ
ッチのバス・サイクル属性により予め設定した条件に従
い空間識別を行っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作の説明を補助するタイミング図である。本発明
のマイクロプロセッサ１０１は、Ｆ／Ｗからの書込みス
トローブであるＦ／Ｗライト・ストローブ１０９がアク
ティブ時にＦ／Ｗデータ・バス１０８のｂｉｔ２ 、
ｂｉｔ １ 、 ｂｉｔＯデータを取り込む３ビットの
ラッチであるＥＲＷビット１０７と、本発明のマイクロ
プロセッサ１０１自身がＩＣＥモードに遷移しているこ
とを示す内部信号であるＩＣＥモード指示信号１１０と
バス・サイクルの開始及びその期間中であることを示す
ＢＣＹＳＴＩ ２１．Ｄ百１２２とアドレス・バスのＡ
３１−０１１５とバス・サイクル・ステータスの５Ｔ
ｔ−，１０２とリード／ライト指定信号のＲ／Ｗ １０
３の各種信号をバス・サイクル進行ストローブ１１４で
同期化する前の内部信号であるバス・サイクル開始内部
信号１１７．バス・サイクル期間内部指示信号１１８と
アドレス内部バス１１６とステータス内部信号１１２と
リード／ライト内部指示信号１１１の内、ステータス内
部信号１１２とリード／ライト内部指示信号１１１を入
力に持ち、前記バス・サイクル進行ストローブ１１４に
より空間識別指示を示すＩＣＥ／ＵＳＲ１０４として同
期化される出力信号を有する組合せ回路１３０１を内蔵
する。前記ＥＲＷビット１０７の３ビットは、ｂｉｔ２
は命令フェッチ、ｂｉｔ ｌは命令フェッチ以外の’）
−ｔ”、ｂｉｔＯはライトのように各バス・サイクルに
対応付は設定され、前記ＩＣＥモード指示信号１１０が
アクティブの期間に於いて、前記ＥＲＷヒツト１０７の
内アクティブに設定したバス・ステータスとバス・サイ
クルを発生しようとするステータス内部信号１１２及び
リード／う・イト内部指示信号１１１と前記組合せ回路
１３０１により比較判定され条件が成立するときＩＣＥ
／ＵＳＲ１０４を“１″にする。次にタイミング図第２
図及びステータスコード表図第１５図を用いて動作タイ
ミングを説明する。
図の動作の説明を補助するタイミング図である。本発明
のマイクロプロセッサ１０１は、Ｆ／Ｗからの書込みス
トローブであるＦ／Ｗライト・ストローブ１０９がアク
ティブ時にＦ／Ｗデータ・バス１０８のｂｉｔ２ 、
ｂｉｔ １ 、 ｂｉｔＯデータを取り込む３ビットの
ラッチであるＥＲＷビット１０７と、本発明のマイクロ
プロセッサ１０１自身がＩＣＥモードに遷移しているこ
とを示す内部信号であるＩＣＥモード指示信号１１０と
バス・サイクルの開始及びその期間中であることを示す
ＢＣＹＳＴＩ ２１．Ｄ百１２２とアドレス・バスのＡ
３１−０１１５とバス・サイクル・ステータスの５Ｔ
ｔ−，１０２とリード／ライト指定信号のＲ／Ｗ １０
３の各種信号をバス・サイクル進行ストローブ１１４で
同期化する前の内部信号であるバス・サイクル開始内部
信号１１７．バス・サイクル期間内部指示信号１１８と
アドレス内部バス１１６とステータス内部信号１１２と
リード／ライト内部指示信号１１１の内、ステータス内
部信号１１２とリード／ライト内部指示信号１１１を入
力に持ち、前記バス・サイクル進行ストローブ１１４に
より空間識別指示を示すＩＣＥ／ＵＳＲ１０４として同
期化される出力信号を有する組合せ回路１３０１を内蔵
する。前記ＥＲＷビット１０７の３ビットは、ｂｉｔ２
は命令フェッチ、ｂｉｔ ｌは命令フェッチ以外の’）
−ｔ”、ｂｉｔＯはライトのように各バス・サイクルに
対応付は設定され、前記ＩＣＥモード指示信号１１０が
アクティブの期間に於いて、前記ＥＲＷヒツト１０７の
内アクティブに設定したバス・ステータスとバス・サイ
クルを発生しようとするステータス内部信号１１２及び
リード／う・イト内部指示信号１１１と前記組合せ回路
１３０１により比較判定され条件が成立するときＩＣＥ
／ＵＳＲ１０４を“１″にする。次にタイミング図第２
図及びステータスコード表図第１５図を用いて動作タイ
ミングを説明する。
ＥＲＷビット１０７の内、ｂｉｔ ２ 、 ｂｉｔ Ｏ
が“１”にセットされ、ｂｉｔ １が０”にセットされ
ている状態、つまり命令フェッチとライト・バス・サイ
クルがＩＣＥ空間アクセスで命令フェッチ以外のリード
・バス・サイクルがユーザ空間アクセスであるよう設定
された状態に於いて、時点■のステータス内部信号１１
２＝ （０，ｌ、、１）、リード／ライト内部指示信号
１１１＝１に対して前記組合せ回路１ ３０１の出力は
“ｌｏ”を出力し、直後のクロックの立上りに同期して
ＩＣＥ／ＵＳＲ１０４信号が゛１パとなり、当該バス・
サイクルがＩＣＥ空間アクセスとなることが分かる。
が“１”にセットされ、ｂｉｔ １が０”にセットされ
ている状態、つまり命令フェッチとライト・バス・サイ
クルがＩＣＥ空間アクセスで命令フェッチ以外のリード
・バス・サイクルがユーザ空間アクセスであるよう設定
された状態に於いて、時点■のステータス内部信号１１
２＝ （０，ｌ、、１）、リード／ライト内部指示信号
１１１＝１に対して前記組合せ回路１ ３０１の出力は
“ｌｏ”を出力し、直後のクロックの立上りに同期して
ＩＣＥ／ＵＳＲ１０４信号が゛１パとなり、当該バス・
サイクルがＩＣＥ空間アクセスとなることが分かる。
同様にして、前記組合せ回路１３０１時点■のステータ
ス内部信号１１２＝ （０，Ｏ，Ｏ）、！Ｊ −Ｆ／ラ
イト内部指示信号１１１に対してＩＣＥ／ＵＳＲ１０４
＝Ｏを時点■のステータス内部信号１１２＝ （０，Ｏ
，Ｏ）、リード／ライト内部指示信号１１１＝Ｏに対し
Ｉ ＣＥ／ＵＳＲ１０４＝１を生成する。
ス内部信号１１２＝ （０，Ｏ，Ｏ）、！Ｊ −Ｆ／ラ
イト内部指示信号１１１に対してＩＣＥ／ＵＳＲ１０４
＝Ｏを時点■のステータス内部信号１１２＝ （０，Ｏ
，Ｏ）、リード／ライト内部指示信号１１１＝Ｏに対し
Ｉ ＣＥ／ＵＳＲ１０４＝１を生成する。
第５図に組合せ回路１３０１のＰＬＡ回路例で示す。
本実施例のマイクロプロセッサを使用して、ＩＣＥシス
テムを構築する場合、従来例で示した第１１図と同様で
よい。
テムを構築する場合、従来例で示した第１１図と同様で
よい。
第３図は本発明の他の実施例のマイクロプロセッサ内部
ブロック図であり、第４図は第３図のマイクロプロセッ
サの動作を説明するためのタイミング図である。
ブロック図であり、第４図は第３図のマイクロプロセッ
サの動作を説明するためのタイミング図である。
本実施例２のマイクロプロセッサは、前述の実施例１に
於けるマイクロプロセッサから外部端子ＩＣＥ／Ｕ百π
１０４を削除し、ＢＣＹＳＴ １２１ 。
於けるマイクロプロセッサから外部端子ＩＣＥ／Ｕ百π
１０４を削除し、ＢＣＹＳＴ １２１ 。
ＤＳ １２２をそれぞれＩＣＥ空間ハードウェア向けに
ＩＣＥＢＣＹＳＴ１３０．ＩＣＥＤＳ１３１端子及びユ
ーザ空間ハードウェア向けにＵＳＲＢＣＹＳＴ１３２、
ＵＳＲＤＳ１３３端子に置き替えたものであり、第１１
図のマイクロプロセッサ１０１とＩＣＥ空間ハードウェ
ア１２７及びユーザ空間ハードウェア１２６の間の数個
のゲート論理を前述の第１図組合せ回路１３０１に取り
込み第３図組合せ回路２３０２としたのに等しい。
ＩＣＥＢＣＹＳＴ１３０．ＩＣＥＤＳ１３１端子及びユ
ーザ空間ハードウェア向けにＵＳＲＢＣＹＳＴ１３２、
ＵＳＲＤＳ１３３端子に置き替えたものであり、第１１
図のマイクロプロセッサ１０１とＩＣＥ空間ハードウェ
ア１２７及びユーザ空間ハードウェア１２６の間の数個
のゲート論理を前述の第１図組合せ回路１３０１に取り
込み第３図組合せ回路２３０２としたのに等しい。
第４図の動作タイミングに於いても、時点■、■。
■のユーザ空間アクセスに対しては、バス・サイクルの
起動をＵＳＲＢＣＹＳＴＩ ３２．ＵＳＲＤＳ１３３で
行い、時点■のＩＣＥ空間アクセスに対しては、バス・
サイクルの起動をＩＣＥＥＣＹＳＴ１３０、ＩＣＥＤＳ
１３１で行うこと以外は実施例Ｉに等しい。
起動をＵＳＲＢＣＹＳＴＩ ３２．ＵＳＲＤＳ１３３で
行い、時点■のＩＣＥ空間アクセスに対しては、バス・
サイクルの起動をＩＣＥＥＣＹＳＴ１３０、ＩＣＥＤＳ
１３１で行うこと以外は実施例Ｉに等しい。
第６図に組合せ回路２３０２のＰＬＡ回路例を示す。
以上説明したように本発明は、ユーザー空間又はＩＣＥ
空間に対するアクセスの職別を、予め設定した条件に基
づき、マイクロプロセッサの外部バス・サイクルのリー
ド、ライト、命令フェッチ等の属性により行う機能を内
蔵することにより、ＩＣＥモニタ・フログラムの再マツ
ピング処理。
空間に対するアクセスの職別を、予め設定した条件に基
づき、マイクロプロセッサの外部バス・サイクルのリー
ド、ライト、命令フェッチ等の属性により行う機能を内
蔵することにより、ＩＣＥモニタ・フログラムの再マツ
ピング処理。
各種制御端子の遅延増大等の回避が可能となり、更にユ
ーザー空間、ＩＣＥ空間共マイクロフロセッザがユーザ
ーにアーキテクチャとして提供する空間のすべてを各々
確保することができる効果がある。
ーザー空間、ＩＣＥ空間共マイクロフロセッザがユーザ
ーにアーキテクチャとして提供する空間のすべてを各々
確保することができる効果がある。
第１図は本発明の一実旅例のマイクロプロセッサ内ブロ
ック図、第２図は本実施例のマイクロプロセッサの動作
を説明するタイミング図、第３図、第４図は各々実施例
２のマイクロプロセッサ内ブロック図及びその動作を説
明するタイミング図、第５図、第６図は各々第１図内組
合せ回路ｌ及び第３図内組合せ回路２の具体例図、・第
７図。 第８図は各々従来技術の小規模マイクロプロセッサのＩ
ＣＥ機能の内部ブロック図及びそれを説明するタイミン
グ図、第９図、第」０図は各々従来技術の中太規模マイ
クロプロセッサの外部回路による空間識別手段の一例の
ブロック図及びその動作を説明するタイミング図、第１
１図、第１２図は各々空間識別信号（ＩＣＥ／ＵＳＲ）
を持つマイクロプロセッサ又は外部回路を付加したマイ
ク０７’ ｏ セッサを使用したＩＣＥシステムノフロ
ック図及びその動作を説明するタイミング図、第１３図
、第１４図は従来技術の任意アドレスに対するＩＣＥ空
間、ユーザ空間の相方アクセスを実現する手段の一例を
説明するブロック図及びタイミング図、第１５図は本発
明の実旅例に於ける組合せ回路１及び組合せ回路２の具
体例を示すために仮想に設定したステータス・コード図
である。 １０１・・・・・・マイクロプロセッサ、１０２・・・
・・・５Ｔ２−０（アクセス制御ステータス）、１０３
・・・・・・Ｒ／Ｗ （リード／ライト制御信号）、１
０４・・・・・・ＩＣＥ／ＵＳＲ（空間識別信号）、１
０５・・・・・・ドライバ、１０６・・・・・・出力ラ
ッチ、１０７・・・・・・ＥＲＷビット、１０８・・・
・・・Ｆ／Ｗデータ・バス、１０９・・・・・・Ｆ／Ｗ
ライト・ストローブ、１１０・・・・・・ＩＣＥモード
指示信号、１１１・・・・・・リード／ライト内部指示
信号、ＩＩ２・・・・・・ステータス内部信号、１１３
・・・・・・アウトフットコントロール信号、１１４・
・・・・・バス・サイクル進行ストロ−７’、１１５・
・・・・・Ａ ！１−０（アドレス・バス）又はＡ＋ｓ
−ｏ、１１６・・・・・・アドレス内部バス、１１７・
・・・・・バス・サイクル開始内部信号、１１８・・・
・・・バス・サイクル期間内部信号、１１９・・・・・
・マツピング・レジスタ、１２０・・・・・・マルチプ
レクサ、１２１・・・・・・ＢＣＹＳＴ （バスサイク
ル開始指示信号）、１２２・・・・・・了百（バスサイ
クル期間指示信号）、１２３・・・・・・空間識別内部
信号、１２４・・・・・・マツピング・メモリ、１２５
・・・・・・中太規模マイクロプロセッサ、１２６・・
・・・・ユーザ空間ハードウェア、１２７・・・・・・
ＩＣＥ空間空間−ドウエア、１２８・・・・・・Ｆ／Ｆ
ｌ、１２９・・・・−・Ｆ／Ｆ２．１３０・・・・・・
ＩＣＥＢＣＹＳＴ、１３１・・・・・・ＩＣＥＤＳ、１
３２・・・・・・ＵＳＲＢＣＹＳＴ、１３３・・・・・
・ＵＳＲＤＳ、 ３０１・・・・・・組合せ回路１．３
０２・・・・・・組合せ回路２．３０３・・・・・・組
合せ回路３．３０４・・・・・・組合せ回路４．２０１
・・・・・・Ｆ／Ｆ’ １ｓｅｔ、２０２・・・・・・
Ｆ／Ｆ２５ｅｔ、２０３−・−・−Ｆ／ Ｆ２ｒｅｓｅ
ｔ、 ２０４− Ｉ ＣＥＭＯＤ、 ２０５−−−Ｉ
ＣＥＡＣＣ１２０６・・・・・・小規模マイクロプロセ
ッサ。 代理人 弁理士 内 原 晋 第１図 第２図 ＯＲ平面 第５図 第６図 第１０図
ック図、第２図は本実施例のマイクロプロセッサの動作
を説明するタイミング図、第３図、第４図は各々実施例
２のマイクロプロセッサ内ブロック図及びその動作を説
明するタイミング図、第５図、第６図は各々第１図内組
合せ回路ｌ及び第３図内組合せ回路２の具体例図、・第
７図。 第８図は各々従来技術の小規模マイクロプロセッサのＩ
ＣＥ機能の内部ブロック図及びそれを説明するタイミン
グ図、第９図、第」０図は各々従来技術の中太規模マイ
クロプロセッサの外部回路による空間識別手段の一例の
ブロック図及びその動作を説明するタイミング図、第１
１図、第１２図は各々空間識別信号（ＩＣＥ／ＵＳＲ）
を持つマイクロプロセッサ又は外部回路を付加したマイ
ク０７’ ｏ セッサを使用したＩＣＥシステムノフロ
ック図及びその動作を説明するタイミング図、第１３図
、第１４図は従来技術の任意アドレスに対するＩＣＥ空
間、ユーザ空間の相方アクセスを実現する手段の一例を
説明するブロック図及びタイミング図、第１５図は本発
明の実旅例に於ける組合せ回路１及び組合せ回路２の具
体例を示すために仮想に設定したステータス・コード図
である。 １０１・・・・・・マイクロプロセッサ、１０２・・・
・・・５Ｔ２−０（アクセス制御ステータス）、１０３
・・・・・・Ｒ／Ｗ （リード／ライト制御信号）、１
０４・・・・・・ＩＣＥ／ＵＳＲ（空間識別信号）、１
０５・・・・・・ドライバ、１０６・・・・・・出力ラ
ッチ、１０７・・・・・・ＥＲＷビット、１０８・・・
・・・Ｆ／Ｗデータ・バス、１０９・・・・・・Ｆ／Ｗ
ライト・ストローブ、１１０・・・・・・ＩＣＥモード
指示信号、１１１・・・・・・リード／ライト内部指示
信号、ＩＩ２・・・・・・ステータス内部信号、１１３
・・・・・・アウトフットコントロール信号、１１４・
・・・・・バス・サイクル進行ストロ−７’、１１５・
・・・・・Ａ ！１−０（アドレス・バス）又はＡ＋ｓ
−ｏ、１１６・・・・・・アドレス内部バス、１１７・
・・・・・バス・サイクル開始内部信号、１１８・・・
・・・バス・サイクル期間内部信号、１１９・・・・・
・マツピング・レジスタ、１２０・・・・・・マルチプ
レクサ、１２１・・・・・・ＢＣＹＳＴ （バスサイク
ル開始指示信号）、１２２・・・・・・了百（バスサイ
クル期間指示信号）、１２３・・・・・・空間識別内部
信号、１２４・・・・・・マツピング・メモリ、１２５
・・・・・・中太規模マイクロプロセッサ、１２６・・
・・・・ユーザ空間ハードウェア、１２７・・・・・・
ＩＣＥ空間空間−ドウエア、１２８・・・・・・Ｆ／Ｆ
ｌ、１２９・・・・−・Ｆ／Ｆ２．１３０・・・・・・
ＩＣＥＢＣＹＳＴ、１３１・・・・・・ＩＣＥＤＳ、１
３２・・・・・・ＵＳＲＢＣＹＳＴ、１３３・・・・・
・ＵＳＲＤＳ、 ３０１・・・・・・組合せ回路１．３
０２・・・・・・組合せ回路２．３０３・・・・・・組
合せ回路３．３０４・・・・・・組合せ回路４．２０１
・・・・・・Ｆ／Ｆ’ １ｓｅｔ、２０２・・・・・・
Ｆ／Ｆ２５ｅｔ、２０３−・−・−Ｆ／ Ｆ２ｒｅｓｅ
ｔ、 ２０４− Ｉ ＣＥＭＯＤ、 ２０５−−−Ｉ
ＣＥＡＣＣ１２０６・・・・・・小規模マイクロプロセ
ッサ。 代理人 弁理士 内 原 晋 第１図 第２図 ＯＲ平面 第５図 第６図 第１０図
Claims (1)
- 【特許請求の範囲】 １、少なくともリード、ライト、命令フェッチの三種の
バス・サイクル・モードを有するマイクロプロセッサに
於いて、前記各バス・サイクル・モードに対応した３ビ
ットのレジスタと、前記３ビットのレジスタにソフトウ
ェア又は ファームウェア又はハードウェアにより設定したコード
と前記三種のバス・サイクル・モードをコード化した情
報を入力に持つ組合せ回路と、前記組合せ回路の出力を
対応するバス・サイクルの開始時に同期して外部に出力
する端子を有するマイクロプロセッサ。 ２、特許請求の範囲第１項記載のマイクロプロセッサに
於いて、前記組合せ回路の入力にバス・サイクル・シー
ケンス情報を加え、前記組合せ回路の出力として、排他
的にアクティブとなり得る二系統のバス・サイクル指示
信号を得、前記二系統のバス・サイクル指示信号を同期
化し出力する端子を有するマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128046A JP2611491B2 (ja) | 1990-05-17 | 1990-05-17 | マイクロプロセッサ |
| DE69130841T DE69130841T2 (de) | 1990-05-17 | 1991-05-17 | Schaltungsinnerer Emulatormikroprozessor mit getrenntem Nutzer- und Schaltungsinnerem Emulatorspeicher |
| EP91108056A EP0463352B1 (en) | 1990-05-17 | 1991-05-17 | Microprocessor for use in in-circuit emulator having function of discriminating users space and in-circuit emulator space |
| US08/251,020 US5396611A (en) | 1990-05-17 | 1994-05-31 | Microprocessor use in in-circuit emulator having function of discriminating user's space and in-circuit emulator space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128046A JP2611491B2 (ja) | 1990-05-17 | 1990-05-17 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423051A true JPH0423051A (ja) | 1992-01-27 |
| JP2611491B2 JP2611491B2 (ja) | 1997-05-21 |
Family
ID=14975174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128046A Expired - Lifetime JP2611491B2 (ja) | 1990-05-17 | 1990-05-17 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5396611A (ja) |
| EP (1) | EP0463352B1 (ja) |
| JP (1) | JP2611491B2 (ja) |
| DE (1) | DE69130841T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5645461A (en) * | 1990-08-20 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing projection cathode ray tube with uniform optical multiple interference film |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640542A (en) * | 1993-10-29 | 1997-06-17 | Intel Corporation | On-chip in-circuit-emulator memory mapping and breakpoint register modules |
| AT405074B (de) * | 1995-07-13 | 1999-05-25 | Rudolf Liberda | Tor, insbesondere schiebetor |
| DE10116862A1 (de) * | 2001-04-04 | 2002-10-17 | Infineon Technologies Ag | Programmgesteuerte Einheit |
| CN100498736C (zh) * | 2006-06-26 | 2009-06-10 | 凌阳科技股份有限公司 | 一种仿真器及其与目标板接口的适配方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580213A (en) * | 1982-07-07 | 1986-04-01 | Motorola, Inc. | Microprocessor capable of automatically performing multiple bus cycles |
| US4860246A (en) * | 1985-08-07 | 1989-08-22 | Seiko Epson Corporation | Emulation device for driving a LCD with a CRT display |
-
1990
- 1990-05-17 JP JP2128046A patent/JP2611491B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-17 EP EP91108056A patent/EP0463352B1/en not_active Expired - Lifetime
- 1991-05-17 DE DE69130841T patent/DE69130841T2/de not_active Expired - Fee Related
-
1994
- 1994-05-31 US US08/251,020 patent/US5396611A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5645461A (en) * | 1990-08-20 | 1997-07-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing projection cathode ray tube with uniform optical multiple interference film |
Also Published As
| Publication number | Publication date |
|---|---|
| US5396611A (en) | 1995-03-07 |
| DE69130841T2 (de) | 1999-09-16 |
| EP0463352B1 (en) | 1999-02-03 |
| DE69130841D1 (de) | 1999-03-18 |
| EP0463352A2 (en) | 1992-01-02 |
| JP2611491B2 (ja) | 1997-05-21 |
| EP0463352A3 (en) | 1993-07-21 |
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