JPH06338525A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH06338525A JPH06338525A JP5148585A JP14858593A JPH06338525A JP H06338525 A JPH06338525 A JP H06338525A JP 5148585 A JP5148585 A JP 5148585A JP 14858593 A JP14858593 A JP 14858593A JP H06338525 A JPH06338525 A JP H06338525A
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- JP
- Japan
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- drain
- reset
- potential
- charge transfer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 低電圧単一電源で駆動しうる電荷転送装置に
おいて、リセットドレインの電位を常時電源電圧に追随
できるようにして、電源電圧が変動したときに出力の不
安定期間が長期化するのを防止する。 【構成】 電荷転送段（ｎ型拡散層１２、転送ゲート電
極１４、１５、出力ゲート１６）の後段の半導体基板の
表面領域内に、フローティング拡散層２０、リセットド
レイン２１、吸収ドレイン２２を設け、拡散層２０とド
レイン２１との間の半導体基板上にリセットゲート電極
１７を、ドレイン２１とドレイン２２との間の半導体基
板上にバリアゲート電極１８を設け、ドレイン２１に電
子注入用の抵抗ＲIJを接続する。電極１７にはＨレベル
が５Ｖ、Ｌレベルが０ＶのリセットクロックφR を、電
極１８には電源電圧ＶB （５Ｖ）を、ドレイン２２には
昇圧回路の出力電圧（１２Ｖ）を印加する。
おいて、リセットドレインの電位を常時電源電圧に追随
できるようにして、電源電圧が変動したときに出力の不
安定期間が長期化するのを防止する。 【構成】 電荷転送段（ｎ型拡散層１２、転送ゲート電
極１４、１５、出力ゲート１６）の後段の半導体基板の
表面領域内に、フローティング拡散層２０、リセットド
レイン２１、吸収ドレイン２２を設け、拡散層２０とド
レイン２１との間の半導体基板上にリセットゲート電極
１７を、ドレイン２１とドレイン２２との間の半導体基
板上にバリアゲート電極１８を設け、ドレイン２１に電
子注入用の抵抗ＲIJを接続する。電極１７にはＨレベル
が５Ｖ、Ｌレベルが０ＶのリセットクロックφR を、電
極１８には電源電圧ＶB （５Ｖ）を、ドレイン２２には
昇圧回路の出力電圧（１２Ｖ）を印加する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷結合素子（ＣＣ
Ｄ）型の電荷転送装置に関し、特に、比較的低電圧（５
Ｖ）の単一電源により駆動される電荷転送装置に関す
る。
Ｄ）型の電荷転送装置に関し、特に、比較的低電圧（５
Ｖ）の単一電源により駆動される電荷転送装置に関す
る。
【０００２】
【従来の技術】この種電荷転送装置の電荷検出方法とし
ては、ＦＤＡ（Floating Diffusion Amplifier）法と呼
ばれる、フローティング拡散層の電位変動を検出する手
段が広く採用されているが、この検出手段を用いる場
合、フローティング拡散層のリセットを確実に行えるよ
うにするためにリセットクロックの振幅を電荷転送部の
転送クロックの振幅より大きくするのが一般的である。
ところで、この種電荷転送装置は、リニアイメージセン
サとしてファクシミリ等において用いられているのであ
るが、これらの機器においては周辺回路系の電源電圧が
例えば５Ｖと低くなってきているため、電荷転送装置に
対しても低電圧化と単一電源化が強く要求されるように
なってきている。
ては、ＦＤＡ（Floating Diffusion Amplifier）法と呼
ばれる、フローティング拡散層の電位変動を検出する手
段が広く採用されているが、この検出手段を用いる場
合、フローティング拡散層のリセットを確実に行えるよ
うにするためにリセットクロックの振幅を電荷転送部の
転送クロックの振幅より大きくするのが一般的である。
ところで、この種電荷転送装置は、リニアイメージセン
サとしてファクシミリ等において用いられているのであ
るが、これらの機器においては周辺回路系の電源電圧が
例えば５Ｖと低くなってきているため、電荷転送装置に
対しても低電圧化と単一電源化が強く要求されるように
なってきている。
【０００３】而して、電源電圧を昇圧してリセットクロ
ックを形成することは容易ではなく、これを避けるには
リセットクロックに電源電圧を用いることになるが、こ
の場合電荷転送パルスに５Ｖを使用しているときには、
従前の電荷転送装置ではフローティング拡散層の電荷排
出を完全に行わせることができないので、このような場
合には、電荷転送装置において何らかの工夫が必要とな
る。図５の（ａ）は、特開昭６１−２２４３５７号公報
において提案された、低電圧駆動を可能ならしめた電荷
転送装置の出力段と出力段の直前の２段の電荷転送段の
構成を示す断面図であり、図５の（ｂ）は、図５の
（ａ）における断面の電荷転送時のポテンシャル図であ
る。また、図６は、各クロックのタイミング図とフロー
ティングドレインのポテンシャル図であり、図７は、ゲ
ート電圧とチャネルポテンシャルとの関係を示すグラフ
である。
ックを形成することは容易ではなく、これを避けるには
リセットクロックに電源電圧を用いることになるが、こ
の場合電荷転送パルスに５Ｖを使用しているときには、
従前の電荷転送装置ではフローティング拡散層の電荷排
出を完全に行わせることができないので、このような場
合には、電荷転送装置において何らかの工夫が必要とな
る。図５の（ａ）は、特開昭６１−２２４３５７号公報
において提案された、低電圧駆動を可能ならしめた電荷
転送装置の出力段と出力段の直前の２段の電荷転送段の
構成を示す断面図であり、図５の（ｂ）は、図５の
（ａ）における断面の電荷転送時のポテンシャル図であ
る。また、図６は、各クロックのタイミング図とフロー
ティングドレインのポテンシャル図であり、図７は、ゲ
ート電圧とチャネルポテンシャルとの関係を示すグラフ
である。
【０００４】図５の（ａ）において、ｎチャネルＭＯＳ
トランジスタＴ3 、Ｔ4 からなるブリーダ回路により電
源電圧ＶB より低い中間電圧Ｖ1 が形成されており、こ
の中間電圧Ｖ1 は、リセットドレイン３および出力ゲー
ト６ａ、６ｂに印加されている。ここで、トランジスタ
Ｔ3 は、リセットトランジスタＴR と同一のサイズに形
成されている。この状態で図６に示される転送クロック
φ1 、φ2 およびリセットクロックφR を各電極に印加
する。
トランジスタＴ3 、Ｔ4 からなるブリーダ回路により電
源電圧ＶB より低い中間電圧Ｖ1 が形成されており、こ
の中間電圧Ｖ1 は、リセットドレイン３および出力ゲー
ト６ａ、６ｂに印加されている。ここで、トランジスタ
Ｔ3 は、リセットトランジスタＴR と同一のサイズに形
成されている。この状態で図６に示される転送クロック
φ1 、φ2 およびリセットクロックφR を各電極に印加
する。
【０００５】時刻ｔ1 において、クロックφ1 、φR が
ハイレベルとなり、クロックφ2 がローレベルとなる。
ここで、電源電圧ＶB を５Ｖ、各クロックのハイレベル
を５Ｖ、ローレベルを０Ｖとすると、ゲート電圧による
ゲート下のチャネルポテンシャルの変化を示す図７より
分かるように、時刻ｔ1 において、転送ゲート電極５ｂ
下およびリセットゲート電極７下のポテンシャルは４．
５Ｖとなる。中間電圧Ｖ1 の電圧値はトランジスタＴ3
とＴ4 とのサイズ比で決定される。ここで、トランジス
タＴ3 のサイズがリセットトランジスタＴR と同一であ
ることから、Ｖ1 は４．５Ｖ以下となるが、例えば３．
０Ｖに設定される。よって、時刻ｔ1 において、リセッ
トトランジスタＴR のゲート下のポテンシャル（４．５
Ｖ）は、中間電圧Ｖ1 の印加されたリセットドレイン３
の電位より深くなるため、リセットトランジスタＴR は
完全にオンすることができ、フローティング拡散層２の
電位は３Ｖに設定される。
ハイレベルとなり、クロックφ2 がローレベルとなる。
ここで、電源電圧ＶB を５Ｖ、各クロックのハイレベル
を５Ｖ、ローレベルを０Ｖとすると、ゲート電圧による
ゲート下のチャネルポテンシャルの変化を示す図７より
分かるように、時刻ｔ1 において、転送ゲート電極５ｂ
下およびリセットゲート電極７下のポテンシャルは４．
５Ｖとなる。中間電圧Ｖ1 の電圧値はトランジスタＴ3
とＴ4 とのサイズ比で決定される。ここで、トランジス
タＴ3 のサイズがリセットトランジスタＴR と同一であ
ることから、Ｖ1 は４．５Ｖ以下となるが、例えば３．
０Ｖに設定される。よって、時刻ｔ1 において、リセッ
トトランジスタＴR のゲート下のポテンシャル（４．５
Ｖ）は、中間電圧Ｖ1 の印加されたリセットドレイン３
の電位より深くなるため、リセットトランジスタＴR は
完全にオンすることができ、フローティング拡散層２の
電位は３Ｖに設定される。
【０００６】時刻ｔ2 において、リセットクロックφR
はローレベルとなるとリセットトランジスタＴR がオフ
し、フローティング拡散層２はフローティング状態とな
る。時刻ｔ3 に至ると、クロックφ1 がローレベルとな
るため、転送ゲート電極５ｂ下に蓄積されていた電荷
は、中間電圧Ｖ1 が印加されている出力ゲート６ａ、６
ｂ下を通りフローティング拡散層２へ流入する。この流
入により、フローティング拡散層は電位変化を起こす。
その後、再び転送クロックφ1 、φ2 が反転し、リセッ
トクロックφR がハイレベルとなり、以降上記と同様の
動作を繰り返す。これら一連の動作によるフローティン
グ拡散層２の電位変化は、ｎチャネルＭＯＳトランジス
タＴ1 と負荷抵抗ＲL とから構成されるソースフォロワ
を介して外部に出力される。
はローレベルとなるとリセットトランジスタＴR がオフ
し、フローティング拡散層２はフローティング状態とな
る。時刻ｔ3 に至ると、クロックφ1 がローレベルとな
るため、転送ゲート電極５ｂ下に蓄積されていた電荷
は、中間電圧Ｖ1 が印加されている出力ゲート６ａ、６
ｂ下を通りフローティング拡散層２へ流入する。この流
入により、フローティング拡散層は電位変化を起こす。
その後、再び転送クロックφ1 、φ2 が反転し、リセッ
トクロックφR がハイレベルとなり、以降上記と同様の
動作を繰り返す。これら一連の動作によるフローティン
グ拡散層２の電位変化は、ｎチャネルＭＯＳトランジス
タＴ1 と負荷抵抗ＲL とから構成されるソースフォロワ
を介して外部に出力される。
【０００７】上記した従来の電荷転送装置の低電圧化技
術では、リセットドレインの電位をリセットトランジス
タオン時のリセットゲート電極下のチャネルポテンシャ
ルより浅くすることにより、転送クロック、リセットク
ロックのハイレベルを供給電源電圧と同じにしても正常
に動作できるようにしている。しかしながらこの低電圧
化技術を埋め込みチャネル型電荷転送装置に適用するこ
とはできない。上記技術を埋め込みチャネル型のものに
適用した場合、中間電圧Ｖ1 の印加されている出力ゲー
ト６ｂ下のチャネルポテンシャルが、同じく中間電圧Ｖ
1 の印加されているリセットドレイン３の電位より深く
なってしまい、正常な電荷転送が不可能となるからであ
る。
術では、リセットドレインの電位をリセットトランジス
タオン時のリセットゲート電極下のチャネルポテンシャ
ルより浅くすることにより、転送クロック、リセットク
ロックのハイレベルを供給電源電圧と同じにしても正常
に動作できるようにしている。しかしながらこの低電圧
化技術を埋め込みチャネル型電荷転送装置に適用するこ
とはできない。上記技術を埋め込みチャネル型のものに
適用した場合、中間電圧Ｖ1 の印加されている出力ゲー
ト６ｂ下のチャネルポテンシャルが、同じく中間電圧Ｖ
1 の印加されているリセットドレイン３の電位より深く
なってしまい、正常な電荷転送が不可能となるからであ
る。
【０００８】本発明者は、特開平３−１２９７４４号公
報において、埋め込みチャネル型のものにも適用可能な
低電圧化技術を提案した。図８は、同公報において開示
された電荷転送装置の出力部付近の断面図である。同図
に示されるように、出力部において、半導体基板内には
フローティング拡散層２０、リセットドレイン２１、吸
収ドレイン２２が形成されており、半導体基板上にはリ
セットゲート電極１７、バリアゲート１８が形成されて
いる。バリアゲート電極１８には電源電圧ＶB （５Ｖ）
が、また吸収ドレイン２２には昇圧回路２３の昇圧電圧
（１２Ｖ）が印加され、リセットドレイン２１にはキャ
パシタＣが接続されている。この電荷転送装置において
は、バリアトランジスタＴBRは常時オン状態にあるの
で、リセットドレイン２１の電位は、バリアトランジス
タＴBRのチャネルポテンシャルψB に保持される。
報において、埋め込みチャネル型のものにも適用可能な
低電圧化技術を提案した。図８は、同公報において開示
された電荷転送装置の出力部付近の断面図である。同図
に示されるように、出力部において、半導体基板内には
フローティング拡散層２０、リセットドレイン２１、吸
収ドレイン２２が形成されており、半導体基板上にはリ
セットゲート電極１７、バリアゲート１８が形成されて
いる。バリアゲート電極１８には電源電圧ＶB （５Ｖ）
が、また吸収ドレイン２２には昇圧回路２３の昇圧電圧
（１２Ｖ）が印加され、リセットドレイン２１にはキャ
パシタＣが接続されている。この電荷転送装置において
は、バリアトランジスタＴBRは常時オン状態にあるの
で、リセットドレイン２１の電位は、バリアトランジス
タＴBRのチャネルポテンシャルψB に保持される。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
（特開昭６１−２２４３５７号公報）の低電圧化技術で
は埋め込みチャネル型のものには適用できないという不
都合があった。上述した第２の従来例（特開平３−１２
９７４４号公報）における低電圧化技術によれば、埋め
込みチャネル型の電荷転送装置をも正常に動作させるこ
とができる。しかし、この従来例には以下のような問題
点がある。上記したようにリセットドレイン２１の電位
ＶRDは、バリアトランジスタＴBRのチャネルポテンシャ
ルにより決定されるが、ここで、バリアゲート電極１８
に印加されている電源電圧ＶB がノイズ等によりプラス
側に変動した場合（時刻ｔ1 ）、バリアゲート電極下の
チャネルポテンシャルは、図９の（ａ）に示されるよう
に、正規のψB よりαだけ深くなる。それに追随してリ
セットドレイン２１の電位ＶRDもαだけ深くなるが、時
刻ｔ2 に至って電源電圧が正規の値に復帰してバリアゲ
ート電極下のチャネルポテンシャルが、正規のψB に戻
っても、リセットドレイン２１の電位ＶRDは、図９の
（ｂ）に示されるように、αだけ深い状態に留まる。そ
の結果、フローティング拡散層を正規の電位にリセット
することができなくなり出力が不安定となる。そして、
この状態は信号電荷の流入によって徐々に改善されるに
すぎないので、不安定期間は相当長期化する。
（特開昭６１−２２４３５７号公報）の低電圧化技術で
は埋め込みチャネル型のものには適用できないという不
都合があった。上述した第２の従来例（特開平３−１２
９７４４号公報）における低電圧化技術によれば、埋め
込みチャネル型の電荷転送装置をも正常に動作させるこ
とができる。しかし、この従来例には以下のような問題
点がある。上記したようにリセットドレイン２１の電位
ＶRDは、バリアトランジスタＴBRのチャネルポテンシャ
ルにより決定されるが、ここで、バリアゲート電極１８
に印加されている電源電圧ＶB がノイズ等によりプラス
側に変動した場合（時刻ｔ1 ）、バリアゲート電極下の
チャネルポテンシャルは、図９の（ａ）に示されるよう
に、正規のψB よりαだけ深くなる。それに追随してリ
セットドレイン２１の電位ＶRDもαだけ深くなるが、時
刻ｔ2 に至って電源電圧が正規の値に復帰してバリアゲ
ート電極下のチャネルポテンシャルが、正規のψB に戻
っても、リセットドレイン２１の電位ＶRDは、図９の
（ｂ）に示されるように、αだけ深い状態に留まる。そ
の結果、フローティング拡散層を正規の電位にリセット
することができなくなり出力が不安定となる。そして、
この状態は信号電荷の流入によって徐々に改善されるに
すぎないので、不安定期間は相当長期化する。
【００１０】よって、本発明の目的とするところは、第
１に、埋め込みチャネル型電荷転送装置にも適用しうる
低電圧化技術を提供することであり、第２に、リセット
ドレインの電位を常に電源電圧に追随しうるようにし
て、電源電圧の変動による出力不安定期間を極力短縮で
きるようにすることである。
１に、埋め込みチャネル型電荷転送装置にも適用しうる
低電圧化技術を提供することであり、第２に、リセット
ドレインの電位を常に電源電圧に追随しうるようにし
て、電源電圧の変動による出力不安定期間を極力短縮で
きるようにすることである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、半導体基板（１１）の表面領域内
に設けられた電荷転送領域（１２）と、前記電荷転送領
域の後段の前記半導体基板の表面領域内に形成されたフ
ローティング拡散層（２０）と、前記フローティング拡
散層に近接して前記半導体基板の表面領域内に形成され
たリセットドレイン（２１）と、前記リセットドレイン
に近接して前記半導体基板の表面領域内に形成された吸
収ドレイン（２２）と、前記フローティング拡散層と前
記リセットドレインとの間の半導体基板上に設けられ
た、一定周期毎に前記フローティング拡散層の電位を前
記リセットドレインの電位にリセットするリセットゲー
ト電極（１７）と、前記リセットドレインと前記吸収ド
レインとの間の半導体基板上に設けられた、一定電位に
保持されたバリアゲート電極（１８）と、を有し、前記
リセットドレインには該領域に電荷を注入する電荷注入
源（ＲIJ、Ｔ2 ）が接続されていることを特徴とする電
荷転送装置が提供される。
に、本発明によれば、半導体基板（１１）の表面領域内
に設けられた電荷転送領域（１２）と、前記電荷転送領
域の後段の前記半導体基板の表面領域内に形成されたフ
ローティング拡散層（２０）と、前記フローティング拡
散層に近接して前記半導体基板の表面領域内に形成され
たリセットドレイン（２１）と、前記リセットドレイン
に近接して前記半導体基板の表面領域内に形成された吸
収ドレイン（２２）と、前記フローティング拡散層と前
記リセットドレインとの間の半導体基板上に設けられ
た、一定周期毎に前記フローティング拡散層の電位を前
記リセットドレインの電位にリセットするリセットゲー
ト電極（１７）と、前記リセットドレインと前記吸収ド
レインとの間の半導体基板上に設けられた、一定電位に
保持されたバリアゲート電極（１８）と、を有し、前記
リセットドレインには該領域に電荷を注入する電荷注入
源（ＲIJ、Ｔ2 ）が接続されていることを特徴とする電
荷転送装置が提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例による埋め
込みチャネル型電荷転送装置の出力段付近の構成を示す
断面図である。同図に示されるように、不純物濃度５×
１０15ｃｍ-3のｐ型半導体基板１の表面領域内に、不純
物濃度２×１０16ｃｍ-3、厚さ１μｍ、幅１０μｍのｎ
型拡散層１２が形成されている。半導体基板の表面に
は、ドライ熱酸化法により形成された膜厚１００ｎｍの
ゲート酸化膜１３が設けられている。
て説明する。図１は、本発明の第１の実施例による埋め
込みチャネル型電荷転送装置の出力段付近の構成を示す
断面図である。同図に示されるように、不純物濃度５×
１０15ｃｍ-3のｐ型半導体基板１の表面領域内に、不純
物濃度２×１０16ｃｍ-3、厚さ１μｍ、幅１０μｍのｎ
型拡散層１２が形成されている。半導体基板の表面に
は、ドライ熱酸化法により形成された膜厚１００ｎｍの
ゲート酸化膜１３が設けられている。
【００１３】ゲート酸化膜１３上には、ｎ型拡散層１２
を覆うように、転送ゲート電極１４ａ、１４ｂ、１５
ａ、１５ｂ、出力ゲート１６、リセットゲート電極１７
およびバリアゲート電極１８が設けられている。これら
の電極は、リンのドーピングによりｎ型化された、膜厚
４００ｎｍ、シート抵抗２０Ω／□の多結晶シリコン膜
により形成されている。これらの電極の内、バリアゲー
ト電極１８のみがゲート長１０μｍになされ、それ以外
のゲート電極は全てゲート長が５μｍになされている。
を覆うように、転送ゲート電極１４ａ、１４ｂ、１５
ａ、１５ｂ、出力ゲート１６、リセットゲート電極１７
およびバリアゲート電極１８が設けられている。これら
の電極は、リンのドーピングによりｎ型化された、膜厚
４００ｎｍ、シート抵抗２０Ω／□の多結晶シリコン膜
により形成されている。これらの電極の内、バリアゲー
ト電極１８のみがゲート長１０μｍになされ、それ以外
のゲート電極は全てゲート長が５μｍになされている。
【００１４】一つ置きの転送ゲート電極下のｎ型拡散層
１２の表面領域内には、不純物濃度１×１０15ｃｍ-3、
厚さ０．１μｍ以下のｐ型バリア層１９が形成されてい
る。ｐ型バリア層が設けられている方の転送ゲート電極
１４ａ、１５ａがバリア電極となり、他方の転送ゲート
電極１４ｂ、１５ｂがストレージ電極となる。出力ゲー
ト１６とリセットゲート電極１７との間のｎ型拡散層１
２内には、フローティング拡散層２０が、リセットゲー
ト電極１７とバリアゲート電極１８との間のｎ型拡散層
１２内には、リセットドレイン２１が形成され、また、
バリアゲート電極１８の後段の半導体基板の表面領域内
には、ｎ型拡散層１２に隣接して吸収ドレイン２２が形
成されている。これらの拡散層、ドレインはｎ型であっ
て、その不純物濃度は、２×１０17ｃｍ-3程度であり、
またその厚さは１μｍ程度である。
１２の表面領域内には、不純物濃度１×１０15ｃｍ-3、
厚さ０．１μｍ以下のｐ型バリア層１９が形成されてい
る。ｐ型バリア層が設けられている方の転送ゲート電極
１４ａ、１５ａがバリア電極となり、他方の転送ゲート
電極１４ｂ、１５ｂがストレージ電極となる。出力ゲー
ト１６とリセットゲート電極１７との間のｎ型拡散層１
２内には、フローティング拡散層２０が、リセットゲー
ト電極１７とバリアゲート電極１８との間のｎ型拡散層
１２内には、リセットドレイン２１が形成され、また、
バリアゲート電極１８の後段の半導体基板の表面領域内
には、ｎ型拡散層１２に隣接して吸収ドレイン２２が形
成されている。これらの拡散層、ドレインはｎ型であっ
て、その不純物濃度は、２×１０17ｃｍ-3程度であり、
またその厚さは１μｍ程度である。
【００１５】転送ゲート電極の組１４ａ、１４ｂ；１５
ａ、１５ｂには、それぞれハイレベルが５Ｖ、ローレベ
ルが０Ｖで、位相が互いに１８０°異なる転送クロック
φ2、φ1 が印加され、また出力ゲート１６には、一定
電圧（例えば１Ｖ）のゲート電圧ＶOGが印加されてい
る。リセットゲート電極１７には、転送クロックφ1 と
同相で、ハイレベル期間がφ1 より短く、ハイレベルが
５Ｖ、ローレベルが０ＶのリセットクロックφR が印加
されている［図２の（ａ）参照］。さらに、バリアゲー
ト電極１８には、５Ｖの電源電圧ＶB が印加されてい
る。
ａ、１５ｂには、それぞれハイレベルが５Ｖ、ローレベ
ルが０Ｖで、位相が互いに１８０°異なる転送クロック
φ2、φ1 が印加され、また出力ゲート１６には、一定
電圧（例えば１Ｖ）のゲート電圧ＶOGが印加されてい
る。リセットゲート電極１７には、転送クロックφ1 と
同相で、ハイレベル期間がφ1 より短く、ハイレベルが
５Ｖ、ローレベルが０ＶのリセットクロックφR が印加
されている［図２の（ａ）参照］。さらに、バリアゲー
ト電極１８には、５Ｖの電源電圧ＶB が印加されてい
る。
【００１６】フローティング拡散層２０は、ドレインに
電源電圧ＶB が印加され、ソースが負荷抵抗ＲL に接続
されたｎチャネル型ＭＯＳトランジスタＴ1 のゲートに
接続されている。トランジスタＴ1 と負荷抵抗ＲL とで
ソースフォロワを構成しており、該ソースフォロワの出
力端子より本電荷転送装置の出力信号が取り出される。
リセットドレイン２１には、一端が基板電位端子に接続
された、電荷注入用の抵抗ＲIJが接続されている。抵抗
ＲIJの機能については後述する。吸収ドレイン２２に
は、昇圧回路２３の出力電圧である１２Ｖが印加されて
いる。昇圧回路は例えばダイオードによる整流回路を多
段に接続した回路を用いる。
電源電圧ＶB が印加され、ソースが負荷抵抗ＲL に接続
されたｎチャネル型ＭＯＳトランジスタＴ1 のゲートに
接続されている。トランジスタＴ1 と負荷抵抗ＲL とで
ソースフォロワを構成しており、該ソースフォロワの出
力端子より本電荷転送装置の出力信号が取り出される。
リセットドレイン２１には、一端が基板電位端子に接続
された、電荷注入用の抵抗ＲIJが接続されている。抵抗
ＲIJの機能については後述する。吸収ドレイン２２に
は、昇圧回路２３の出力電圧である１２Ｖが印加されて
いる。昇圧回路は例えばダイオードによる整流回路を多
段に接続した回路を用いる。
【００１７】図２は、各クロックのタイミングと、その
クロックが印加されたときの図１の断面におけるポテン
シャルの状態とをそれぞれ示す図であり、図３は、ゲー
ト電圧とチャネルポテンシャルとの関係を示すグラフで
ある。以下、図１〜図３を参照して本実施例の電荷転送
装置の動作について説明する。図３を参照すると、ゲー
ト長ＬR が５μｍのリセットゲート電極１７に５Ｖが印
加されたとき、そのゲート電極下のチャネルポテンシャ
ルψRHは１１Ｖとなり、またゲート長ＬB が１０μｍの
バリアゲート電極１８には常時一定電圧の５Ｖが印加さ
れており、そのゲート電極下のチャネルポテンシャルψ
B は１０．５Ｖに固定される。同一の電圧が印加されて
このようにゲート電極によりチャネルポテンシャルに差
が出るのは、ショートチャネル効果（ゲート長が７μｍ
前後からこの効果が顕在化する）によるものである。
クロックが印加されたときの図１の断面におけるポテン
シャルの状態とをそれぞれ示す図であり、図３は、ゲー
ト電圧とチャネルポテンシャルとの関係を示すグラフで
ある。以下、図１〜図３を参照して本実施例の電荷転送
装置の動作について説明する。図３を参照すると、ゲー
ト長ＬR が５μｍのリセットゲート電極１７に５Ｖが印
加されたとき、そのゲート電極下のチャネルポテンシャ
ルψRHは１１Ｖとなり、またゲート長ＬB が１０μｍの
バリアゲート電極１８には常時一定電圧の５Ｖが印加さ
れており、そのゲート電極下のチャネルポテンシャルψ
B は１０．５Ｖに固定される。同一の電圧が印加されて
このようにゲート電極によりチャネルポテンシャルに差
が出るのは、ショートチャネル効果（ゲート長が７μｍ
前後からこの効果が顕在化する）によるものである。
【００１８】而して、吸収ドレイン２２には高電圧（１
２Ｖ）が印加されているため、リセットドレイン２１の
電位ＶRDは、図２の（ｂ）に示されるように、バリアゲ
ート電極下のチャネルポテンシャルψB （＝１０．５
Ｖ）と同電位となっている。このように、電位ＶRDが常
時チャネルポテンシャルψB に一致するのは、抵抗ＲIJ
の電子注入作用による。すなわち、仮に何らかの理由
で、リセットドレインの電位ＶRDが、図９の（ｂ）に示
されるように、ψB より深くなった場合、抵抗ＲIJを介
してリセットドレイン２１へ注入された電子ｅ- はこの
領域に吸収され、その状態が両電位が一致するまで続く
ので、結局電位ＶRDはチャネルポテンシャルψB と同電
位となる。両電位が一致した以降では、抵抗ＲIJを介し
てリセットドレイン２１へ注入された電子ｅ- はオーバ
フローしバリアゲート電極下を通って吸収ドレインに流
入し、ここで吸収される。
２Ｖ）が印加されているため、リセットドレイン２１の
電位ＶRDは、図２の（ｂ）に示されるように、バリアゲ
ート電極下のチャネルポテンシャルψB （＝１０．５
Ｖ）と同電位となっている。このように、電位ＶRDが常
時チャネルポテンシャルψB に一致するのは、抵抗ＲIJ
の電子注入作用による。すなわち、仮に何らかの理由
で、リセットドレインの電位ＶRDが、図９の（ｂ）に示
されるように、ψB より深くなった場合、抵抗ＲIJを介
してリセットドレイン２１へ注入された電子ｅ- はこの
領域に吸収され、その状態が両電位が一致するまで続く
ので、結局電位ＶRDはチャネルポテンシャルψB と同電
位となる。両電位が一致した以降では、抵抗ＲIJを介し
てリセットドレイン２１へ注入された電子ｅ- はオーバ
フローしバリアゲート電極下を通って吸収ドレインに流
入し、ここで吸収される。
【００１９】時刻ｔ1 において、転送クロックφ1 とリ
セットクロックφR がハイレベルとなり、転送クロック
φ2 がローレベルとなると、転送ゲート電極１４ｂ下に
蓄積されていた電荷Ｑは転送ゲート電極１５ｂ下に転送
され、また、リセットトランジスタＴREが導通してフロ
ーティング拡散層２０の電位をリセットドレインの電位
ＶRDにリセットする。このとき、リセットゲート電極１
７下のチャネルポテンシャルψRH（１１Ｖ）は、リセッ
トドレイン２１の電位ＶRD（＝ψB ＝１０．５Ｖ）より
深くなるため、リセットトランジスタＴREは完全に導通
してフローティング拡散層２０の保持していた電荷を完
全に放出させる。
セットクロックφR がハイレベルとなり、転送クロック
φ2 がローレベルとなると、転送ゲート電極１４ｂ下に
蓄積されていた電荷Ｑは転送ゲート電極１５ｂ下に転送
され、また、リセットトランジスタＴREが導通してフロ
ーティング拡散層２０の電位をリセットドレインの電位
ＶRDにリセットする。このとき、リセットゲート電極１
７下のチャネルポテンシャルψRH（１１Ｖ）は、リセッ
トドレイン２１の電位ＶRD（＝ψB ＝１０．５Ｖ）より
深くなるため、リセットトランジスタＴREは完全に導通
してフローティング拡散層２０の保持していた電荷を完
全に放出させる。
【００２０】フローティング拡散層よりリセットドレイ
ンに放出された電荷はリセットドレインをオーバフロー
して吸収ドレインに流入し、ここで吸収される。このと
き、フローティング拡散層よりリセットドレインに電子
が流入することにより、リセットドレインの電位は一時
的に変動するが、最終的には、ＶRD＝ψB ＝１０．５Ｖ
となって安定する。この過渡的な電位の変動は、フロー
ティング拡散層から流入する電子量の最大値の時間平均
値と比較して抵抗ＲIJより注入される電子を十分に多く
（例えば１００倍）とすればほとんど無視しうるレベル
にすることができる。
ンに放出された電荷はリセットドレインをオーバフロー
して吸収ドレインに流入し、ここで吸収される。このと
き、フローティング拡散層よりリセットドレインに電子
が流入することにより、リセットドレインの電位は一時
的に変動するが、最終的には、ＶRD＝ψB ＝１０．５Ｖ
となって安定する。この過渡的な電位の変動は、フロー
ティング拡散層から流入する電子量の最大値の時間平均
値と比較して抵抗ＲIJより注入される電子を十分に多く
（例えば１００倍）とすればほとんど無視しうるレベル
にすることができる。
【００２１】なお、これと関連して抵抗ＲIJを介して注
入される電子量と比較して、バリアトランジスタＴBRの
電子をオーバフローさせる能力を十分に高くすることが
必要である。例えば、抵抗ＲIJよりの注入電子量がバリ
アトランジスタのオーバフロー能力を上回っている場
合、注入電子がリセットドレイン２１に蓄積されるよう
になり、リセットドレイン電位ＶRDがポテンシャルψB
より浅くなってしまうからである。よって、注入電子量
に比べバリアトランジスタＴBRのオーバフロー能力は十
分高いことが、例えば１００倍以上あることが望まし
い。具体的には、抵抗ＲIJを１０ＭΩとしたときに、バ
リアトランジスタＴBRのオン抵抗を１００ｋΩ以下とす
る。
入される電子量と比較して、バリアトランジスタＴBRの
電子をオーバフローさせる能力を十分に高くすることが
必要である。例えば、抵抗ＲIJよりの注入電子量がバリ
アトランジスタのオーバフロー能力を上回っている場
合、注入電子がリセットドレイン２１に蓄積されるよう
になり、リセットドレイン電位ＶRDがポテンシャルψB
より浅くなってしまうからである。よって、注入電子量
に比べバリアトランジスタＴBRのオーバフロー能力は十
分高いことが、例えば１００倍以上あることが望まし
い。具体的には、抵抗ＲIJを１０ＭΩとしたときに、バ
リアトランジスタＴBRのオン抵抗を１００ｋΩ以下とす
る。
【００２２】その後、時刻ｔ2 において、リセットクロ
ックφR がローレベルとなり、リセットトランジスタＴ
REがオフしてフローティング拡散層２０はフローティン
グ状態となる。このとき、転送ゲート電極１５ｂ下の電
荷Ｑはそのままその位置に留まる。
ックφR がローレベルとなり、リセットトランジスタＴ
REがオフしてフローティング拡散層２０はフローティン
グ状態となる。このとき、転送ゲート電極１５ｂ下の電
荷Ｑはそのままその位置に留まる。
【００２３】時刻ｔ3 に至ると、転送クロックφ1 がロ
ーレベル、φ2 がハイレベルとなって、信号電荷Ｑはフ
ローティング拡散層２０に流入する。その結果、フロー
ティング拡散層２０の電位が変化し、その電位変化はト
ランジスタＴ1 と負荷抵抗ＲL からなるソースフォロワ
より出力信号として取り出される。ここで、フローティ
ング拡散層２０の流入電荷による電位変化は、図２の
（ｂ）から明らかなように、出力ゲート１６下のチャネ
ルポテンシャルをψOGとして、ψB −ψOGまで補償され
る。いま、出力ゲートに１Ｖが印加されているものとす
ると、図３に示されるように、ψOG＝７．８Ｖであるか
ら、ψB −ψOG＝２．７Ｖとなる。通常、２Ｖの変化が
あればよいとされているので、本実施例により、低電圧
駆動（電源電圧５Ｖ、駆動クロック５Ｖ）であっても十
分大きなダイナミックレンジを確保できることになる。
ーレベル、φ2 がハイレベルとなって、信号電荷Ｑはフ
ローティング拡散層２０に流入する。その結果、フロー
ティング拡散層２０の電位が変化し、その電位変化はト
ランジスタＴ1 と負荷抵抗ＲL からなるソースフォロワ
より出力信号として取り出される。ここで、フローティ
ング拡散層２０の流入電荷による電位変化は、図２の
（ｂ）から明らかなように、出力ゲート１６下のチャネ
ルポテンシャルをψOGとして、ψB −ψOGまで補償され
る。いま、出力ゲートに１Ｖが印加されているものとす
ると、図３に示されるように、ψOG＝７．８Ｖであるか
ら、ψB −ψOG＝２．７Ｖとなる。通常、２Ｖの変化が
あればよいとされているので、本実施例により、低電圧
駆動（電源電圧５Ｖ、駆動クロック５Ｖ）であっても十
分大きなダイナミックレンジを確保できることになる。
【００２４】図４は、本発明の第２の実施例の出力部付
近の構成を示す断面図である。同図において、図１に示
される第１の実施例の部分と共通する部分には同一の参
照番号が付されているので重複する説明は省略するが、
本実施例では、電子注入用の素子として、先の実施例に
おける抵抗に代え、ディプリーション型ｎチャネルＭＯ
ＳトランジスタＴ2 を用いている。本実施例によれば、
電子注入用の素子が定電流源となったことにより、リセ
ットドレインの電位に拘りなく常に一定量の電子を注入
することができるので、よりリセットドレインの電位Ｖ
RDを安定化させることができる。
近の構成を示す断面図である。同図において、図１に示
される第１の実施例の部分と共通する部分には同一の参
照番号が付されているので重複する説明は省略するが、
本実施例では、電子注入用の素子として、先の実施例に
おける抵抗に代え、ディプリーション型ｎチャネルＭＯ
ＳトランジスタＴ2 を用いている。本実施例によれば、
電子注入用の素子が定電流源となったことにより、リセ
ットドレインの電位に拘りなく常に一定量の電子を注入
することができるので、よりリセットドレインの電位Ｖ
RDを安定化させることができる。
【００２５】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではなく特
許請求の範囲に記載された本願発明の範囲内において各
種の変更が可能である。例えば、リセットゲート電極１
７下のチャネルポテンシャルと、バリアゲート電極１８
下のチャネルポテンシャルとに図３に示すような差を生
じさせるのに、ゲート長に差をつけるのに代え、チャネ
ルドープによってこれを達成するようにすることができ
る。また、リセットドレインに電子注入用の素子
（ＲIJ、Ｔ2 ）のほかにこれと並列にキャパシタを接続
することもできる。
が、本発明はこれら実施例に限定されるものではなく特
許請求の範囲に記載された本願発明の範囲内において各
種の変更が可能である。例えば、リセットゲート電極１
７下のチャネルポテンシャルと、バリアゲート電極１８
下のチャネルポテンシャルとに図３に示すような差を生
じさせるのに、ゲート長に差をつけるのに代え、チャネ
ルドープによってこれを達成するようにすることができ
る。また、リセットドレインに電子注入用の素子
（ＲIJ、Ｔ2 ）のほかにこれと並列にキャパシタを接続
することもできる。
【００２６】
【発明の効果】以上説明したように、本発明の電荷転送
装置は、電子注入源を接続したリセットドレインの後段
にバリアゲート電極を介して吸収ドレインを設けたもの
において、リセットドレインに電子注入源を接続したも
のであるので、本発明によれば、低電圧化された電源電
圧においても正常動作しうる電荷転送装置において、リ
セットドレインの電位を電源電圧に常時追随させるよう
にすることができる。したがって、本発明によれば、電
源投入時やノイズ侵入等により電源電圧が変動した場合
においても、フローティング拡散層のリセット電位を電
源電圧に追随させることができ、電源電圧とフローティ
ング拡散層のリセット電位とが乖離したことによって起
こる出力の不安定化を防止することができる。
装置は、電子注入源を接続したリセットドレインの後段
にバリアゲート電極を介して吸収ドレインを設けたもの
において、リセットドレインに電子注入源を接続したも
のであるので、本発明によれば、低電圧化された電源電
圧においても正常動作しうる電荷転送装置において、リ
セットドレインの電位を電源電圧に常時追随させるよう
にすることができる。したがって、本発明によれば、電
源投入時やノイズ侵入等により電源電圧が変動した場合
においても、フローティング拡散層のリセット電位を電
源電圧に追随させることができ、電源電圧とフローティ
ング拡散層のリセット電位とが乖離したことによって起
こる出力の不安定化を防止することができる。
【図１】本発明の第１の実施例の出力部の構成を示す断
面図。
面図。
【図２】本発明の第１の実施例の動作を説明するための
クロックのタイミング図とポテンシャル図。
クロックのタイミング図とポテンシャル図。
【図３】本発明の第１の実施例の動作を説明するため
の、ゲート電圧とチャネルポテンシャルとの関係を示す
グラフ。
の、ゲート電圧とチャネルポテンシャルとの関係を示す
グラフ。
【図４】本発明の第２の実施例の出力部の構成を示す断
面図。
面図。
【図５】従来例の断面図とそのポテンシャル図。
【図６】従来例の動作を説明するためのクロックのタイ
ミング図とフローティングドレインの電位変化図。
ミング図とフローティングドレインの電位変化図。
【図７】従来例の動作を説明するための、ゲート電圧と
チャネルポテンシャルとの関係を示すグラフ。
チャネルポテンシャルとの関係を示すグラフ。
【図８】本発明の先行技術を示す断面図。
【図９】本発明の先行技術の問題点を説明するためのポ
テンシャル図。
テンシャル図。
１、１１ ｐ型半導体基板 １２ ｎ型拡散層 １３ ゲート酸化膜 ４ａ、４ｂ、５ａ、５ｂ 転送ゲート電極 １４ａ、１４ｂ、１５ａ、１５ｂ 転送ゲート電極 ６ａ、６ｂ、１６ 出力ゲート ７、１７ リセットゲート電極 １８ バリアゲート電極 １９ ｐ型バリア層 ２０ フローティング拡散層 ３、２１ リセットドレイン ２２ 吸収ドレイン ２３ 昇圧回路
Claims (5)
- 【請求項１】 半導体基板の表面領域内に設けられた電
荷転送領域と、 前記電荷転送領域の後段の前記半導体基板の表面領域内
に形成されたフローティング拡散層と、 前記フローティング拡散層に近接して前記半導体基板の
表面領域内に形成されたリセットドレインと、 前記リセットドレインに近接して前記半導体基板の表面
領域内に形成された吸収ドレインと、 前記フローティング拡散層と前記リセットドレインとの
間の半導体基板上に設けられた、一定周期毎に前記フロ
ーティング拡散層の電位を前記リセットドレインの電位
にリセットするリセットゲート電極と、 前記リセットドレインと前記吸収ドレインとの間の半導
体基板上に設けられた、一定電位に保持されたバリアゲ
ート電極と、を有する電荷転送装置において、 前記リセットドレインには該領域に電荷を注入する電荷
注入源が接続されていることを特徴とする電荷転送装
置。 - 【請求項２】 前記電荷注入源の電荷注入能力は、前記
バリアゲート電極下の電荷流通能力に比較して十分に小
さいことを特徴とする請求項１記載の電荷転送装置。 - 【請求項３】 前記電荷注入源の電荷注入能力は、前記
リセットゲート電極下の電荷流通量に比較して十分に大
きいことを特徴とする請求項１記載の電荷転送装置。 - 【請求項４】 前記電荷注入源が、一端が基準電位端子
に接続された抵抗器により構成されていることを特徴と
する請求項１記載の電荷転送装置。 - 【請求項５】 前記電荷注入源が、一端が基準電位端子
に接続された定電流源により構成されていることを特徴
とする請求項１記載の電荷転送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148585A JPH07105489B2 (ja) | 1993-05-27 | 1993-05-27 | 電荷転送装置 |
| US08/250,553 US5524036A (en) | 1993-05-27 | 1994-05-27 | Charge transfer device having charge injection source for reset drain region |
| KR1019940011621A KR0148278B1 (ko) | 1993-05-27 | 1994-05-27 | 전하 전송 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148585A JPH07105489B2 (ja) | 1993-05-27 | 1993-05-27 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338525A true JPH06338525A (ja) | 1994-12-06 |
| JPH07105489B2 JPH07105489B2 (ja) | 1995-11-13 |
Family
ID=15456041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148585A Expired - Fee Related JPH07105489B2 (ja) | 1993-05-27 | 1993-05-27 | 電荷転送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5524036A (ja) |
| JP (1) | JPH07105489B2 (ja) |
| KR (1) | KR0148278B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086757A (ja) * | 2004-09-15 | 2006-03-30 | Nec Electronics Corp | 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法 |
| JP2013171889A (ja) * | 2012-02-17 | 2013-09-02 | Canon Inc | 撮像装置及び撮像装置の駆動方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3529022B2 (ja) * | 1998-01-30 | 2004-05-24 | シャープ株式会社 | 電荷転送素子 |
| JP2002149247A (ja) * | 2000-11-07 | 2002-05-24 | Sanyo Electric Co Ltd | 昇圧システム及びこれを備えた撮像装置 |
| JP2006517360A (ja) * | 2003-02-07 | 2006-07-20 | リー・ドヨン | Ｃｍｏｓアクティブピクセルおよびその駆動方法 |
| JP4807783B2 (ja) * | 2006-05-31 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 電荷検出素子 |
| JP4920610B2 (ja) * | 2008-01-31 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | Ｃｃｄ装置及び駆動方法 |
| JP2022108157A (ja) * | 2021-01-12 | 2022-07-25 | キオクシア株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707784B2 (ja) * | 1990-03-10 | 1998-02-04 | 日本電気株式会社 | 電荷転送装置 |
-
1993
- 1993-05-27 JP JP5148585A patent/JPH07105489B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-27 US US08/250,553 patent/US5524036A/en not_active Expired - Lifetime
- 1994-05-27 KR KR1019940011621A patent/KR0148278B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086757A (ja) * | 2004-09-15 | 2006-03-30 | Nec Electronics Corp | 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法 |
| JP2013171889A (ja) * | 2012-02-17 | 2013-09-02 | Canon Inc | 撮像装置及び撮像装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5524036A (en) | 1996-06-04 |
| JPH07105489B2 (ja) | 1995-11-13 |
| KR0148278B1 (ko) | 1998-10-15 |
| KR940027184A (ko) | 1994-12-10 |
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