JPH06338593A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06338593A JPH06338593A JP5151081A JP15108193A JPH06338593A JP H06338593 A JPH06338593 A JP H06338593A JP 5151081 A JP5151081 A JP 5151081A JP 15108193 A JP15108193 A JP 15108193A JP H06338593 A JPH06338593 A JP H06338593A
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Abstract
(57)【要約】
【目的】 水素化処理を短時間で行うことができる様に
して、データ保持特性の優れた半導体記憶装置を短い工
程で製造する。 【構成】 多結晶Ｓｉ膜２５を全面に形成し、多結晶Ｓ
ｉ膜２７で記憶ノード電極の周面部を形成した後、ＳＯ
Ｇ膜４５をウェットエッチングで除去する際のストッパ
として多結晶Ｓｉ膜２５を用いる。そして、多結晶Ｓｉ
膜２５をメモリセル毎に分離して、この多結晶Ｓｉ膜２
５を記憶ノード電極の一部にする。このため、ＳｉＮ膜
をストッパとして用いる必要がなく、Ｓｉ基板１１の結
晶性の乱れによる準位を除去するための水素化処理を、
Ｓｉ基板１１の表面側から行うことができる。
して、データ保持特性の優れた半導体記憶装置を短い工
程で製造する。 【構成】 多結晶Ｓｉ膜２５を全面に形成し、多結晶Ｓ
ｉ膜２７で記憶ノード電極の周面部を形成した後、ＳＯ
Ｇ膜４５をウェットエッチングで除去する際のストッパ
として多結晶Ｓｉ膜２５を用いる。そして、多結晶Ｓｉ
膜２５をメモリセル毎に分離して、この多結晶Ｓｉ膜２
５を記憶ノード電極の一部にする。このため、ＳｉＮ膜
をストッパとして用いる必要がなく、Ｓｉ基板１１の結
晶性の乱れによる準位を除去するための水素化処理を、
Ｓｉ基板１１の表面側から行うことができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ており且つメモリセルを構成しているキャパシタの記憶
ノード電極が筒状である半導体記憶装置の製造方法に関
するものである。
ており且つメモリセルを構成しているキャパシタの記憶
ノード電極が筒状である半導体記憶装置の製造方法に関
するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、メモリセルを構成してい
るキャパシタの記憶ノード電極の表面積を広くしてメモ
リセル面積の割に電荷蓄積量を増加させるために、キャ
パシタの記憶ノード電極が筒状になっていてシリンダ構
造やクラウン構造と称される構造が提案されている。
るキャパシタの記憶ノード電極の表面積を広くしてメモ
リセル面積の割に電荷蓄積量を増加させるために、キャ
パシタの記憶ノード電極が筒状になっていてシリンダ構
造やクラウン構造と称される構造が提案されている。
【０００３】図８は、この様なシリンダ構造のＤＲＡＭ
の製造方法の第１従来例を示している。この第１従来例
では、図８（ａ）に示す様に、Ｐ型のＳｉ基板１１の表
面にＬＯＣＯＳ法でＳｉＯ2 膜１２を形成して素子分離
領域を区画し、このＳｉＯ2膜１２に囲まれている素子
活性領域の表面にゲート絶縁膜としてのＳｉＯ2 膜１３
を形成する。
の製造方法の第１従来例を示している。この第１従来例
では、図８（ａ）に示す様に、Ｐ型のＳｉ基板１１の表
面にＬＯＣＯＳ法でＳｉＯ2 膜１２を形成して素子分離
領域を区画し、このＳｉＯ2膜１２に囲まれている素子
活性領域の表面にゲート絶縁膜としてのＳｉＯ2 膜１３
を形成する。
【０００４】その後、多結晶Ｓｉ膜１４でワード線を形
成し、Ｎ型の拡散層１５、１６を素子活性領域に形成す
る。ここまでで、メモリセルの転送ゲートとしてのトラ
ンジスタ１７が完成し、ワード線である多結晶Ｓｉ膜１
４がトランジスタ１７のゲート電極になっている。
成し、Ｎ型の拡散層１５、１６を素子活性領域に形成す
る。ここまでで、メモリセルの転送ゲートとしてのトラ
ンジスタ１７が完成し、ワード線である多結晶Ｓｉ膜１
４がトランジスタ１７のゲート電極になっている。
【０００５】その後、ＳｉＯ2 膜２１またはＰＳＧ膜と
ＳｉＮ膜２２とＳｉＯ2 膜２３とを順次に全面に堆積さ
せ、拡散層１６に達するコンタクト孔２４を開孔する。
そして、コンタクト孔２４を介して拡散層１６にコンタ
クトする多結晶Ｓｉ膜２５を全面に堆積させ、更にＳｉ
Ｏ2 膜２６を全面に堆積させて、これらのうちで記憶ノ
ード電極を形成すべき部分を残すパターニングを行う。
ＳｉＮ膜２２とＳｉＯ2 膜２３とを順次に全面に堆積さ
せ、拡散層１６に達するコンタクト孔２４を開孔する。
そして、コンタクト孔２４を介して拡散層１６にコンタ
クトする多結晶Ｓｉ膜２５を全面に堆積させ、更にＳｉ
Ｏ2 膜２６を全面に堆積させて、これらのうちで記憶ノ
ード電極を形成すべき部分を残すパターニングを行う。
【０００６】次に、図８（ｂ）に示す様に、多結晶Ｓｉ
膜２７を全面に堆積させ、ＳｉＯ2膜２３、２６をスト
ッパにして多結晶Ｓｉ膜２７の全面を異方性エッチング
することによって、図８（ｃ）に示す様に、ＳｉＯ2 膜
２６及び多結晶Ｓｉ膜２５の周面にのみ多結晶Ｓｉ膜２
７を残す。
膜２７を全面に堆積させ、ＳｉＯ2膜２３、２６をスト
ッパにして多結晶Ｓｉ膜２７の全面を異方性エッチング
することによって、図８（ｃ）に示す様に、ＳｉＯ2 膜
２６及び多結晶Ｓｉ膜２５の周面にのみ多結晶Ｓｉ膜２
７を残す。
【０００７】そして、ＳｉＮ膜２２をストッパにしてＳ
ｉＯ2 膜２３をウエットエッチングで除去し、ＯＮＯ膜
３１と多結晶Ｓｉ膜３２とを順次に全面に堆積させる。
ここまでで、多結晶Ｓｉ膜２５、２７を記憶ノード電極
とし、ＯＮＯ膜３１をキャパシタ絶縁膜とし、多結晶Ｓ
ｉ膜３２をプレート電極としており、メモリセルを構成
しているキャパシタ３３が完成する。その後、更に従来
公知の工程を実行して、ビット線等を形成する。
ｉＯ2 膜２３をウエットエッチングで除去し、ＯＮＯ膜
３１と多結晶Ｓｉ膜３２とを順次に全面に堆積させる。
ここまでで、多結晶Ｓｉ膜２５、２７を記憶ノード電極
とし、ＯＮＯ膜３１をキャパシタ絶縁膜とし、多結晶Ｓ
ｉ膜３２をプレート電極としており、メモリセルを構成
しているキャパシタ３３が完成する。その後、更に従来
公知の工程を実行して、ビット線等を形成する。
【０００８】図９〜１１は、シリンダ構造のＤＲＡＭの
製造方法の第２従来例を示している。但し、この第２従
来例で製造するＤＲＡＭは、上述の第１従来例で製造し
たＤＲＡＭとは異なり、ビット線シールド構造である。
この第２従来例では、図９（ａ）に示す様に、素子分離
領域を区画するためのＳｉＯ2 膜１２と、ゲート絶縁膜
としてのＳｉＯ2 膜１３とを、Ｓｉ基板１１に形成す
る。
製造方法の第２従来例を示している。但し、この第２従
来例で製造するＤＲＡＭは、上述の第１従来例で製造し
たＤＲＡＭとは異なり、ビット線シールド構造である。
この第２従来例では、図９（ａ）に示す様に、素子分離
領域を区画するためのＳｉＯ2 膜１２と、ゲート絶縁膜
としてのＳｉＯ2 膜１３とを、Ｓｉ基板１１に形成す
る。
【０００９】次に、図９（ｂ）に示す様に、多結晶Ｓｉ
膜１４またはポリサイド膜とオフセット用のＳｉＯ2 膜
３４とを順次に堆積させる。そして、図９（ｃ）に示す
様に、これらのＳｉＯ2 膜３４と多結晶Ｓｉ膜１４とを
ワード線のパターンに加工し、拡散層１５、１６を形成
して、トランジスタ１７を完成させる。その後、図９
（ｄ）に示す様に、ＳｉＯ2 膜３５を全面に堆積させ、
拡散層１５上に開口３６ａを有するパターンのレジスト
３６をＳｉＯ2 膜３５上に形成する。
膜１４またはポリサイド膜とオフセット用のＳｉＯ2 膜
３４とを順次に堆積させる。そして、図９（ｃ）に示す
様に、これらのＳｉＯ2 膜３４と多結晶Ｓｉ膜１４とを
ワード線のパターンに加工し、拡散層１５、１６を形成
して、トランジスタ１７を完成させる。その後、図９
（ｄ）に示す様に、ＳｉＯ2 膜３５を全面に堆積させ、
拡散層１５上に開口３６ａを有するパターンのレジスト
３６をＳｉＯ2 膜３５上に形成する。
【００１０】次に、レジスト３６をマスクにしてＳｉＯ
2 膜３５を異方性エッチングして、図９（ｅ）に示す様
に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜１４の
拡散層１５側の側面に形成すると同時に、拡散層１５に
達するコンタクト孔３７を多結晶Ｓｉ膜１４に対して自
己整合的に開孔する。そして、レジスト３６を除去した
後、図１０（ａ）に示す様に、多結晶Ｓｉ膜４１を全面
に堆積させる。
2 膜３５を異方性エッチングして、図９（ｅ）に示す様
に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜１４の
拡散層１５側の側面に形成すると同時に、拡散層１５に
達するコンタクト孔３７を多結晶Ｓｉ膜１４に対して自
己整合的に開孔する。そして、レジスト３６を除去した
後、図１０（ａ）に示す様に、多結晶Ｓｉ膜４１を全面
に堆積させる。
【００１１】次に、図１０（ｂ）に示す様に、ビット線
のパターンのレジスト４２を多結晶Ｓｉ膜４１上に形成
する。そして、図１０（ｃ）に示す様に、レジスト４２
をマスクにして多結晶Ｓｉ膜４１をエッチングして、こ
の多結晶Ｓｉ膜４１でビット線を形成する。その後、Ｓ
ｉＯ2 膜３５を異方性エッチングして、図１０（ｄ）に
示す様に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜
１４の残りの側面に形成する。
のパターンのレジスト４２を多結晶Ｓｉ膜４１上に形成
する。そして、図１０（ｃ）に示す様に、レジスト４２
をマスクにして多結晶Ｓｉ膜４１をエッチングして、こ
の多結晶Ｓｉ膜４１でビット線を形成する。その後、Ｓ
ｉＯ2 膜３５を異方性エッチングして、図１０（ｄ）に
示す様に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜
１４の残りの側面に形成する。
【００１２】次に、レジスト４２を除去した後、図１０
（ｅ）に示す様に、層間絶縁膜としてのＳｉＯ2 膜２１
を全面に堆積させ、更にＳｉＯ2 膜４３とＳｉＮ膜２２
とを順次に全面に堆積させる。そして、図１１（ａ）に
示す様に、ＳｉＮ膜２２上に塗布したレジスト４４のう
ちで記憶ノード電極を形成すべき部分のみを残すパター
ニングを行ってから、ＳＯＧ膜４５を平坦に形成する。
（ｅ）に示す様に、層間絶縁膜としてのＳｉＯ2 膜２１
を全面に堆積させ、更にＳｉＯ2 膜４３とＳｉＮ膜２２
とを順次に全面に堆積させる。そして、図１１（ａ）に
示す様に、ＳｉＮ膜２２上に塗布したレジスト４４のう
ちで記憶ノード電極を形成すべき部分のみを残すパター
ニングを行ってから、ＳＯＧ膜４５を平坦に形成する。
【００１３】次に、レジスト４４の表面が完全に露出す
るまでＳＯＧ膜４５の全面をエッチバックした後、図１
１（ｂ）に示す様に、露出したレジスト４４を除去す
る。そして、拡散層１６上及びその近傍の部分に開口を
有する様にレジスト（図示せず）をパターニングし、こ
のレジストをマスクにしたエッチングで、図１１（ｃ）
に示す様に、拡散層１６に達するコンタクト孔２４を多
結晶Ｓｉ膜１４に対して自己整合的に開孔する。その
後、多結晶Ｓｉ膜２７を全面に堆積させる。
るまでＳＯＧ膜４５の全面をエッチバックした後、図１
１（ｂ）に示す様に、露出したレジスト４４を除去す
る。そして、拡散層１６上及びその近傍の部分に開口を
有する様にレジスト（図示せず）をパターニングし、こ
のレジストをマスクにしたエッチングで、図１１（ｃ）
に示す様に、拡散層１６に達するコンタクト孔２４を多
結晶Ｓｉ膜１４に対して自己整合的に開孔する。その
後、多結晶Ｓｉ膜２７を全面に堆積させる。
【００１４】次に、レジスト（図示せず）を全面に塗布
し、ＳＯＧ膜４５上の多結晶Ｓｉ膜２７が露出するまで
レジストの全面をエッチバックする。そして、このレジ
ストをマスクにしてＳＯＧ膜４５上の多結晶Ｓｉ膜２７
をエッチングで除去して、図１１（ｄ）に示す様に、こ
の多結晶Ｓｉ膜２７をメモリセル毎に分離する。
し、ＳＯＧ膜４５上の多結晶Ｓｉ膜２７が露出するまで
レジストの全面をエッチバックする。そして、このレジ
ストをマスクにしてＳＯＧ膜４５上の多結晶Ｓｉ膜２７
をエッチングで除去して、図１１（ｄ）に示す様に、こ
の多結晶Ｓｉ膜２７をメモリセル毎に分離する。
【００１５】その後、ＳｉＮ膜２２をストッパにしてＳ
ＯＧ膜４５をウエットエッチングで除去してから、レジ
ストを除去し、更にＯＮＯ膜３１と多結晶Ｓｉ膜３２と
を順次に全面に堆積させる。ここまでで、多結晶Ｓｉ膜
２７を記憶ノード電極とし、ＯＮＯ膜３１をキャパシタ
絶縁膜とし、多結晶Ｓｉ膜３２をプレート電極とするキ
ャパシタ３３が完成する。そして、更にＢＰＳＧ膜４６
等の層間絶縁膜を平坦に形成する。
ＯＧ膜４５をウエットエッチングで除去してから、レジ
ストを除去し、更にＯＮＯ膜３１と多結晶Ｓｉ膜３２と
を順次に全面に堆積させる。ここまでで、多結晶Ｓｉ膜
２７を記憶ノード電極とし、ＯＮＯ膜３１をキャパシタ
絶縁膜とし、多結晶Ｓｉ膜３２をプレート電極とするキ
ャパシタ３３が完成する。そして、更にＢＰＳＧ膜４６
等の層間絶縁膜を平坦に形成する。
【００１６】なお、Ｓｉ基板１１にＳｉＯ2 膜１２を形
成した時点では、Ｓｉ基板１１のうちでＳｉＯ2 膜１２
近傍の部分の結晶性が乱れており、この乱れによる準位
が存在している。この準位は発生・再結合中心になるの
で、この準位を残存させると、拡散層１６とＳｉ基板１
１との間でリーク電流が流れて、メモリセルのデータ保
持特性が劣化する。そこで、Ｓｉ基板１１の結晶に水素
を結合させて準位を除去するために、上述の第１及び第
２従来例の何れにおいても、水素雰囲気中でのアニール
であるフォーミングアニールと称される水素化処理を行
っている。
成した時点では、Ｓｉ基板１１のうちでＳｉＯ2 膜１２
近傍の部分の結晶性が乱れており、この乱れによる準位
が存在している。この準位は発生・再結合中心になるの
で、この準位を残存させると、拡散層１６とＳｉ基板１
１との間でリーク電流が流れて、メモリセルのデータ保
持特性が劣化する。そこで、Ｓｉ基板１１の結晶に水素
を結合させて準位を除去するために、上述の第１及び第
２従来例の何れにおいても、水素雰囲気中でのアニール
であるフォーミングアニールと称される水素化処理を行
っている。
【００１７】
【発明が解決しようとする課題】ところが、上述の第１
及び第２従来例の何れにおいても、図８（ｃ）及び図１
１（ｄ）から明らかな様に、メモリセルアレイ部の略全
面にＳｉＮ膜２２が残っており、膜質が緻密なＳｉＮ膜
２２は水素をも透過させない。このため、水素化処理を
Ｓｉ基板１１の裏面側から行っていたが、Ｓｉ基板１１
は５００〜６００μｍ程度と厚いので水素の拡散に長時
間を要し、データ保持特性の優れたＤＲＡＭを短い工程
で製造することが困難であった。
及び第２従来例の何れにおいても、図８（ｃ）及び図１
１（ｄ）から明らかな様に、メモリセルアレイ部の略全
面にＳｉＮ膜２２が残っており、膜質が緻密なＳｉＮ膜
２２は水素をも透過させない。このため、水素化処理を
Ｓｉ基板１１の裏面側から行っていたが、Ｓｉ基板１１
は５００〜６００μｍ程度と厚いので水素の拡散に長時
間を要し、データ保持特性の優れたＤＲＡＭを短い工程
で製造することが困難であった。
【００１８】また、第２従来例では、図１１（ｃ）から
明らかな様に、コンタクト孔２４を開孔するためのエッ
チングに際してのマスクであるレジストは、ＳＯＧ膜４
５による高い段差が存在している状態で形成しているの
で、このレジストの膜厚を厚くする必要がある。このた
め、キャパシタの記憶ノード電極が筒状で且つ微細なＤ
ＲＡＭを安定的に製造することが困難であった。
明らかな様に、コンタクト孔２４を開孔するためのエッ
チングに際してのマスクであるレジストは、ＳＯＧ膜４
５による高い段差が存在している状態で形成しているの
で、このレジストの膜厚を厚くする必要がある。このた
め、キャパシタの記憶ノード電極が筒状で且つ微細なＤ
ＲＡＭを安定的に製造することが困難であった。
【００１９】更に、第２従来例では、図１１（ａ）に示
した様に、拡散層１６上のレジスト４４同士の間の幅が
狭いので、この間の領域には塗布系のＳＯＧ膜４５等し
か実際には形成することができない。しかし、ＳＯＧ膜
４５には熱処理による固化が塗布後に必要であるが、レ
ジスト４４の耐熱性が低く、またＳＯＧ膜４５自体が固
化に伴って収縮する。このことによっても、キャパシタ
の記憶ノード電極が筒状であるＤＲＡＭを安定的に製造
することが困難であった。
した様に、拡散層１６上のレジスト４４同士の間の幅が
狭いので、この間の領域には塗布系のＳＯＧ膜４５等し
か実際には形成することができない。しかし、ＳＯＧ膜
４５には熱処理による固化が塗布後に必要であるが、レ
ジスト４４の耐熱性が低く、またＳＯＧ膜４５自体が固
化に伴って収縮する。このことによっても、キャパシタ
の記憶ノード電極が筒状であるＤＲＡＭを安定的に製造
することが困難であった。
【００２０】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、筒状の記憶ノード電極２５、２７を有
するキャパシタ３３とトランジスタ１７とでメモリセル
が構成されている半導体記憶装置の製造方法において、
前記トランジスタ１７に電気的に接続している第１の半
導体膜２５を半導体基板１１よりも上層の全面に形成す
る工程と、前記第１の半導体膜２５のうちで前記記憶ノ
ード電極２５、２７を形成すべき領域以外の部分を覆う
と共に前記第１の半導体膜２５とはエッチング特性が異
なるマスク層４５を前記第１の半導体膜２５上に形成す
る工程と、前記マスク層４５から露出している前記第１
の半導体膜２５の上面と前記マスク層４５の側面とに第
２の半導体膜２７を形成する工程と、前記第２の半導体
膜２７同士の間の前記第１の半導体膜２５をストッパに
して、前記マスク層４５をエッチングで除去する工程
と、前記マスク層４５の除去で露出した前記第１の半導
体膜２５を除去してこの第１の半導体膜２５を前記メモ
リセル毎に分離することによって、この分離した第１の
半導体膜２５と前記第２の半導体膜２７とで前記記憶ノ
ード電極２５、２７を形成する工程とを有することを特
徴としている。
置の製造方法は、筒状の記憶ノード電極２５、２７を有
するキャパシタ３３とトランジスタ１７とでメモリセル
が構成されている半導体記憶装置の製造方法において、
前記トランジスタ１７に電気的に接続している第１の半
導体膜２５を半導体基板１１よりも上層の全面に形成す
る工程と、前記第１の半導体膜２５のうちで前記記憶ノ
ード電極２５、２７を形成すべき領域以外の部分を覆う
と共に前記第１の半導体膜２５とはエッチング特性が異
なるマスク層４５を前記第１の半導体膜２５上に形成す
る工程と、前記マスク層４５から露出している前記第１
の半導体膜２５の上面と前記マスク層４５の側面とに第
２の半導体膜２７を形成する工程と、前記第２の半導体
膜２７同士の間の前記第１の半導体膜２５をストッパに
して、前記マスク層４５をエッチングで除去する工程
と、前記マスク層４５の除去で露出した前記第１の半導
体膜２５を除去してこの第１の半導体膜２５を前記メモ
リセル毎に分離することによって、この分離した第１の
半導体膜２５と前記第２の半導体膜２７とで前記記憶ノ
ード電極２５、２７を形成する工程とを有することを特
徴としている。
【００２１】請求項２の半導体記憶装置の製造方法は、
筒状の記憶ノード電極２５、２７を有するキャパシタ３
３とトランジスタ１７とでメモリセルが構成されている
半導体記憶装置の製造方法において、前記トランジスタ
１７に電気的に接続している第１の半導体膜２５を半導
体基板１１よりも上層の全面に形成する工程と、前記第
１の半導体膜２５のうちで前記記憶ノード電極２５、２
７を形成すべき領域の部分を覆うと共に前記第１の半導
体膜２５とはエッチング特性が異なるマスク層２６を前
記第１の半導体膜２５上に形成する工程と、前記マスク
層２６の側面に第２の半導体膜２７を形成すると共にこ
の第２の半導体膜２７同士の間の前記第１の半導体膜２
５を除去してこの第１の半導体膜２５を前記メモリセル
毎に分離することによって、この分離した第１の半導体
膜２５と前記第２の半導体膜２７とで前記記憶ノード電
極２５、２７を形成する工程と、前記領域における前記
第１の半導体膜２５をストッパにして、前記マスク層２
６をエッチングで除去する工程とを有することを特徴と
している。
筒状の記憶ノード電極２５、２７を有するキャパシタ３
３とトランジスタ１７とでメモリセルが構成されている
半導体記憶装置の製造方法において、前記トランジスタ
１７に電気的に接続している第１の半導体膜２５を半導
体基板１１よりも上層の全面に形成する工程と、前記第
１の半導体膜２５のうちで前記記憶ノード電極２５、２
７を形成すべき領域の部分を覆うと共に前記第１の半導
体膜２５とはエッチング特性が異なるマスク層２６を前
記第１の半導体膜２５上に形成する工程と、前記マスク
層２６の側面に第２の半導体膜２７を形成すると共にこ
の第２の半導体膜２７同士の間の前記第１の半導体膜２
５を除去してこの第１の半導体膜２５を前記メモリセル
毎に分離することによって、この分離した第１の半導体
膜２５と前記第２の半導体膜２７とで前記記憶ノード電
極２５、２７を形成する工程と、前記領域における前記
第１の半導体膜２５をストッパにして、前記マスク層２
６をエッチングで除去する工程とを有することを特徴と
している。
【００２２】
【作用】請求項１、２の半導体記憶装置の製造方法で
は、第１の半導体膜２５を全面に形成しておき、第２の
半導体膜２７で記憶ノード電極２５、２７の周面部を形
成するために使用したマスク層２６、４５をエッチング
で除去する際のストッパとして第１の半導体膜２５を用
い、この第１の半導体膜２５を記憶ノード電極２５、２
７の一部として用いている。
は、第１の半導体膜２５を全面に形成しておき、第２の
半導体膜２７で記憶ノード電極２５、２７の周面部を形
成するために使用したマスク層２６、４５をエッチング
で除去する際のストッパとして第１の半導体膜２５を用
い、この第１の半導体膜２５を記憶ノード電極２５、２
７の一部として用いている。
【００２３】このため、水素の透過が困難な半導体窒化
膜をストッパとして用いる必要がなく、半導体基板１１
の結晶性の乱れによる準位を除去するための水素化処理
を、半導体基板１１の表面側から行うことができる。従
って、半導体基板１１自体に比べて薄い膜を通して水素
を拡散させることができ、水素化処理を短時間で行うこ
とができる。
膜をストッパとして用いる必要がなく、半導体基板１１
の結晶性の乱れによる準位を除去するための水素化処理
を、半導体基板１１の表面側から行うことができる。従
って、半導体基板１１自体に比べて薄い膜を通して水素
を拡散させることができ、水素化処理を短時間で行うこ
とができる。
【００２４】また、第２の半導体膜２７で記憶ノード電
極２５、２７の周面部を形成する前に、トランジスタ１
７に電気的に接続している第１の半導体膜２５を形成し
ているので、キャパシタ３３の記憶ノード電極２５、２
７が筒状であるにも拘らず、段差が低い状態でトランジ
スタ１７に対するキャパシタ３３のコンタクト孔２４、
６１を形成することができる。
極２５、２７の周面部を形成する前に、トランジスタ１
７に電気的に接続している第１の半導体膜２５を形成し
ているので、キャパシタ３３の記憶ノード電極２５、２
７が筒状であるにも拘らず、段差が低い状態でトランジ
スタ１７に対するキャパシタ３３のコンタクト孔２４、
６１を形成することができる。
【００２５】請求項２の半導体記憶装置の製造方法で
は、第１の半導体膜２５のうちで記憶ノード電極２５、
２７を形成すべき領域の部分をマスク層２６で覆ってい
るが、記憶ノード電極２５、２７を形成すべき領域の幅
の方がこの領域以外の領域の幅よりも一般的に広い。こ
のため、記憶ノード電極２５、２７を形成すべき領域に
第１のマスク層を形成しておき、幅の狭い第１のマスク
層の間に塗布系の第２のマスク層を形成し、この第２の
マスク層を第２の半導体膜２７の形成のために使用する
という必要がない。
は、第１の半導体膜２５のうちで記憶ノード電極２５、
２７を形成すべき領域の部分をマスク層２６で覆ってい
るが、記憶ノード電極２５、２７を形成すべき領域の幅
の方がこの領域以外の領域の幅よりも一般的に広い。こ
のため、記憶ノード電極２５、２７を形成すべき領域に
第１のマスク層を形成しておき、幅の狭い第１のマスク
層の間に塗布系の第２のマスク層を形成し、この第２の
マスク層を第２の半導体膜２７の形成のために使用する
という必要がない。
【００２６】つまり、第１の半導体膜２５上に堆積系の
マスク層２６を直接に形成することができる。このた
め、固化に伴うマスク層２６の収縮がなく、クラックを
発生させることなくマスク層２６を形成することができ
る。
マスク層２６を直接に形成することができる。このた
め、固化に伴うマスク層２６の収縮がなく、クラックを
発生させることなくマスク層２６を形成することができ
る。
【００２７】
【実施例】以下、シリンダ構造で且つビット線シールド
構造であるＤＲＡＭの製造に適用した本願の発明の第１
及び第２実施例を、図１〜７を参照しながら説明する。
なお、図８〜１１に示した第１及び第２従来例と対応す
る構成部分には、同一の符号を付してある。
構造であるＤＲＡＭの製造に適用した本願の発明の第１
及び第２実施例を、図１〜７を参照しながら説明する。
なお、図８〜１１に示した第１及び第２従来例と対応す
る構成部分には、同一の符号を付してある。
【００２８】図１〜４が、第１実施例を示している。こ
の第１実施例では、図１（ａ）及び図４に示す様に、ポ
リサイド膜５１でワード線を形成し、Ｎ型の拡散層１
５、１６を形成して、トランジスタ１７を完成させる。
そして、ＳｉＯ2 膜３５でポリサイド膜５１の側壁を形
成し、層間絶縁膜としてのＳｉＯ2 膜２１でポリサイド
膜５１等を覆い、拡散層１５、１６に達するコンタクト
孔３７、２４をＳｉＯ2膜２１に同時に開孔する。
の第１実施例では、図１（ａ）及び図４に示す様に、ポ
リサイド膜５１でワード線を形成し、Ｎ型の拡散層１
５、１６を形成して、トランジスタ１７を完成させる。
そして、ＳｉＯ2 膜３５でポリサイド膜５１の側壁を形
成し、層間絶縁膜としてのＳｉＯ2 膜２１でポリサイド
膜５１等を覆い、拡散層１５、１６に達するコンタクト
孔３７、２４をＳｉＯ2膜２１に同時に開孔する。
【００２９】その後、コンタクト孔３７、２４を介して
拡散層１５、１６にコンタクトする取り出しパッドを多
結晶Ｓｉ膜５２、５３で形成する。多結晶Ｓｉ膜５３は
拡散層１６上にのみ位置しているだけであるが、多結晶
Ｓｉ膜５２は拡散層１５上からポリサイド膜５１に沿っ
てＳｉＯ2 膜１２上にまで延在している。そして、平坦
に形成した層間絶縁膜であるＳｉＯ2 膜５４で多結晶Ｓ
ｉ膜５２、５３等を覆い、ＳｉＯ2 膜１２の上方で多結
晶Ｓｉ膜５２に達するコンタクト孔５５をＳｉＯ2 膜５
４に開孔する。
拡散層１５、１６にコンタクトする取り出しパッドを多
結晶Ｓｉ膜５２、５３で形成する。多結晶Ｓｉ膜５３は
拡散層１６上にのみ位置しているだけであるが、多結晶
Ｓｉ膜５２は拡散層１５上からポリサイド膜５１に沿っ
てＳｉＯ2 膜１２上にまで延在している。そして、平坦
に形成した層間絶縁膜であるＳｉＯ2 膜５４で多結晶Ｓ
ｉ膜５２、５３等を覆い、ＳｉＯ2 膜１２の上方で多結
晶Ｓｉ膜５２に達するコンタクト孔５５をＳｉＯ2 膜５
４に開孔する。
【００３０】その後、コンタクト孔５５を介して多結晶
Ｓｉ膜５２にコンタクトするポリサイド膜５６で、ビッ
ト線を形成する。そして、層間絶縁膜であるＳｉＯ2 膜
５７でポリサイド膜５６等を覆い、多結晶Ｓｉ膜５３に
達するコンタクト孔６１をＳｉＯ2 膜５７、５４に開孔
する。このコンタクト孔６１の開孔に際しては、自己整
合コンタクト法や所謂縮小ノードコンタクト（ＳＮＯ
Ｃ）法等を用いることができる。
Ｓｉ膜５２にコンタクトするポリサイド膜５６で、ビッ
ト線を形成する。そして、層間絶縁膜であるＳｉＯ2 膜
５７でポリサイド膜５６等を覆い、多結晶Ｓｉ膜５３に
達するコンタクト孔６１をＳｉＯ2 膜５７、５４に開孔
する。このコンタクト孔６１の開孔に際しては、自己整
合コンタクト法や所謂縮小ノードコンタクト（ＳＮＯ
Ｃ）法等を用いることができる。
【００３１】次に、図１（ｂ）に示す様に、コンタクト
孔６１を介して多結晶Ｓｉ膜５３にコンタクトする多結
晶Ｓｉ膜２５を全面に堆積させる。この多結晶Ｓｉ膜２
５は、多結晶Ｓｉ膜５３にコンタクトできさえすればよ
く、１００〜２００ｎｍ程度の膜厚にする。
孔６１を介して多結晶Ｓｉ膜５３にコンタクトする多結
晶Ｓｉ膜２５を全面に堆積させる。この多結晶Ｓｉ膜２
５は、多結晶Ｓｉ膜５３にコンタクトできさえすればよ
く、１００〜２００ｎｍ程度の膜厚にする。
【００３２】次に、図１（ｃ）に示す様に、多結晶Ｓｉ
膜２５上に塗布したレジスト４４のうちで記憶ノード電
極を形成すべき部分のみを残すパターニングを行う。こ
のレジスト４４の膜厚がシリンダ構造の記憶ノード電極
における周面部の高さになるので、３．３Ｖという低電
圧での動作に必要な容量を得るためには、８００ｎｍ程
度の膜厚にレジスト４４を塗布する必要がある。その
後、パターニングしたレジスト４４の上から、ＳＯＧ膜
４５を平坦に形成する。
膜２５上に塗布したレジスト４４のうちで記憶ノード電
極を形成すべき部分のみを残すパターニングを行う。こ
のレジスト４４の膜厚がシリンダ構造の記憶ノード電極
における周面部の高さになるので、３．３Ｖという低電
圧での動作に必要な容量を得るためには、８００ｎｍ程
度の膜厚にレジスト４４を塗布する必要がある。その
後、パターニングしたレジスト４４の上から、ＳＯＧ膜
４５を平坦に形成する。
【００３３】次に、レジスト４４の表面が完全に露出す
るまでＳＯＧ膜４５の全面をエッチバックした後、図２
（ａ）に示す様に、露出したレジスト４４をアッシング
で除去する。従って、多結晶Ｓｉ膜２５のうちで記憶ノ
ード電極が形成されない部分にだけ、８００ｎｍ程度の
膜厚のＳＯＧ膜４５が残る。その後、図２（ｂ）に示す
様に、多結晶Ｓｉ膜２５のうちでＳＯＧ膜４５に覆われ
ていない部分にコンタクトする様に、２００〜３００ｎ
ｍ程度の膜厚の多結晶Ｓｉ膜２７を全面に堆積させる。
るまでＳＯＧ膜４５の全面をエッチバックした後、図２
（ａ）に示す様に、露出したレジスト４４をアッシング
で除去する。従って、多結晶Ｓｉ膜２５のうちで記憶ノ
ード電極が形成されない部分にだけ、８００ｎｍ程度の
膜厚のＳＯＧ膜４５が残る。その後、図２（ｂ）に示す
様に、多結晶Ｓｉ膜２５のうちでＳＯＧ膜４５に覆われ
ていない部分にコンタクトする様に、２００〜３００ｎ
ｍ程度の膜厚の多結晶Ｓｉ膜２７を全面に堆積させる。
【００３４】次に、図２（ｃ）に示す様に、レジスト６
２を全面に塗布し、ＳＯＧ膜４５上の多結晶Ｓｉ膜２７
が露出するまでレジスト６２の全面をエッチバックす
る。そして、図３（ａ）に示す様に、このレジスト６２
をマスクにしてＳＯＧ膜４５上の多結晶Ｓｉ膜２７をエ
ッチングで除去して、多結晶Ｓｉ膜２７をメモリセル毎
に分離する。
２を全面に塗布し、ＳＯＧ膜４５上の多結晶Ｓｉ膜２７
が露出するまでレジスト６２の全面をエッチバックす
る。そして、図３（ａ）に示す様に、このレジスト６２
をマスクにしてＳＯＧ膜４５上の多結晶Ｓｉ膜２７をエ
ッチングで除去して、多結晶Ｓｉ膜２７をメモリセル毎
に分離する。
【００３５】次に、図３（ｂ）に示す様に、レジスト６
２を残したまま、多結晶Ｓｉ膜２５をストッパにしてＳ
ＯＧ膜４５をウエットエッチングで除去する。そして、
更にレジスト６２を残したまま、ＳｉＯ2 膜５７に対す
る選択比が１００程度の高い条件で、多結晶Ｓｉ膜２７
同士の間の多結晶Ｓｉ膜２５をエッチングで除去して、
図３（ｃ）に示す様に、多結晶Ｓｉ膜２５をメモリセル
毎に分離する。この時、レジスト６２の周面の多結晶Ｓ
ｉ膜２７が多少はエッチングされてもよい。
２を残したまま、多結晶Ｓｉ膜２５をストッパにしてＳ
ＯＧ膜４５をウエットエッチングで除去する。そして、
更にレジスト６２を残したまま、ＳｉＯ2 膜５７に対す
る選択比が１００程度の高い条件で、多結晶Ｓｉ膜２７
同士の間の多結晶Ｓｉ膜２５をエッチングで除去して、
図３（ｃ）に示す様に、多結晶Ｓｉ膜２５をメモリセル
毎に分離する。この時、レジスト６２の周面の多結晶Ｓ
ｉ膜２７が多少はエッチングされてもよい。
【００３６】その後、レジスト６２をアッシングで除去
してから、ＯＮＯ膜３１と多結晶Ｓｉ膜３２とを順次に
全面に堆積させる。ここまでで、多結晶Ｓｉ膜２５、２
７を記憶ノード電極とし、ＯＮＯ膜３１をキャパシタ絶
縁膜とし、多結晶Ｓｉ膜３２をプレート電極とするキャ
パシタ３３が完成する。そして、ＢＰＳＧ膜４６等の層
間絶縁膜を平坦に形成し、このＢＰＳＧ膜４６上にポリ
サイド膜５１の分路としてのＡｌＳｉＣｕ／ＴｉＮ／Ｔ
ｉ膜６３を形成する。
してから、ＯＮＯ膜３１と多結晶Ｓｉ膜３２とを順次に
全面に堆積させる。ここまでで、多結晶Ｓｉ膜２５、２
７を記憶ノード電極とし、ＯＮＯ膜３１をキャパシタ絶
縁膜とし、多結晶Ｓｉ膜３２をプレート電極とするキャ
パシタ３３が完成する。そして、ＢＰＳＧ膜４６等の層
間絶縁膜を平坦に形成し、このＢＰＳＧ膜４６上にポリ
サイド膜５１の分路としてのＡｌＳｉＣｕ／ＴｉＮ／Ｔ
ｉ膜６３を形成する。
【００３７】なお、以上の第１実施例では、図１（ｃ）
に示した様に、記憶ノード電極を形成すべき部分にレジ
スト４４を残し、レジスト４４同士の間をＳＯＧ膜４５
で埋めているが、これらの関係を逆にして、記憶ノード
電極を形成すべき部分にＳＯＧ膜４５を残し、ＳＯＧ膜
４５同士の間をレジスト４４で埋めてもよい。
に示した様に、記憶ノード電極を形成すべき部分にレジ
スト４４を残し、レジスト４４同士の間をＳＯＧ膜４５
で埋めているが、これらの関係を逆にして、記憶ノード
電極を形成すべき部分にＳＯＧ膜４５を残し、ＳＯＧ膜
４５同士の間をレジスト４４で埋めてもよい。
【００３８】図５〜７が、第２実施例を示している。こ
の第２実施例では、図５（ａ）に示す様に、常圧ＣＶＤ
法で形成したオフセット用のＳｉＯ2 膜３４を多結晶Ｓ
ｉ膜１４上に堆積させておき、これらのＳｉＯ2 膜３４
と多結晶Ｓｉ膜１４とをＲＩＥでワード線のパターンに
同時に加工する。但し、多結晶Ｓｉ膜１４の代わりにポ
リサイド膜を用いてもよい。そして、多結晶Ｓｉ膜１４
とＳｉＯ2 膜１２、３４とをマスクにして素子活性領域
に不純物をイオン注入し、Ｎ型の拡散層１５、１６を形
成して、トランジスタ１７を完成させる。
の第２実施例では、図５（ａ）に示す様に、常圧ＣＶＤ
法で形成したオフセット用のＳｉＯ2 膜３４を多結晶Ｓ
ｉ膜１４上に堆積させておき、これらのＳｉＯ2 膜３４
と多結晶Ｓｉ膜１４とをＲＩＥでワード線のパターンに
同時に加工する。但し、多結晶Ｓｉ膜１４の代わりにポ
リサイド膜を用いてもよい。そして、多結晶Ｓｉ膜１４
とＳｉＯ2 膜１２、３４とをマスクにして素子活性領域
に不純物をイオン注入し、Ｎ型の拡散層１５、１６を形
成して、トランジスタ１７を完成させる。
【００３９】その後、ＴＥＯＳを原料とする減圧ＣＶＤ
法や高温ＣＶＤ法やＯ3 −ＴＥＯＳを原料とする常圧Ｃ
ＶＤ法等で堆積させたＳｉＯ2 膜３５で、多結晶Ｓｉ膜
１４及びＳｉＯ2 膜３４の側壁を形成する。そして、Ｓ
ｉＯ2 膜２１で層間絶縁膜を形成し、拡散層１５上での
みコンタクト孔のパターンを加工したレジスト（図示せ
ず）をマスクにしてＳｉＯ2 膜２１をエッチングして、
拡散層１５に達するコンタクト孔３７を多結晶Ｓｉ膜１
４に対して自己整合的に開孔する。
法や高温ＣＶＤ法やＯ3 −ＴＥＯＳを原料とする常圧Ｃ
ＶＤ法等で堆積させたＳｉＯ2 膜３５で、多結晶Ｓｉ膜
１４及びＳｉＯ2 膜３４の側壁を形成する。そして、Ｓ
ｉＯ2 膜２１で層間絶縁膜を形成し、拡散層１５上での
みコンタクト孔のパターンを加工したレジスト（図示せ
ず）をマスクにしてＳｉＯ2 膜２１をエッチングして、
拡散層１５に達するコンタクト孔３７を多結晶Ｓｉ膜１
４に対して自己整合的に開孔する。
【００４０】その後、コンタクト孔３７を介して拡散層
１５にコンタクトするポリサイド膜５６でビット線を形
成し、ＢＰＳＧ膜６４やＯ3 −ＴＥＯＳで形成したＳｉ
Ｏ2膜やＯ3 −ＴＥＯＳに不純物を添加して形成したＢ
ＰＳＧ膜等で層間絶縁膜を形成する。この層間絶縁膜は
後の工程のためにある程度まで平坦化しておくことが望
ましい。ここまでは、ビット線シールド構造のＤＲＡＭ
のための従来公知の工程である。
１５にコンタクトするポリサイド膜５６でビット線を形
成し、ＢＰＳＧ膜６４やＯ3 −ＴＥＯＳで形成したＳｉ
Ｏ2膜やＯ3 −ＴＥＯＳに不純物を添加して形成したＢ
ＰＳＧ膜等で層間絶縁膜を形成する。この層間絶縁膜は
後の工程のためにある程度まで平坦化しておくことが望
ましい。ここまでは、ビット線シールド構造のＤＲＡＭ
のための従来公知の工程である。
【００４１】次に、図５（ｂ）に示す様に、拡散層１６
上でのみコンタクト孔のパターンを加工したレジスト
（図示せず）をマスクにしてＢＰＳＧ膜６４及びＳｉＯ
2 膜２１に対するＲＩＥを行って、拡散層１６に達する
コンタクト孔２４を多結晶Ｓｉ膜１４に対して自己整合
的に開孔する。そして、コンタクト孔２４を介して拡散
層１６にコンタクトする様に多結晶Ｓｉ膜２５を全面に
堆積させる。この多結晶Ｓｉ膜２５の膜厚は、薄いほど
段差が大きくなって記憶ノード電極の表面積を大きくす
ることができるが、１００〜３００ｎｍ程度が妥当であ
ると考えられる。
上でのみコンタクト孔のパターンを加工したレジスト
（図示せず）をマスクにしてＢＰＳＧ膜６４及びＳｉＯ
2 膜２１に対するＲＩＥを行って、拡散層１６に達する
コンタクト孔２４を多結晶Ｓｉ膜１４に対して自己整合
的に開孔する。そして、コンタクト孔２４を介して拡散
層１６にコンタクトする様に多結晶Ｓｉ膜２５を全面に
堆積させる。この多結晶Ｓｉ膜２５の膜厚は、薄いほど
段差が大きくなって記憶ノード電極の表面積を大きくす
ることができるが、１００〜３００ｎｍ程度が妥当であ
ると考えられる。
【００４２】その後、常圧ＣＶＤ法で形成したＳｉＯ2
膜２６やＢＰＳＧ膜やＯ3 −ＴＥＯＳに不純物を添加し
て形成したＢＰＳＧ膜等を形成する。このＳｉＯ2 膜２
６等の膜厚は、記憶ノード電極に必要な表面積によって
決定する必要があるが、デザインルールの最小寸法が
０．３５μｍのＤＲＡＭに適用するには、６００〜８０
０ｎｍ程度が必要であると考えられる。
膜２６やＢＰＳＧ膜やＯ3 −ＴＥＯＳに不純物を添加し
て形成したＢＰＳＧ膜等を形成する。このＳｉＯ2 膜２
６等の膜厚は、記憶ノード電極に必要な表面積によって
決定する必要があるが、デザインルールの最小寸法が
０．３５μｍのＤＲＡＭに適用するには、６００〜８０
０ｎｍ程度が必要であると考えられる。
【００４３】次に、ＳｉＯ2 膜２６上に塗布したレジス
ト（図示せず）のうちで記憶ノード電極を形成すべき部
分のみを残すパターニングを行い、このレジストをマス
クにすると共に多結晶Ｓｉ膜２５をストッパにして、図
５（ｃ）に示す様に、ＳｉＯ2 膜２６に対するＲＩＥを
行う。そして、レジストを剥離し、洗浄及びライトエッ
チングを行ってから、多結晶Ｓｉ膜２５のうちでＳｉＯ
2 膜２６に覆われていない部分にコンタクトする様に、
多結晶Ｓｉ膜２７を全面に堆積させる。
ト（図示せず）のうちで記憶ノード電極を形成すべき部
分のみを残すパターニングを行い、このレジストをマス
クにすると共に多結晶Ｓｉ膜２５をストッパにして、図
５（ｃ）に示す様に、ＳｉＯ2 膜２６に対するＲＩＥを
行う。そして、レジストを剥離し、洗浄及びライトエッ
チングを行ってから、多結晶Ｓｉ膜２５のうちでＳｉＯ
2 膜２６に覆われていない部分にコンタクトする様に、
多結晶Ｓｉ膜２７を全面に堆積させる。
【００４４】なお、レジストを剥離した後に洗浄及びラ
イトエッチングを行うのは、多結晶Ｓｉ膜２５の表面の
自然酸化膜を除去するためである。もし、この自然酸化
膜が残っていると、後に多結晶Ｓｉ膜２７、２５に対し
て連続的にＲＩＥを行う場合に、多結晶Ｓｉ膜２５が残
って、記憶ノード電極間で短絡が多発する。
イトエッチングを行うのは、多結晶Ｓｉ膜２５の表面の
自然酸化膜を除去するためである。もし、この自然酸化
膜が残っていると、後に多結晶Ｓｉ膜２７、２５に対し
て連続的にＲＩＥを行う場合に、多結晶Ｓｉ膜２５が残
って、記憶ノード電極間で短絡が多発する。
【００４５】次に、ＳｉＯ2 膜に対する選択比が高い条
件で多結晶Ｓｉ膜２７、２５の全面に対して連続的にＲ
ＩＥを行って、図６（ａ）に示す様に、ＳｉＯ2 膜２６
の周面にのみ多結晶Ｓｉ膜２７を残すと共にＳｉＯ2 膜
２６同士の間の多結晶Ｓｉ膜２５も除去する。この結
果、多結晶Ｓｉ膜２５、２７はメモリセル毎に分離され
る。この時、ＢＰＳＧ膜６４をストッパにして、多結晶
Ｓｉ膜２５、２７に対して十分なオーバエッチングを行
う。
件で多結晶Ｓｉ膜２７、２５の全面に対して連続的にＲ
ＩＥを行って、図６（ａ）に示す様に、ＳｉＯ2 膜２６
の周面にのみ多結晶Ｓｉ膜２７を残すと共にＳｉＯ2 膜
２６同士の間の多結晶Ｓｉ膜２５も除去する。この結
果、多結晶Ｓｉ膜２５、２７はメモリセル毎に分離され
る。この時、ＢＰＳＧ膜６４をストッパにして、多結晶
Ｓｉ膜２５、２７に対して十分なオーバエッチングを行
う。
【００４６】次に、図６（ｂ）に示す様に、レジスト６
５を１〜１．５μｍ程度の厚さに塗布し、このレジスト
６５の全面をＯ2 ガスでエッチバックして、多結晶Ｓｉ
膜２５、２７同士の間のＢＰＳＧ膜６４上にのみレジス
ト６５を残す。このレジスト６５はＢＰＳＧ膜６４を覆
えばよいので、レジスト６５に対して多少はオーバエッ
チングを行ってもよい。
５を１〜１．５μｍ程度の厚さに塗布し、このレジスト
６５の全面をＯ2 ガスでエッチバックして、多結晶Ｓｉ
膜２５、２７同士の間のＢＰＳＧ膜６４上にのみレジス
ト６５を残す。このレジスト６５はＢＰＳＧ膜６４を覆
えばよいので、レジスト６５に対して多少はオーバエッ
チングを行ってもよい。
【００４７】次に、図６（ｃ）に示す様に、希弗酸によ
るウエットエッチングでＳｉＯ2 膜２６を除去する。こ
の時、ＳｉＯ2 膜２６下のＢＰＳＧ膜６４に対しては多
結晶Ｓｉ膜２５がエッチングのストッパになり、ＳｉＯ
2 膜２６間のＢＰＳＧ膜６４に対してはレジスト６５が
エッチングのマスクになる。
るウエットエッチングでＳｉＯ2 膜２６を除去する。こ
の時、ＳｉＯ2 膜２６下のＢＰＳＧ膜６４に対しては多
結晶Ｓｉ膜２５がエッチングのストッパになり、ＳｉＯ
2 膜２６間のＢＰＳＧ膜６４に対してはレジスト６５が
エッチングのマスクになる。
【００４８】次に、図７（ａ）に示す様に、レジスト６
５を除去してから、ＯＮＯ膜３１と多結晶Ｓｉ膜３２と
を順次に全面に堆積させる。ここまでで、多結晶Ｓｉ膜
２５、２７を記憶ノード電極とし、ＯＮＯ膜３１をキャ
パシタ絶縁膜とし、多結晶Ｓｉ膜３２をプレート電極と
するキャパシタ３３が完成する。
５を除去してから、ＯＮＯ膜３１と多結晶Ｓｉ膜３２と
を順次に全面に堆積させる。ここまでで、多結晶Ｓｉ膜
２５、２７を記憶ノード電極とし、ＯＮＯ膜３１をキャ
パシタ絶縁膜とし、多結晶Ｓｉ膜３２をプレート電極と
するキャパシタ３３が完成する。
【００４９】その後、図７（ｂ）に示す様に、ＢＰＳＧ
膜４６やＯ3 −ＴＥＯＳで形成したＳｉＯ2 膜やＯ3 −
ＴＥＯＳに不純物を添加して形成したＢＰＳＧ膜等の層
間絶縁膜を、リフローやエッチバック等で平坦に形成
し、このＢＰＳＧ膜４６上に多結晶Ｓｉ膜１４の分路と
してのＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ膜６３を形成する。
膜４６やＯ3 −ＴＥＯＳで形成したＳｉＯ2 膜やＯ3 −
ＴＥＯＳに不純物を添加して形成したＢＰＳＧ膜等の層
間絶縁膜を、リフローやエッチバック等で平坦に形成
し、このＢＰＳＧ膜４６上に多結晶Ｓｉ膜１４の分路と
してのＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ膜６３を形成する。
【００５０】
【発明の効果】請求項１、２の半導体記憶装置の製造方
法では、筒状の記憶ノード電極の周面部を形成するため
に使用したマスク層をエッチングで除去する際のストッ
パとして、水素の透過が困難な半導体窒化膜を用いる必
要がなく、半導体基板の結晶性の乱れによる準位を除去
するための水素化処理を短時間で行うことができるの
で、データ保持特性の優れた半導体記憶装置を短い工程
で製造することができる。
法では、筒状の記憶ノード電極の周面部を形成するため
に使用したマスク層をエッチングで除去する際のストッ
パとして、水素の透過が困難な半導体窒化膜を用いる必
要がなく、半導体基板の結晶性の乱れによる準位を除去
するための水素化処理を短時間で行うことができるの
で、データ保持特性の優れた半導体記憶装置を短い工程
で製造することができる。
【００５１】また、キャパシタの記憶ノード電極が筒状
であるにも拘らず、段差が低い状態でトランジスタに対
するキャパシタのコンタクト孔を形成することができる
ので、微細な半導体記憶装置でも安定的に製造すること
ができる。
であるにも拘らず、段差が低い状態でトランジスタに対
するキャパシタのコンタクト孔を形成することができる
ので、微細な半導体記憶装置でも安定的に製造すること
ができる。
【００５２】請求項２の半導体記憶装置の製造方法で
は、筒状の記憶ノード電極の周面部を形成するために使
用するマスク層を、クラックを発生させることなく形成
することができるので、キャパシタの記憶ノード電極が
筒状である半導体記憶装置を安定的に製造することがで
きる。
は、筒状の記憶ノード電極の周面部を形成するために使
用するマスク層を、クラックを発生させることなく形成
することができるので、キャパシタの記憶ノード電極が
筒状である半導体記憶装置を安定的に製造することがで
きる。
【図１】本願の発明の第１実施例の初期の工程を順次に
示しており、図４のＳ−Ｓ線に沿う位置における側断面
図である。
示しており、図４のＳ−Ｓ線に沿う位置における側断面
図である。
【図２】第１実施例の中期の工程を順次に示しており、
図４のＳ−Ｓ線に沿う位置における側断面図である。
図４のＳ−Ｓ線に沿う位置における側断面図である。
【図３】第１実施例の終期の工程を順次に示しており、
図４のＳ−Ｓ線に沿う位置における側断面図である。
図４のＳ−Ｓ線に沿う位置における側断面図である。
【図４】第１実施例で製造したＤＲＡＭの平面図であ
る。
る。
【図５】本願の発明の第２実施例の初期の工程を順次に
示す側断面図である。
示す側断面図である。
【図６】第２実施例の中期の工程を順次に示す側断面図
である。
である。
【図７】第２実施例の終期の工程を順次に示す側断面図
である。
である。
【図８】本願の発明の第１従来例を順次に示す側断面図
である。
である。
【図９】本願の発明の第２従来例の初期の工程を順次に
示す側断面図である。
示す側断面図である。
【図１０】第２従来例の中期の工程を順次に示す側断面
図である。
図である。
【図１１】第２従来例の終期の工程を順次に示す側断面
図である。
図である。
１１ Ｓｉ基板 １７ トランジスタ ２５ 多結晶Ｓｉ膜 ２６ ＳｉＯ2 膜 ２７ 多結晶Ｓｉ膜 ３３ キャパシタ ４５ ＳＯＧ膜
Claims (2)
- 【請求項１】 筒状の記憶ノード電極を有するキャパシ
タとトランジスタとでメモリセルが構成されている半導
体記憶装置の製造方法において、 前記トランジスタに電気的に接続している第１の半導体
膜を半導体基板よりも上層の全面に形成する工程と、 前記第１の半導体膜のうちで前記記憶ノード電極を形成
すべき領域以外の部分を覆うと共に前記第１の半導体膜
とはエッチング特性が異なるマスク層を前記第１の半導
体膜上に形成する工程と、 前記マスク層から露出している前記第１の半導体膜の上
面と前記マスク層の側面とに第２の半導体膜を形成する
工程と、 前記第２の半導体膜同士の間の前記第１の半導体膜をス
トッパにして、前記マスク層をエッチングで除去する工
程と、 前記マスク層の除去で露出した前記第１の半導体膜を除
去してこの第１の半導体膜を前記メモリセル毎に分離す
ることによって、この分離した第１の半導体膜と前記第
２の半導体膜とで前記記憶ノード電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 筒状の記憶ノード電極を有するキャパシ
タとトランジスタとでメモリセルが構成されている半導
体記憶装置の製造方法において、 前記トランジスタに電気的に接続している第１の半導体
膜を半導体基板よりも上層の全面に形成する工程と、 前記第１の半導体膜のうちで前記記憶ノード電極を形成
すべき領域の部分を覆うと共に前記第１の半導体膜とは
エッチング特性が異なるマスク層を前記第１の半導体膜
上に形成する工程と、 前記マスク層の側面に第２の半導体膜を形成すると共に
この第２の半導体膜同士の間の前記第１の半導体膜を除
去してこの第１の半導体膜を前記メモリセル毎に分離す
ることによって、この分離した第１の半導体膜と前記第
２の半導体膜とで前記記憶ノード電極を形成する工程
と、 前記領域における前記第１の半導体膜をストッパにし
て、前記マスク層をエッチングで除去する工程とを有す
ることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151081A JPH06338593A (ja) | 1993-05-28 | 1993-05-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151081A JPH06338593A (ja) | 1993-05-28 | 1993-05-28 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338593A true JPH06338593A (ja) | 1994-12-06 |
Family
ID=15510907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151081A Pending JPH06338593A (ja) | 1993-05-28 | 1993-05-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199680A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6204113B1 (en) | 1996-08-07 | 2001-03-20 | United Microelectronics Corp. | Method of forming data storage capacitors in dynamic random access memory cells |
-
1993
- 1993-05-28 JP JP5151081A patent/JPH06338593A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199680A (ja) * | 1996-01-17 | 1997-07-31 | Nec Corp | 半導体装置およびその製造方法 |
| US6204113B1 (en) | 1996-08-07 | 2001-03-20 | United Microelectronics Corp. | Method of forming data storage capacitors in dynamic random access memory cells |
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