JPH02126717A - デュティー変換回路 - Google Patents
デュティー変換回路Info
- Publication number
- JPH02126717A JPH02126717A JP28059688A JP28059688A JPH02126717A JP H02126717 A JPH02126717 A JP H02126717A JP 28059688 A JP28059688 A JP 28059688A JP 28059688 A JP28059688 A JP 28059688A JP H02126717 A JPH02126717 A JP H02126717A
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- JP
- Japan
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- circuit
- bit
- output
- counter circuit
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、クロック信号のデユティ−を自白に変更で
きるようにしたデユティ−変換回路１こ関するものであ
る。
きるようにしたデユティ−変換回路１こ関するものであ
る。
第４図は、従来のデユティ−変換回路の一例を示す回路
図である。
図である。
図においてαＯはｎビットアップカウンタ回路、（ロ）
はｎビット比較回路である。第５図は第４図の回路の各
部波形のタイミングを示す波形図である。
はｎビット比較回路である。第５図は第４図の回路の各
部波形のタイミングを示す波形図である。
次に動作について説明する。デユティ−変換回路はクロ
ックをカウントするｎビットアップカウンタ回路αＱと
、ｎビットアップカウンタ回路αＱのカウント値（Ａｎ
−１）と、出力信号のパルスの変化点を指定するデータ
入力（Ｂｎ−１）？入力とし、上記２つの値を比較し、
比較条件が満された時、％Ｈ＃を出力するｎビット比改
回路α９で構成されている。
ックをカウントするｎビットアップカウンタ回路αＱと
、ｎビットアップカウンタ回路αＱのカウント値（Ａｎ
−１）と、出力信号のパルスの変化点を指定するデータ
入力（Ｂｎ−１）？入力とし、上記２つの値を比較し、
比較条件が満された時、％Ｈ＃を出力するｎビット比改
回路α９で構成されている。
次いで、第４図のタイミングチャートについて説明する
。第４図に示すポイントＡでは、ｎビットアップカウン
タ回路αＱは初期化され、カウント値はＯ（Ｈ）で、ｎ
ビット比較回路αｑの条件はＡｎ−１＜Ｂｎ〜１で出力
Ｙは′Ｌ′ となる。ポイントＢでは、ｎビットアップ
カウンタ回路α０のカウント値は３〔Ｈ〕となり、ｎビ
ット比較回路αηの条件はＡｎ〜１〉Ｂｎ〜１で出力Ｙ
は｀Ｈ´となる。ポイントＣでは。
。第４図に示すポイントＡでは、ｎビットアップカウン
タ回路αＱは初期化され、カウント値はＯ（Ｈ）で、ｎ
ビット比較回路αｑの条件はＡｎ−１＜Ｂｎ〜１で出力
Ｙは′Ｌ′ となる。ポイントＢでは、ｎビットアップ
カウンタ回路α０のカウント値は３〔Ｈ〕となり、ｎビ
ット比較回路αηの条件はＡｎ〜１〉Ｂｎ〜１で出力Ｙ
は｀Ｈ´となる。ポイントＣでは。
ｎビットアップカウンタ回路００のカウント値はキャリ
ーアップし０ＣＨ）にもどり、ｎビット比較回路αυの
条件はＡ ｎ −１（Ｂ ｎ＋ １ となり、出力Ｙは
′Ｌ′となる。
ーアップし０ＣＨ）にもどり、ｎビット比較回路αυの
条件はＡ ｎ −１（Ｂ ｎ＋ １ となり、出力Ｙは
′Ｌ′となる。
従来のデユティ−変換回路は以上のように構成されてい
るので、パルス幅を設定することができないため１周波
数を変えることができず、また。
るので、パルス幅を設定することができないため１周波
数を変えることができず、また。
出力にスパイクが発生するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、周波数全自由に変えることができると共に、
ビット拡張が容易にできるデユティ−変換回路上寿るこ
とを目的とする。
たもので、周波数全自由に変えることができると共に、
ビット拡張が容易にできるデユティ−変換回路上寿るこ
とを目的とする。
この発明に係るデユティ−変換回路は、セレクタ回路を
用いることにより、２つの値を切り換えてカウンタ回路
にデータ値を与えるようにしたものである。
用いることにより、２つの値を切り換えてカウンタ回路
にデータ値を与えるようにしたものである。
この発明におけるデユティ−変換回路は、カウンタ回路
のボロー又はキャリーの１つ前のカウント値を採る論理
積回路と、この出力信号とボロー又はキャリーを論理和
回路で採り、この出力信号によりセレクタ回路のデータ
値を切り換えることにより、速い動作でも１動作するよ
うにする。
のボロー又はキャリーの１つ前のカウント値を採る論理
積回路と、この出力信号とボロー又はキャリーを論理和
回路で採り、この出力信号によりセレクタ回路のデータ
値を切り換えることにより、速い動作でも１動作するよ
うにする。
以下、この発明の一実施例を図について説明する。第１
図はデユティ−変換回路を示す回路図、第２図は第１図
の回路の各部波形のタイミングを示す波形図である。
図はデユティ−変換回路を示す回路図、第２図は第１図
の回路の各部波形のタイミングを示す波形図である。
図において、（１）はパルス幅を設定するデータ値を切
り換えるｎビットセレクタ回路、（２）は設定さｎたデ
ータ値をカウントするｎビットダウンカウンタ回路（ｎ
ビットアップカウンタ回路）、１３）はボロー、又はキ
ャリーの１つ前のカウント値を示すための論理積回路、
（４）は同期クロックの反転信号を出力するインバータ
回路、（５）は論理積回路（３）の示す状態により出力
全反転させてｎビットセレクタ回路（［）のデータ上旬
り換える信号全出力するＪ−にフリップフロップ回路、
（６）はｎビットダウンカウンタ回路（２）のボロー、
又はキャリーにより出力全反転するＪ−にフリップフロ
ップ回路である。
り換えるｎビットセレクタ回路、（２）は設定さｎたデ
ータ値をカウントするｎビットダウンカウンタ回路（ｎ
ビットアップカウンタ回路）、１３）はボロー、又はキ
ャリーの１つ前のカウント値を示すための論理積回路、
（４）は同期クロックの反転信号を出力するインバータ
回路、（５）は論理積回路（３）の示す状態により出力
全反転させてｎビットセレクタ回路（［）のデータ上旬
り換える信号全出力するＪ−にフリップフロップ回路、
（６）はｎビットダウンカウンタ回路（２）のボロー、
又はキャリーにより出力全反転するＪ−にフリップフロ
ップ回路である。
次に動作について第２図のタイミングチャートを用いて
説明する。初期状態から同期クロックを入力するとｎビ
ットダウンカウンタ回路（２）にＡｎ−１のデータがロ
ードされ、そのロード値からカウントダウンして行き、
ｎビットダウンカウンタ回路（２）でボローが出た時に
Ｂｎ〜１のデータがロードされ、出力Ｙの出力が反転す
る。また、このロード値からカウントダウンして行き、
ｎビットダウンカウンタ回路（２）でボローが出たとき
に、Ａｎ−１のデータがロードされ、出力Ｙの出力が反
転する。
説明する。初期状態から同期クロックを入力するとｎビ
ットダウンカウンタ回路（２）にＡｎ−１のデータがロ
ードされ、そのロード値からカウントダウンして行き、
ｎビットダウンカウンタ回路（２）でボローが出た時に
Ｂｎ〜１のデータがロードされ、出力Ｙの出力が反転す
る。また、このロード値からカウントダウンして行き、
ｎビットダウンカウンタ回路（２）でボローが出たとき
に、Ａｎ−１のデータがロードされ、出力Ｙの出力が反
転する。
これを繰り返すことにより、任意のクロックパルス全出
力する。
力する。
なお、上記実施例では入力データ値が１〔Ｈ〕以上の場
合のデユティ−変換回路について示したが、ロード値０
〔Ｈ〕ではｎビットセレクタ回路（」）の切り換えを行
えない。そこで第３図Ｉζ示すように工夫す゛ることに
より解消することができる。第３図はこの発明の他の実
施例によるデユティ−変換回路の回路図である。図にお
いて（１）〜（３）は第１図に示したものと同等である
。（４ｍ） 、 （４ｂ） はインバータ回路、（５
ｍ）、 （ｓａ） （９）はＤフリップフロップ。
合のデユティ−変換回路について示したが、ロード値０
〔Ｈ〕ではｎビットセレクタ回路（」）の切り換えを行
えない。そこで第３図Ｉζ示すように工夫す゛ることに
より解消することができる。第３図はこの発明の他の実
施例によるデユティ−変換回路の回路図である。図にお
いて（１）〜（３）は第１図に示したものと同等である
。（４ｍ） 、 （４ｂ） はインバータ回路、（５
ｍ）、 （ｓａ） （９）はＤフリップフロップ。
（５ｂ）、 （６ｂ）はＪ−にフリップフロップ、 ＋
７）、 （８）は論理和回路である。ｎビットダウンカ
ウンタ回路（２）のボロー又はキャリーの出る１つ前の
カウント値金示す論理積回路（３）の出力と、ｎビット
カウンタ回路（２）のボロー又はキャリーを入力とする
論理和回路（８）と、論理和回路（８）の出力と同期ク
ロックの反転信号を出力するインバータ回路（４＆）を
入力とするＤフリップフロップ回路（５ａ）と、Ｄフリ
ツブフロツブ（５＆）の出力をクロック入力としＤフリ
ップフロップ（５ａ）の出力のタイミングにより、Ｊ−
にフリップフロップ（６ｂ）はｎビットセレクタ回路（
１）の切り換え信号全生成する。また、回路全体の初期
化を行うリセット１！！号−１ｉ−Ｄフリップフロップ
回路（９） ′！ｉ−同期クロックの反転１ａ号で動作
させることにより、回路全体全クロックの立ち上がりか
ら動作させるようにしたものである。
７）、 （８）は論理和回路である。ｎビットダウンカ
ウンタ回路（２）のボロー又はキャリーの出る１つ前の
カウント値金示す論理積回路（３）の出力と、ｎビット
カウンタ回路（２）のボロー又はキャリーを入力とする
論理和回路（８）と、論理和回路（８）の出力と同期ク
ロックの反転信号を出力するインバータ回路（４＆）を
入力とするＤフリップフロップ回路（５ａ）と、Ｄフリ
ツブフロツブ（５＆）の出力をクロック入力としＤフリ
ップフロップ（５ａ）の出力のタイミングにより、Ｊ−
にフリップフロップ（６ｂ）はｎビットセレクタ回路（
１）の切り換え信号全生成する。また、回路全体の初期
化を行うリセット１！！号−１ｉ−Ｄフリップフロップ
回路（９） ′！ｉ−同期クロックの反転１ａ号で動作
させることにより、回路全体全クロックの立ち上がりか
ら動作させるようにしたものである。
また、この発明に係る論理積回路は、カウンタ回路にお
ける読み込みタイミングより早くセレクタ回路の切り換
えを行なうことも特徴の−・つとして挙げることができ
る。
ける読み込みタイミングより早くセレクタ回路の切り換
えを行なうことも特徴の−・つとして挙げることができ
る。
以上のように、この発明によれば、出力クロックのデユ
ティ−を変えるだけでなく、周波数も変えることができ
、また、ビット拡張が容易にできることが得られる効果
がある。
ティ−を変えるだけでなく、周波数も変えることができ
、また、ビット拡張が容易にできることが得られる効果
がある。
第１図はこの発明の一実施例によるデユティ−変換回路
の回路図、第２図は第１図の各部波形のタイミングを示
す波形図、第３図はこの発明の他の実施例によるデユテ
ィ−変換回路の回路図、第４図は従来のデユティ−変換
回路の回路図、第５図は第４図の各部波形のタイミング
を示す波形図である。 図において、（【）はｎビットセレクタ回路、（２）は
ｎビットダウンカウンタ回路（ｎビットアップカウンタ
回路）、＋３）は論理積回路、（４ｍ）、 （４ｂ）は
インバータ回路、（５ｍ）、 （６ｍ）、（９）はＤフ
リップフロップ、 （５） 、 （５１））、（６）、
（６ｂ）はＪ−にフリップフロップ回路、＋７）、
（８）は論理和回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
の回路図、第２図は第１図の各部波形のタイミングを示
す波形図、第３図はこの発明の他の実施例によるデユテ
ィ−変換回路の回路図、第４図は従来のデユティ−変換
回路の回路図、第５図は第４図の各部波形のタイミング
を示す波形図である。 図において、（【）はｎビットセレクタ回路、（２）は
ｎビットダウンカウンタ回路（ｎビットアップカウンタ
回路）、＋３）は論理積回路、（４ｍ）、 （４ｂ）は
インバータ回路、（５ｍ）、 （６ｍ）、（９）はＤフ
リップフロップ、 （５） 、 （５１））、（６）、
（６ｂ）はＪ−にフリップフロップ回路、＋７）、
（８）は論理和回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 出力信号のパルス幅の設定をすべき信号を入力し、上記
入力設定信号を切り換えて出力をするｎビットセレクタ
回路と上記ｎビットセレクタ回路より出力された設定値
を、ボロー又はキャリーのタイミングにより読み込んで
出力信号のパルス幅をカウントして行くｎビットダウン
カウンタ回路（ｎビットアップカウンタ回路）と、上記
ｎビットダウンカウンタ回路でのボロー又はキャリーが
出るタイミングの１つ前のカウント値で｀Ｈ´を出力す
る論理積回路と、同期クロックの反転信号を出力するイ
ンバータ回路と、上記論理積回路とインバータ回路の出
力を入力とし、上記セレクタ回路の切り換える信号を出
力する第１のＪ−Ｋフリップフロップ回路と、上記ｎビ
ットダウンカウンタ回路のボロー又はキャリーの入力に
より、出力を反転させて出力をする第２のＪ−Ｋフリッ
プフロップ回路とを備えたことを特徴とするデユテイー
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28059688A JPH02126717A (ja) | 1988-11-07 | 1988-11-07 | デュティー変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28059688A JPH02126717A (ja) | 1988-11-07 | 1988-11-07 | デュティー変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126717A true JPH02126717A (ja) | 1990-05-15 |
Family
ID=17627237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28059688A Pending JPH02126717A (ja) | 1988-11-07 | 1988-11-07 | デュティー変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126717A (ja) |
-
1988
- 1988-11-07 JP JP28059688A patent/JPH02126717A/ja active Pending
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