JPH06342919A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ホット電子注入プロセスをソース領域側へ移
動させて、ドレイン側での最大電界を低減化させた不揮
発性メモリセルを得る。 【構成】 メモリセルを構成する電界効果トランジスタ
の高濃度にドープされたソース領域（１４）とドレイン
領域（１６）とにそれぞれ隣接して低濃度にドープされ
た拡散領域（２０、２２）を形成する。ソース領域とド
レイン領域とを分離しているチャネルエリアと低濃度に
ドープされた拡散領域（２０、２２）の選ばれた１つと
を覆ってそれらから絶縁された浮遊ゲート（２４）を形
成する。浮遊ゲート（２４）を覆ってそれから絶縁され
た制御ゲート（３０）を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に不揮発性メモリ
セルに関するものであり、更に詳細には非対称な不揮発
性メモリセル、およびそのようなセルで構成した配列、
並びにそれらの製造方法に関するものである。

【０００２】

【従来の技術】電気的にプログラム可能な読み出し専用
メモリ（ＥＰＲＯＭ）および電気的にプログラム可能
で、電気的に消去可能な読み出し専用メモリ（ＥＥＰＲ
ＯＭ）は金属・酸化物・半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）をベースとする不揮発性半導体メモリ
装置である。ＥＰＲＯＭおよびＥＥＰＲＯＭのセルは、
電界効果トランジスタのチャネルと制御ゲートとの間に
絶縁されて形成される浮遊ゲート構造上に一定量の電子
の形で情報ビットを蓄える。電荷を有するゲートは電界
効果トランジスタのチャネルのしきい値電圧を、読み出
し動作時に通常制御ゲートへ印加される電圧以上に持ち
上げ、従って読み出し電圧がゲート、ソース、ドレイン
へ供給された時にトランジスタは非導通状態に留まって
論理 "０”を戻す。電荷を有しない浮遊ゲートは電界効
果トランジスタのチャネルのしきい値を変化させず、従
って通常のゲート読み出し電圧がしきい値電圧を越えな
いため、読み出し電圧がゲート、ソース、ドレインへ供
給された時にトランジスタはターンオンし、それによっ
て、論理 "１”を戻す。

【０００３】ＥＰＲＯＭセルおよびいくつかのＥＥＰＲ
ＯＭセルに用いられる１つの構造は浮遊ゲートアバラン
シェ注入型の金属・酸化物・半導体（ＦＡＭＯＳ）構造
である。この構造において、浮遊ゲートは一般に "ホッ
ト電子注入”と呼ばれるアバランシェ注入によって電荷
を供給される。電子の大部分は通常セルのドレイン領域
付近のチャネルから浮遊ゲートへ注入される。このプロ
セスは当業者には "ドレイン側注入”として知られてお
り、ソースおよびドレインへ印加される電圧と制御ゲー
トへ印加される電圧との関数であり、プログラミング中
はソースはドレインへ印加される電圧よりも低い電圧に
保持されている。

【０００４】ドレイン側電子注入において、通常ソース
はアースされるかまたは零ボルト近くに保持されてお
り、ドレインには正の電圧がパルス状に印加される。比
較的高い電圧のパルスを制御ゲートへ供給することによ
って、ソースとドレイン間の半導体のチャネルエリア中
に反転層が誘起され、ソースからドレインへの電子の流
れを許容する。制御ゲートへ印加された電圧によって作
られるゲート酸化物両端間の電界と、ドレイン領域へ印
加される電圧によって作られるチャネル中の電界との相
互作用によって、ドレイン近傍の反転層は深さを減じら
れ、あるいは "ピンチ・オフ”状態になる。この "ピン
チ・オフ”領域では、電界が増大し、電子はドレインへ
向かって加速される。これらの加速される多数の電子は
チャネル中の半導体格子と衝突し、電子・正孔対を生成
する。新たに生成された電子もピンチ・オフ領域を通っ
て加速され格子との衝突を増大させることからアバラン
シェ現象が発生する。この過程で生成された電子（ "ホ
ット”電子）のいくつかは、浮遊ゲートとチャネルとの
間の絶縁体によって作られる電位障壁を飛び越えるに十
分なエネルギーレベルを有する。それら "ホット”電子
の群は次に、制御ゲートとの容量性結合によって浮遊ゲ
ート上に誘起される電圧のために浮遊ゲートへ引き寄せ
られる。それらの電子は浮遊ゲート上に留まることにな
り、それによって浮遊ゲートを充電することになる。

【０００５】従来のドレイン側電子注入には重大な欠点
が存在した。ホット電子を発生させ、同時に十分なゲー
ト電流を達成するために、ドレイン電圧とゲート電圧の
両方共に高電圧であることが要求される。ドレイン側電
子注入によるバイアス効果はこの条件に適していない。
更に、ドレインがメモリセルの配列中のビットラインの
一部分である時のように、ドレインへ電圧が印加される
時はいつでも浮遊ゲートの望ましくない充電が発生し得
る。これらの欠点は、もし電子の注入がチャネルのソー
ス側へ移動できれば、またもし従来と同じ電圧供給にお
いて通常の読み出しおよび書き込みバイアス状態でドレ
イン側の電界を低減できれば、解消することができる。

【０００６】更に、もしホット電子注入がセルのソース
側へ移動できれば、ソース近傍のゲート酸化物両端間の
電界は、アースされたソースと制御ゲートとの間の電位
差によって最大になるように生成されるために、ずっと
大きいゲート電流が実現されることになる。衝突／アバ
ランシェ過程によって生ずるこれらの電子は、高電界の
ために浮遊ゲートへ注入される確率が高い。こうして、
ほんの５Ｖでの不揮発性メモリ装置が可能になる。更に
加えて、もしドレインの浮遊ゲート重なりが増大して、
ドレイン近傍の電界が減少すると、消去時間も短縮でき
る。

【０００７】このように、注入プロセスをソース領域側
へ移動させて、ドレイン側での最大電界を低減化する、
ホット電子注入プログラミングを採用した不揮発性メモ
リ装置に対する需要が発生する。そのような装置は、与
えられた制御ゲート電圧に関して得られる最大電界を活
用しており、そのことは実際に必要とされる制御ゲート
電圧の低減につながろう。このセルはまた、ドレインが
メモリ配列中のセルの列に対するビットラインの一部と
して形成されている場合等に、ドレインへ電圧が印加さ
れた時に浮遊ゲート上へ望ましくない電子の注入が発生
するという問題をも解消する。

【０００８】

【発明の概要】本発明に従えば、第１の伝導形の半導体
層の表面中に不揮発性メモリセルが形成され、それは前
記半導体層中に前記第１の伝導形とは逆の第２の伝導形
に高濃度にドープされた第１および第２の拡散領域を含
んでいる。前記第１および第２の高濃度にドープされた
拡散領域はチャネルエリアによって間を離されている。
前記第２の高濃度にドープされた拡散領域に隣接して、
前記第２の伝導形に低濃度にドープされた拡散領域が形
成される。前記チャネルエリアと前記低濃度にドープさ
れた拡散領域とを覆ってそれらから絶縁されて浮遊ゲー
トが形成される。浮遊ゲートは前記制御ゲートと容量性
結合している。

【０００９】本発明の別の面に従えば、第１の伝導形の
半導体層の表面中に非対称な不揮発性メモリセルを作製
するための方法が得られる。前記半導体層に隣接してそ
れから絶縁されて第１の導体層が形成され、それに続い
て、前記第１の導体層に隣接してそれから絶縁されて第
２の導体層が形成される。次に、エッチングが施されて
半導体のチャネルエリアに隣接してそれから絶縁された
浮遊ゲート導体と、前記浮遊ゲート導体に隣接してそれ
から絶縁された制御ゲート導体とを含む積層構造が定義
される。この積層構造は、半導体層のソース領域および
ドレイン領域によってそれぞれ周囲を囲まれた端部を有
している。半導体層の表面中へ、それに対して本質的に
垂直な方向に打ち込みを行うことによって、ソース領域
とドレイン領域の各々へ、前記第１の伝導形とは逆の第
２の伝導形になるように第１と第２の低濃度にドープさ
れた拡散領域が形成される。こうして、前記第１と第２
の低濃度にドープされた拡散領域は、前記積層構造の端
部に位置合わせされる。半導体表面中へ、それに対して
垂直でない方向へ打ち込みを行うことによって、ドレイ
ン領域中に第２の伝導形の第３の低濃度にドープされた
拡散領域が形成される。従って、前記第３の低濃度にド
ープされた拡散領域は前記積層構造の隣接する端部の下
部へも広がることになる。次に前記積層構造の端部上に
側壁絶縁体が形成され、その後ソース領域中に高濃度に
ドープされたソース領域が、またドレイン領域中に高濃
度にドープされたドレイン領域が打ち込まれる。これら
のソースおよびドレイン領域は第２の伝導形に形成され
る。

【００１０】本発明は従来の不揮発性メモリセルに対し
て明瞭な特長を提供する。本発明はセルのソース側に近
接したホット電子注入を採用しており、ソースがアース
され、制御ゲートへ電圧が供給されている時にソース領
域近傍に現れる最大の電界を活用している。これによっ
て、与えられた制御ゲート電圧に対して、より効率的な
プログラミングを可能とし、あるいは実際に必要とされ
る制御ゲート電圧およびドレイン電圧を低減化すること
できる。ドレイン側に浮遊ゲートと重なる低濃度にドー
プされた領域を含めることでプログラミングをソース側
へ移動させることによって、ドレインがメモリ配列中の
セル列に対するビットラインの一部として形成されてい
る場合等に、電圧がドレインへ印加された時に浮遊ゲー
ト上へ電子の望ましくない注入が発生することによって
生ずる問題が解消される。ドレイン領域中の浮遊ゲート
の一部の下に低濃度にドープされた領域を含むそのよう
なセルは、読み出し動作時にドレイン領域における電界
を大幅に低減化する。そして、ビットライン・ストレス
（ｂｉｔｌｉｎｅ ｓｔｒｅｓｓ）および読み出しディ
スターブに対する耐性を増大させる。最後に、注入が、
通常ドレイン側でのプログラミングのように高密度の電
子が小さい領域に集中してゲート酸化物を横切るピンチ
・オフ現象によって行われることがないために、そのよ
うなセルは長い寿命を有する。

【００１１】本発明のその他の面、およびそれらの特長
は、以下の図面を参照した詳細な説明から明らかとなる
であろう。図面においては同様な部品については同じ符
号を付してある。

【００１２】

【実施例】まず非対称な、電気的に消去可能な読み出し
専用メモリセルの構造と作製法について述べ、次にその
ようなセルの動作について述べる。

【００１３】まず図１を参照すると、本発明に従う不揮
発性メモリセルの模式的側面断面が一般的に符号１０を
付して示されている。メモリセル１０はｐ形半導体層１
２中に形成され、それはチャネルエリア１８によって分
離された高濃度にドープされたｎ＋ソース領域１４と高
濃度にドープされたｎ＋ドレイン領域１６とを含んでい
る。ソース領域１４に隣接して第１の低濃度にドープさ
れた拡散領域（ｎ−）２０が形成され、またドレイン領
域１６に隣接して第２の低濃度にドープされた拡散領域
（ｎ−）２２が形成される。好適実施例において、低濃
度にドープされた拡散領域２０は以下に述べるように、
低濃度にドープされた拡散領域２２よりも低いドーパン
ト濃度を有する。

【００１４】浮遊ゲート２４はゲート酸化物層２６によ
ってチャネルエリア１８から分離されている。浮遊ゲー
ト２４の端子はドレイン領域１６に隣接する低濃度にド
ープされた拡散領域２２に隣接してそれから絶縁されて
取り付けられている。制御ゲート３０が浮遊ゲート２４
を覆って形成され、それから層間酸化物３２によって分
離されている。浮遊ゲート導体２４と制御ゲート導体３
０の端部に側壁絶縁体３４が取り付けられる。

【００１５】メモリセル１０は一般的にｎチャネル装置
とされている。しかし、本発明はｎチャネル不揮発性メ
モリに限定されない。例えば、半導体層１２がｎ形材料
で、ソース領域１４、ドレイン領域１６、第１の低濃度
にドープされた拡散領域２０、第２の低濃度にドープさ
れた拡散領域２２がｐ形材料であるようなｐチャネル装
置もオプションとして使用される。ｐチャネル装置の場
合には、当業者には明かなように、プログラミング、消
去、読み出しの動作において使用される電圧の極性を適
切に反転させなければならない。

【００１６】図２ａ−２ｅは、メモリセル１０を作製す
るための第１の好適な方法の段階を示す一連の側面断面
図である。図２ａはメモリセル１０の作製のために必要
な材料層の形成による初期的処理の後のｐ−半導体層１
２の表面３４を示している。ゲート酸化物層２６が半導
体層１２の表面３４を横切って１００Åと２００Åの間
の厚さに成長もしくは取り付けられている。次に、第１
の多結晶シリコン層が３０００Åと４０００Åとの間の
厚さに取り付けられる。多結晶層２４（ポリ１層と呼ば
れる）は高濃度にドープされて導電性を示し、後にエッ
チングされて浮遊ゲート２４を定義する。層間絶縁体層
３２がポリ１層２４、そして多分、例えば１５０Åと５
００Åとの間の厚さの酸化物／窒素化物／酸化物の層を
横切って取り付けられている。最後に、多結晶シリコン
の第２の層３０（これもポリ２層と呼ばれる）が３００
０Åと４０００Åとの間の厚さに取り付けられて、高濃
度にドープされて導電性を有するように形成されてい
る。パターニング、およびエッチングに続いて、ポリ２
層３０は制御ゲート３０になる。

【００１７】次に図２ｂを参照すると、異方性積層エッ
チングが施されて、ゲート酸化物２６によって半導体層
１２から分離された浮遊ゲート２４と、層間絶縁体層３
２によって浮遊ゲート２４から分離された制御ゲート３
０が定義される。

【００１８】図２ｃでは、メモリセル１０のソース側３
５がフォトレジストの層３６によってマスクされてい
る。次に、積層構造の端部を位置合わせに用いて、ドレ
イン側３９に低濃度にドープされた拡散領域３８が形成
される。打ち込みは例えば、５０ないし７０ｋｅＶのエ
ネルギーのドーズ１−２×１０¹³ ／ｃｍ² の燐の打ち
込みである。次に拡散領域３８は、約９００℃から１０
００℃の温度に約１時間さらすことによって、浮遊ゲー
ト２４の下部へ“ドライブイン”される。

【００１９】図２ｄでは、フォトレジストマスク３６は
除去されている。メモリセル１０のソース側３５に低濃
度にドープされた拡散領域４０が形成され、またメモリ
セル１０のドレイン側３９に第２の低濃度にドープされ
た拡散領域４２が形成されている。拡散領域４０および
４２は、例えば５０ｋｅＶと７０ｋｅＶとの間のエネル
ギーにおける１×１０¹²／ｃｍ² と１×１０¹³／ｃｍ²
との間のドーズでの燐打ち込みによって形成される。

【００２０】次に図２ｅを参照すると、従来の方法、例
えば酸化物の成長または堆積・エッチバッグによって側
壁絶縁体４３が形成されている。この後、高濃度にドー
プされたソース領域１４およびドレイン領域１６の形成
が行われる。これらは例えば、５０ないし７０ｋｅＶの
エネルギーでの約５×１０¹³／ｃｍ² のドーズの砒素打
ち込みによって形成される。この工程に続いて、メモリ
セル１０の最終的な構造が達成される。高濃度にドープ
された（ｎ＋）ソース領域１４が形成され、それは浮遊
ゲート２４の端部の下側へ広がらない低濃度にドープさ
れた（ｎ−）拡散２０を有している。高濃度にドープさ
れた（ｎ＋）ドレイン領域１６が、隣接する低濃度にド
ープされた拡散２２が浮遊ゲート２４の端部の下側へ広
がらないように形成される。領域２０を含むものとして
のソース領域１４と、領域２２と３８を含むものとして
のドレイン領域１６とはチャネル領域１８によって分離
されており、分離は典型的には０．６ないし０．８ミク
ロンの範囲にある。

【００２１】次に図３ａ−３ｃを参照すると、第２の好
適な製造方法の一連の段階が示されている。初期の製造
工程段階は図２ａおよび２ｂに示されたものと同様であ
るので、簡潔さのために、ここに繰り返して説明するこ
とはしない。

【００２２】まず図３ａを参照すると、矢印で示したよ
うに、ほとんど垂直な方向に、半導体層１２の露出した
領域３５と３９の表面へ向けて砒素の打ち込みを行うこ
とによって低濃度にドープされた拡散領域４４と４６が
形成される。領域４４と４６は、例えば、約５０ないし
７０ｋｅＶのエネルギーでの１×１０¹²／ｃｍ² ないし
１×１０¹³／ｃｍ² のドーズの燐の打ち込みによって作
られる。打ち込みビームを半導体層１２の表面に本質的
に垂直に当たるように使用することによって拡散領域４
４の端部を積層の端部と位置合わせして、浮遊ゲート２
４の下側へ広がらないようにすることができる。

【００２３】次に図３ｂを参照すると、大きく傾いた方
向から燐を打ち込むことによって、低濃度にドープされ
た拡散領域４６に隣接して低濃度にドープされた拡散領
域４８が形成される。この打ち込みは例えば、５０ない
し７０ｋｅＶのエネルギーでの１−２×１０¹³／ｃｍ²
のドーズの打ち込みである。角度は半導体層１２の表面
に対して７ないし４５度の範囲である。望ましい打ち込
み角度は約４５度である。大きな角度傾いた打ち込みは
燐イオンが浮遊ゲート２４の下側に広がる領域４８中へ
打ち込まれることを許容する。更に、この打ち込み角度
は積層構造がソース側を遮蔽することを許容し、そのた
め拡散領域４４を生成するために必要以上の燐の打ち込
みを最小限に止めることができる。

【００２４】次に図３ｃを参照すると、従来のプロセス
によって再度側壁酸化物４３が形成されている。次に高
濃度にドープされたソース領域１４とドレイン領域１６
を作成するために、半導体層１２の表面に対してほぼ垂
直な方向から標準的な砒素の打ち込みを行う。側壁絶縁
体４３は打ち込みマスクとして働き、そのため高濃度に
ドープされたソース領域１４はチャネル１８に隣接する
ものの浮遊ゲート２４の下側へは広がらない低濃度にド
ープされた拡散領域２０を有することになる。この工程
に続いて、このセルのドレイン側３９もそれの最終的な
形状に近づき、それは浮遊ゲート２４の端部の下側へ広
がらずに隣接する低濃度にドープされた領域２２を有す
る高濃度にドープされたドレイン１６を含む構造であ
る。ソース領域１４とドレイン領域１６は、例えば、５
０ないし７０ｋｅＶのエネルギーでの５×１０¹³／ｃｍ
² のドーズの垂直な砒素打ち込みによって形成される。

【００２５】本発明は、図４ａ、図４ｂ、図４ｃに示さ
れたように、列５４および行５６の形に配置された不揮
発性メモリセルの配列に採用することができる。図示さ
れた配列構成において、ソース領域１４とドレイン領域
１６はソース／ドレイン領域１４／１６で置き換えられ
ている。この用語はそれらが持つ二重の目的を表してお
り、すなわちソース／ドレイン領域１４／１６は第１の
セルに対してはドレインとして働き、また隣接する第２
のセルに対してはソースとして働くというわけである。
ここでは低濃度にドープされた拡散領域２０と２２は各
ソース／ドレイン領域１４／１６の対向する各側に形成
されている。制御ゲート３０はここでは、対応する行５
６に沿って各セルに対して設けられた複数個の浮遊ゲー
ト２４の各々から絶縁されて、それを覆って細長く形成
されている。

【００２６】図４ｂに示されたように、本発明に従う非
対称なセルが配列状に組み合わされるためには全体的な
構造に対していくらかの変更が必要である。特に、側壁
スペーサ４３はここでは層間酸化物３２から半導体層１
２の表面に向かって下方にだけ延びている。これによっ
てソース／ドレイン領域１４／１６は細長い制御ゲート
３０の形成に先だって拡散工程によって形成できるよう
になり、それはここでは配列を貫通して途切れることな
く延びていなければならない。更に、制御ゲート３０を
下層のソース／ドレイン領域１４／１６から分離して、
配列を平坦化するための絶縁構造５０が追加されてい
る。

【００２７】図４ｂの断面図に示された配列は一体化さ
れた制御ゲート３０を採用しているが、図４ｃに示され
たようないわゆる“三重ポリ構造（ｔｒｉｐｌｅ ｐｏ
ｌｙｓｔｒｕｃｔｕｒｅ）”を用いて本発明の非対称メ
モリセルを配列状に融合させることもできる。“三重ポ
リ構造”では、メモリセルは本質的に図１に示したもの
と同じである。付加的なワードライン導体５２だけが、
配列の各々の行中のセルの制御ゲート３０に直接隣接し
て形成されている。図１に示されたセルのように、図４
ｃのセルは制御ゲート３０から半導体層１２の表面へ延
びる側壁絶縁体４３を有している。拡散プロセスによる
ソース／ドレイン領域１４／１６の形成は各々の制御ゲ
ート３０の形成の後、そしてワードライン導体５２の形
成の前に行われる。ここでも、ワードライン導体５２を
下層のソース／ドレイン拡散領域１４／１６から分離す
る絶縁構造５０が設けられる。

【００２８】ここでメモリセル１０の動作についての詳
細な説明に移ることにする。書き込みまたはプログラム
モードにおいて、その間、浮遊ゲート２４は電子を充電
され、ソース領域１４はアースされ、ドレイン領域１６
はそれへ印加される約５ボルトの電圧を有している。同
時に、約１２ボルトの電圧が制御ゲート３０へ供給さ
れ、制御ゲート３０はソース領域１４とドレイン領域１
６との間に導電性の反転領域を作り出す。ソース領域１
４とドレイン領域１６との間に生ずる電位差は、従来の
電界効果メモリ装置と同様にソース領域１４からドレイ
ン領域１６への電子の流れを引き起こす。しかし従来の
装置と異なり、低濃度にドープされた拡散領域２２がド
レイン１６近傍の最大電界強度を低減化し、それによっ
て、制御ゲート３０へ供給される電圧によるゲート酸化
物２６両端間の電界との相互作用が最小化されるため、
通常ドレイン領域１６に隣接して見いだされるピンチ・
オフ領域は本質的に減少するかまたは消失する。低濃度
にドープされた拡散領域２２は本質的にドレイン領域１
６とチャネル１８との間の低抵抗領域のように働き、そ
れがチャネル中の電界を分散させる電圧降下を引き起こ
す。ピンチ・オフ領域が本質的に消失することから、小
さいピンチ・オフ領域にホット電子注入が集中すること
はもはや起こらない。

【００２９】同時に、低濃度にドープされた拡散領域２
０はチャネル１８とソース領域１４との間に抵抗を生
じ、それはチャネル・ソース間の電圧降下を引き起こ
す。ドレイン１６とソース１４との間に生ずる残りの電
圧降下はすべて拡散流域２０中で発生し、その結果高い
電界が生ずる。ホット電子の大部分は、ここではこの高
い電界中で発生する。このことは電子注入を本質的にセ
ルのソース側へ移動させることになる。今や電子の大部
分がゲートフィールド酸化物両端間の電界が最大となる
ソース領域近傍で発生するので、酸化物を飛び越えて浮
遊ゲートへ到達する電子の数は最大となる。このよう
に、本発明の２つの主要な特長が実現される。まず、ド
レイン近傍のピンチ・オフ領域での注入過程が解消され
る。第２に、ソース領域近傍に見いだされるゲート酸化
物両端間の高い電界を完全に活用することができる。

【００３０】更に加えて、書き込み動作中に、選ばれて
いないセルも、それのドレインへ高パルスが与えられる
と、制御ゲートに高パルスが与えられなくてもホット電
子を浮遊ゲート中へ注入するのに十分な高い電界を持ち
得る場合がしばしばある。この意図しない書き込みはビ
ットライン・ディスターブ（ｂｉｔｌｉｎｅ−ｄｉｓｔ
ｕｒｂ）と呼ばれる。ドレイン中に低濃度にドープされ
た領域を有することで、低濃度にドープされた領域が電
界を下げるように働くため、この現象は本質的に低減化
される。更に、読み出し動作中に、読み出し電圧（典型
的には１．５ボルト）の印加によって生ずる電界は、装
置寿命の過程で浮遊ゲートへ移動する十分なホット電子
を徐々に発生させる。この状態は当業者には“読み出し
・ディスターブ”として良く知られている。ドレイン領
域中に低濃度にドープされた領域を有することで、電界
が下がり、読み出し・ディスターブに対する耐性も本質
的に増大する。

【００３１】メモリセル１０の読み出し動作中には、約
５ボルトの電圧が制御ゲート３０へ供給され、他方ソー
ス領域１４へは０ボルトが、またドレイン領域１６へは
１．５ボルトが供給される。もしメモリセル１０へ論理
“１”がプログラムされている、すなわち浮遊ゲート２
４が充電されていないと、制御ゲート３０へ供給される
電圧はそのセルのしきい値電圧を越えるので、ソース領
域１４からドレイン領域１６へ電流が流れる。読み出し
動作中は、浮遊ゲート２４の端子は下層の低濃度にドー
プされた拡散領域２２を強い反転状態へ駆動する。これ
によって、メモリセル１０へプログラムされている論理
“１”を読み出すために必要な駆動電流を増大させると
いう利点が得られる。

【００３２】このように、本発明は、チャネルのソース
側から不揮発性のメモリセル中へ最大のホット電子を注
入することを可能にする。同時に、ピンチ・オフ領域を
本質的に解消することで、ドレイン領域へ任意の電圧が
印加された時に、浮遊ゲート上への望ましくないホット
電子注入が発生する危険を最小化することができる。更
に、電子の注入がもはや小さい領域に集中しないことか
ら、ゲート酸化物の劣化が低減化される。最後に、ドレ
イン領域に隣接する低濃度にドープされた拡散領域を覆
う浮遊ゲートの広がりを備えることで、本発明は読み出
し動作における増大した駆動電流を実現することができ
る。

【００３３】本発明は詳細に説明してきたが、特許請求
の範囲に示された本発明の範囲からはずれることなく、
多くの変更や、置換、修正が可能であることを理解され
たい。

【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）第１の伝導形の半導体層の表面中に作製された不
揮発性メモリセルであって、前記半導体層中に形成され
た、前記第１の伝導形とは逆の第２の伝導形に高濃度に
ドープされた第１と第２の拡散領域であって、チャネル
エリアによって互いに間隔を置いて配置された第１と第
２の高濃度にドープされた拡散領域、前記半導体層中に
前記第２の伝導形に形成された低濃度にドープされた拡
散領域であって、前記第２の高濃度にドープされた拡散
領域に隣接して形成された低濃度にドープされた拡散領
域、前記チャネルエリアを覆ってそれから絶縁されて形
成され、また前記低濃度にドープされた拡散領域を覆っ
てそれから絶縁されて形成された浮遊ゲート導体、前記
浮遊ゲート導体と容量性結合された制御ゲート導体、を
含むメモリセル。

【００３５】（２）第１項記載のメモリセルであって、
更に、前記第１の高濃度にドープされた拡散領域に隣接
して形成された第２の低濃度にドープされた拡散領域を
含むメモリセル。

【００３６】（３）第２項記載のメモリセルであって、
前記低濃度にドープされた拡散領域が前記チャネルエリ
ア中に形成されたメモリセル。

【００３７】（４）第２項記載のメモリセルであって、
前記第１の低濃度にドープされた拡散領域のドーパント
濃度が前記第２の低濃度にドープされた拡散領域のドー
パント濃度よりも本質的に低いメモリセル。

【００３８】（５）第１項記載のメモリセルであって、
前記浮遊ゲートの端子が前記第１の低濃度にドープされ
た拡散領域を覆ってそれから絶縁されて形成されている
メモリセル。

【００３９】（６）第１項記載のメモリセルであって、
前記第１の高濃度にドープされた拡散領域がソース領域
を含み、前記第２の高濃度にドープされた拡散領域がド
レイン領域を含むメモリセル。

【００４０】（７）第１項記載のメモリセルであって、
前記半導体層がｐ形材料を含み、前記高濃度にドープさ
れた領域がｎ形材料を含み、前記低濃度にドープされた
領域がｎ形材料を含む、メモリセル。

【００４１】（８）第１の伝導形の半導体層の表面中に
作製された不揮発性メモリセルであって、前記表面中に
前記第１の伝導形とは逆の第２の伝導形に形成されたソ
ース領域、前記表面中に前記第２の伝導形に形成され、
またチャネルエリアによって前記ソース領域から間隔を
置いて形成されたドレイン領域、前記チャネル中に前記
ソース領域に隣接して前記第２の伝導形に形成された第
１の低濃度にドープされた拡散領域、前記チャネル中に
前記ドレイン領域に隣接して前記第２の伝導形に形成さ
れた第２に低濃度にドープされた拡散領域、前記チャネ
ルエリアに隣接してそれから絶縁されて形成された第１
の部分と、前記第２の低濃度にドープされた拡散領域に
隣接してそれから絶縁されて形成された第２の部分とを
有する浮遊ゲート導体、前記浮遊ゲートに隣接してそれ
から絶縁されて形成された制御ゲート導体、を含むメモ
リセル。

【００４２】（９）第８項記載のメモリセルであって、
前記ソース領域と前記ドレイン領域がｎ＋材料を含み、
前記第１と第２の低濃度にドープされた拡散領域がｎ−
材料を含み、前記半導体層がｐ−材料を含む、メモリセ
ル。

【００４３】（１０）第８項記載のメモリセルであっ
て、前記第１の低濃度にドープされた拡散領域のドーパ
ント濃度が前記第２の低濃度にドープされた拡散領域の
ドーパント濃度よりも低いメモリセル。

【００４４】（１１）ｐ形半導体の層中に作製された電
界効果トランジスタ不揮発性メモリセルであって、ｎ形
材料の高濃度にドープされた部分とｎ形材料の低濃度に
ドープされた部分とを含むソースであって、前記低濃度
にドープされた部分が前記セルのチャネルエリアに隣接
している、ソース、前記ソースから前記チャネルエリア
によって分離されたドレインであって、前記ドレインが
ｎ形材料の高濃度にドープされた部分とｎ形材料の低濃
度にドープされた部分とを含み、前記低濃度にドープさ
れた部分が前記チャネルエリアに隣接している、ドレイ
ン、前記チャネルエリアに隣接してそれから絶縁されて
形成された第１の部分と、前記ドレインの前記低濃度に
ドープされた部分に隣接してそれから絶縁されて形成さ
れた第２の部分とを有する浮遊ゲート導体、前記浮遊ゲ
ートに隣接してそれから絶縁されて形成された制御ゲー
ト導体、を含むメモリセル。

【００４５】（１２）第１の伝導形の半導体層の表面に
おいて、列とその列に対して角度をなす行とに配置され
て形成された非対称な不揮発性メモリセルの配列であっ
て、複数個の細長いチャネルエリアによって分離された
複数個の細長い高濃度にドープされた拡散領域であっ
て、前記拡散領域の対と各々の前記チャネルエリアとが
セルの列を構成している、高濃度にドープされた拡散領
域、各チャネルエリアの対向する各側に、前記高濃度に
ドープされた拡散領域のそれぞれに隣接して形成された
第１と第２の低濃度にドープされた拡散領域、各々のセ
ルについて、前記チャネルの各々の部分に隣接してそれ
から絶縁されて形成され、また前記セルを含む前記低濃
度にドープされた拡散領域の選ばれた１つに隣接してそ
れから絶縁されて形成された浮遊ゲート、各行につい
て、前記行を含む前記浮遊ゲートに隣接してそれから絶
縁されて形成された細長い制御ゲート導体、を含むメモ
リセルの配列。

【００４６】（１３）第１２項記載の配列であって、前
記高濃度にドープされた拡散領域がｎ＋材料を含み、前
記低濃度にドープされた拡散領域がｎ−材料を含むメモ
リセルの配列。

【００４７】（１４）第１２項記載の配列であって、前
記浮遊ゲートの端子が前記選ばれた低濃度にドープされ
た拡散領域に隣接してそれから絶縁されて形成されてい
るメモリセルの配列。

【００４８】（１５）第１の伝導形の半導体層の表面中
に非対称な不揮発性メモリセルを作製するための方法で
あって、前記半導体層に隣接してそれから絶縁された第
１の導体層を形成すること、前記第１の導体層に隣接し
てそれから絶縁された第２の導体層を形成すること、
エッチングを施して、前記半導体のチャネルエリアに隣
接してそれから絶縁されて形成された浮遊ゲート導体
と、前記浮遊ゲート導体に隣接してそれから絶縁されて
形成された制御ゲート導体とを含む積層構造を定義する
ことであって、前記積層構造が前記半導体層のそれぞれ
のソースエリアとドレインエリアとによって周囲を囲ま
れた端部を有するようにする、エッチング工程、前記ソ
ースエリア中に第１の低濃度にドープされた拡散領域を
形成し、また前記ドレインエリア中に第２の低濃度にド
ープされた拡散領域を形成することであって、前記第１
と第２の低濃度にドープされた拡散領域が前記第１の伝
導形とは逆の第２の伝導形に形成され、また前記積層構
造の前記端部に位置合わせされて形成される、第１およ
び第２の低濃度にドープされた拡散領域形成工程、前記
ドレインエリア中に前記第２の伝導形の第３の低濃度に
ドープされた拡散領域を形成することであって、前記第
３の低濃度にドープされた拡散領域が前記積層構造の前
記端部の隣接する１つの下部へ広がるように形成され
る、第３の低濃度にドープされた拡散領域形成工程、前
記積層構造の前記端部上に側壁絶縁体を形成すること、
前記ソースエリア中に高濃度にドープされたソース領域
を形成し、前記ドレインエリア中に高濃度にドープされ
たドレイン領域を形成することであって、前記ソース領
域およびドレイン領域とが前記第２の伝導形に形成され
る、ソースおよびドレイン領域形成工程、の工程を含む
方法。

【００４９】（１６）第１５項記載の方法であって、前
記第１と第２の低濃度にドープされた拡散領域が前記半
導体層の前記表面中へそれに対して本質的に垂直な角度
で打ち込みを行うことによって形成される方法。

【００５０】（１７）第１６項記載の方法であって、前
記第３の低濃度にドープされた拡散領域が前記半導体の
前記表面中へそれに対して垂直でない角度で打ち込みを
行うことによって形成される方法。

【００５１】（１８）第１７項記載の方法であって、前
記垂直でない角度が、前記半導体層の前記表面に対して
７度から４５度の範囲の角度である方法。

【００５２】（１９）第１８項記載の方法であって、前
記半導体層がｐ形半導体材料であり、前記低濃度にドー
プされた拡散領域が燐の打ち込みによって形成される方
法。

【００５３】（２０）第１９項記載の方法であって、前
記ソースおよびドレイン領域が前記半導体層の前記表面
中へ本質的に垂直な角度で砒素を打ち込みすることによ
って形成される方法。

【００５４】（２１）第１の伝導形の半導体層１２の表
面中に不揮発性メモリセル１０が作製される。それは前
記第１の伝導形とは逆の第２の伝導形に前記半導体層１
２中に形成された第１の高濃度にドープされた拡散領域
１４と第２の高濃度にドープされた拡散領域１６とを含
んでいる。第１の高濃度にドープされた領域１４と第２
の高濃度にドープされた領域１６とはチャネルエリア１
８によって分離されている。第１の高濃度にドープされ
た拡散領域１４に隣接して第２の伝導形に第１の低濃度
にドープされた拡散領域２０が形成される。第２の高濃
度にドープされた拡散領域１６に隣接して第２の伝導形
に第２の低濃度にドープされた拡散領域２２が半導体層
１２中に形成される。チャネルエリアと低濃度にドープ
された拡散領域２０、２２の選ばれた１つとを覆ってそ
れらから絶縁されて浮遊ゲート２４が形成される。浮遊
ゲート２４を覆ってそれから絶縁されて制御ゲート３０
が形成される。

【図面の簡単な説明】

【図１】本発明に従う非対称な不揮発性メモリセルの模
式的な側面の断面図。

【図２】本発明に従って非対称な不揮発性メモリセルを
作製するための第１の好適な方法を示す図。

【図３】本発明に従って非対称な不揮発性メモリセルを
作製するための第２の好適な方法における一連の製造段
階を示す図。

【図４】本発明に従う非対称な不揮発性メモリセルの配
列の平面図および側面図。

【符号の説明】

１０ メモリセル １２ 半導体層 １４ ソース領域 １６ ドレイン領域 １８ チャネルエリア ２０ 第１の低濃度にドープされた領域 ２２ 第２の低濃度にドープされた領域 ２４ 浮遊ゲート ２６ ゲート酸化物層 ３０ 制御ゲート ３２ 層間酸化物 ３４ 側壁絶縁体 ３５ ソース側 ３６ フォトレジスト層 ３８ 低濃度にドープされた拡散領域 ３９ ドレイン側 ４０ 第１の低濃度にドーブされた拡散領域 ４２ 第２の低濃度にドープされた拡散領域 ４３ 側壁絶縁体 ４４ 低濃度にドープされた拡散領域 ４６ 低濃度にドープされた拡散領域 ４８ 浮遊ゲートの下層の領域 ５０ 絶縁構造 ５２ ワードライン導体 ５４ 列 ５６ 行

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の伝導形の半導体層の表面中に作製
   された不揮発性メモリセルであって、 前記半導体層中に形成された、前記第１の伝導形とは逆
   の第２の伝導形に高濃度にドープされた第１と第２の拡
   散領域であって、チャネルエリアによって互いに間隔を
   置いて配置された第１と第２の高濃度にドープされた拡
   散領域、 前記半導体層中に前記第２の伝導形に形成された低濃度
   にドープされた拡散領域であって、前記第２の高濃度に
   ドープされた拡散領域に隣接して形成された低濃度にド
   ープされた拡散領域、 前記チャネルエリアを覆ってそれから絶縁されて形成さ
   れ、また前記低濃度にドープされた拡散領域を覆ってそ
   れから絶縁されて形成された浮遊ゲート導体、 前記浮遊ゲート導体と容量性結合された制御ゲート導
   体、を含むメモリセル。
2. 【請求項２】 第１の伝導形の半導体層の表面中に非対
   称の不揮発性メモリセルを作製するための方法であっ
   て、 前記半導体層に隣接してそれから絶縁された第１の導体
   層を形成すること、 前記第１の導体層に隣接してそれから絶縁された第２の
   導体層を形成すること、 エッチングを施して、前記半導体のチャネルエリアに隣
   接してそれから絶縁されて形成された浮遊ゲート導体
   と、前記浮遊ゲート導体に隣接してそれから絶縁されて
   形成された制御ゲート導体とを含む積層構造を定義する
   ことであって、前記積層構造が前記半導体層のそれぞれ
   のソースエリアとドレインエリアとによって周囲を囲ま
   れた端部を有するようにする、エッチング工程、 前記ソースエリア中に第１の低濃度にドープされた拡散
   領域を形成し、また前記ドレインエリア中に第２の低濃
   度にドープされた拡散領域を形成することであって、前
   記第１と第２の低濃度にドープされた拡散領域が前記第
   １の伝導形とは逆の第２の伝導形に形成され、また前記
   積層構造の前記端部に位置合わせされて形成される、第
   １および第２の低濃度にドープされた拡散領域形成工
   程、 前記ドレインエリア中に前記第２の伝導形の第３の低濃
   度にドープされた拡散領域を形成することであって、前
   記第３の低濃度にドープされた拡散領域が前記積層構造
   の前記端部の隣接する１つの下部へ広がるように形成さ
   れる、第３の低濃度にドープされた拡散領域形成工程、 前記積層構造の前記端部上に側壁絶縁体を形成するこ
   と、 前記ソースエリア中に高濃度にドープされたソース領域
   を形成し、前記ドレインエリア中に高濃度にドープされ
   たドレイン領域を形成することであって、前記ソース領
   域およびドレイン領域とが前記第２の伝導形に形成され
   る、ソースおよびドレイン領域形成工程、の工程を含む
   方法。