JPH06343013A - スイッチド−キャパシタ差動増幅器回路 - Google Patents
スイッチド−キャパシタ差動増幅器回路Info
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- JPH06343013A JPH06343013A JP4192122A JP19212292A JPH06343013A JP H06343013 A JPH06343013 A JP H06343013A JP 4192122 A JP4192122 A JP 4192122A JP 19212292 A JP19212292 A JP 19212292A JP H06343013 A JPH06343013 A JP H06343013A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
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- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 増幅器電源により制限されないコモンモード
範囲を提供し、成分公差への感受性を低下させた、高周
波でも高いコモンモード除去比に到達するための効率的
なキャパシタ切替ネットワークを提供する。 【構成】 多相システムを用い、その一つのフェーズの
間に、回路が自動的にオートゼロ化され、差動入力部が
サンプリングされ、キャパシタが予め充電される。第２
フェーズでは、差動入力は切り離され、入力キャパシタ
のボトム・プレートは互いに接合されている。回路内の
電荷再分布により、入力信号間の差に比例した出力電位
が形成され、これはユーザ指定の電圧によりオフセット
される。
範囲を提供し、成分公差への感受性を低下させた、高周
波でも高いコモンモード除去比に到達するための効率的
なキャパシタ切替ネットワークを提供する。 【構成】 多相システムを用い、その一つのフェーズの
間に、回路が自動的にオートゼロ化され、差動入力部が
サンプリングされ、キャパシタが予め充電される。第２
フェーズでは、差動入力は切り離され、入力キャパシタ
のボトム・プレートは互いに接合されている。回路内の
電荷再分布により、入力信号間の差に比例した出力電位
が形成され、これはユーザ指定の電圧によりオフセット
される。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチド−キャパシ
タ差動増幅器回路に関するものである。
タ差動増幅器回路に関するものである。
【０００２】
【従来の技術】記憶装置としてディスクドライブを用い
るコンピュータシステムには、ヘッド／ディスクアセン
ブリとして知られる電子機械部品が含まれている。この
アセンブリ内には、ディスクに回転を与えるために軸の
上に１つまたはそれ以上のディスクがある。
るコンピュータシステムには、ヘッド／ディスクアセン
ブリとして知られる電子機械部品が含まれている。この
アセンブリ内には、ディスクに回転を与えるために軸の
上に１つまたはそれ以上のディスクがある。
【０００３】個々のディスクのそれぞれのデータ表面上
には、データの書込み、読出しのために少なくとも一個
の記録ヘッドがある。記録ヘッドは、ディスク表面上で
の半径方向または角運動用の位置決め装置（サーボシス
テム）に接続されている。この装置は、ディスク上の所
望のトラックにヘッドを位置させるためのものである。
には、データの書込み、読出しのために少なくとも一個
の記録ヘッドがある。記録ヘッドは、ディスク表面上で
の半径方向または角運動用の位置決め装置（サーボシス
テム）に接続されている。この装置は、ディスク上の所
望のトラックにヘッドを位置させるためのものである。
【０００４】この位置決め手段には、ディスクドライブ
のサーボシステムから受け取った制御電流に反応して起
こるヘッドの半径方向運動を制御するために、ボイスコ
イルモーターなど、主に誘導インピーダンスをそなえた
サーボモーターが取りつけられている。サーボモーター
は、モーター電流を変えるためにディスク表面から得ら
れるサーボ位置エラー信号に反応し、これにより記録ヘ
ッドの位置を調整する。
のサーボシステムから受け取った制御電流に反応して起
こるヘッドの半径方向運動を制御するために、ボイスコ
イルモーターなど、主に誘導インピーダンスをそなえた
サーボモーターが取りつけられている。サーボモーター
は、モーター電流を変えるためにディスク表面から得ら
れるサーボ位置エラー信号に反応し、これにより記録ヘ
ッドの位置を調整する。
【０００５】サーボシステム内にモーター制御回路をそ
なえたフィードバック・ループに電流の値を組込めるよ
う、サーボモーター内に流れる電流の量を感知できるこ
とが時により望ましい場合もある。
なえたフィードバック・ループに電流の値を組込めるよ
う、サーボモーター内に流れる電流の量を感知できるこ
とが時により望ましい場合もある。
【０００６】電流を感知する一つの方法は、サーボモー
ターに直列に接続された感知抵抗器上の電圧を測定する
ことである。モーターを流れる電流は、抵抗器を流れる
電流と同等である。抵抗器電圧は抵抗器電流に比例する
ため、これはモーター電流にも比例する。
ターに直列に接続された感知抵抗器上の電圧を測定する
ことである。モーターを流れる電流は、抵抗器を流れる
電流と同等である。抵抗器電圧は抵抗器電流に比例する
ため、これはモーター電流にも比例する。
【０００７】図１は、先行技術によるサーボモーターと
直列抵抗器の接続を示す典型的なブリッジ構造を示した
ものである。ここで示された回路は、いわゆる "Ｈ" ブ
リッジを形成している。このブリッジは、ブリッジ電圧
（ＶBRIDGE）とアース（ＧＮＤ）の間にある２個の直列
トランジスタから形成されており、ノード１はこのトラ
ンジスタの接合部である。同様に接続されたもう一対の
トランジスタの接続点がノード２になる。感知抵抗器
（ＲS）とサーボモーターは、ノード１とノード２の間
に直列に接続されている。
直列抵抗器の接続を示す典型的なブリッジ構造を示した
ものである。ここで示された回路は、いわゆる "Ｈ" ブ
リッジを形成している。このブリッジは、ブリッジ電圧
（ＶBRIDGE）とアース（ＧＮＤ）の間にある２個の直列
トランジスタから形成されており、ノード１はこのトラ
ンジスタの接合部である。同様に接続されたもう一対の
トランジスタの接続点がノード２になる。感知抵抗器
（ＲS）とサーボモーターは、ノード１とノード２の間
に直列に接続されている。
【０００８】トランジスタＴ1−Ｔ4のゲート電圧を調整
することにより、サーボモーターの駆動電流の制御がで
きる。モーターを通る電流を感知するために、直列抵抗
器ＲSの電流は、それぞれ信号ＳＥ1、ＳＥ2としてノー
ド１とノード３でサンプリングされる。これらの信号
（ＳＥ1,ＳＥ2）は、電圧差を感知するために差動増幅
器に送られる。
することにより、サーボモーターの駆動電流の制御がで
きる。モーターを通る電流を感知するために、直列抵抗
器ＲSの電流は、それぞれ信号ＳＥ1、ＳＥ2としてノー
ド１とノード３でサンプリングされる。これらの信号
（ＳＥ1,ＳＥ2）は、電圧差を感知するために差動増幅
器に送られる。
【０００９】モーターインピーダンスは誘導性であるた
め、モーター電流の変化が小さくても、モーターを通る
と電圧の変化は大きくなる。この増幅器は、アースから
ブリッジ電圧（通常は１２Ｖの幅）の幅で変化するコモ
ンモード信号の中での、小さな電圧の差（１−１０ｍＶ
のオーダーで）も感知できなくてはならない。
め、モーター電流の変化が小さくても、モーターを通る
と電圧の変化は大きくなる。この増幅器は、アースから
ブリッジ電圧（通常は１２Ｖの幅）の幅で変化するコモ
ンモード信号の中での、小さな電圧の差（１−１０ｍＶ
のオーダーで）も感知できなくてはならない。
【００１０】このような増幅器の目的は以下の通りであ
る。 １．直流および１００ＫHz付近の周波数でも高いコモン
モード除去が得られる。 ２．５Ｖの電源で作動し、１３.２Ｖという高いコモン
モード電圧でも正確に作動する。 ３．ユーザにより供給される入力電圧を基準とした出力
を行う。 ４．低出力オフセットを提供する。 ５．利得精度が高い。 図２は、差動増幅器用の従来の回路を示したものであ
る。電圧信号ＳＥ1が抵抗器Ｒ1に伝えられ、抵抗器Ｒ1
はノード２１に結合されている。抵抗器Ｒ2はノード２
１と出力ノード２３の間に結合されている。電圧信号Ｓ
Ｅ2は抵抗器Ｒ3に伝えられ、抵抗器Ｒ3はノード２２に
結合されている。抵抗器Ｒ4は、アウトプット・リファ
レンス電圧源とノード２２に接続されている。ノード２
１とノード２２は、それぞれ、差動増幅器Ａ2の負の差
動入力と正の差動入力に接続されている。増幅器Ａ2の
出力は、出力ノード２３に接続されている。出力電圧
（ＶOUT）は、以下の式で得られる。 ＶOUT＝（ＳＥ2−ＳＥ1）（Ｒ2／Ｒ1）＋アウトプット
・リファレンス ここで、抵抗値Ｒ1＝Ｒ3，Ｒ2＝Ｒ4である。
る。 １．直流および１００ＫHz付近の周波数でも高いコモン
モード除去が得られる。 ２．５Ｖの電源で作動し、１３.２Ｖという高いコモン
モード電圧でも正確に作動する。 ３．ユーザにより供給される入力電圧を基準とした出力
を行う。 ４．低出力オフセットを提供する。 ５．利得精度が高い。 図２は、差動増幅器用の従来の回路を示したものであ
る。電圧信号ＳＥ1が抵抗器Ｒ1に伝えられ、抵抗器Ｒ1
はノード２１に結合されている。抵抗器Ｒ2はノード２
１と出力ノード２３の間に結合されている。電圧信号Ｓ
Ｅ2は抵抗器Ｒ3に伝えられ、抵抗器Ｒ3はノード２２に
結合されている。抵抗器Ｒ4は、アウトプット・リファ
レンス電圧源とノード２２に接続されている。ノード２
１とノード２２は、それぞれ、差動増幅器Ａ2の負の差
動入力と正の差動入力に接続されている。増幅器Ａ2の
出力は、出力ノード２３に接続されている。出力電圧
（ＶOUT）は、以下の式で得られる。 ＶOUT＝（ＳＥ2−ＳＥ1）（Ｒ2／Ｒ1）＋アウトプット
・リファレンス ここで、抵抗値Ｒ1＝Ｒ3，Ｒ2＝Ｒ4である。
【００１１】
【従来技術の問題点】図２に示した回路には、特にＣＭ
ＯＳ工程で製造される場合、いくつかの欠点がある。例
えば、この回路が差動入力に対して利得４で設計されて
いるとすれば、増幅器のコモンモード範囲は、コモンモ
ード入力の４／５になるはずである。このように、この
回路は６.２５Ｖ以上のコモンモード入力を扱うことが
できず、供給の限界は５Ｖである。
ＯＳ工程で製造される場合、いくつかの欠点がある。例
えば、この回路が差動入力に対して利得４で設計されて
いるとすれば、増幅器のコモンモード範囲は、コモンモ
ード入力の４／５になるはずである。このように、この
回路は６.２５Ｖ以上のコモンモード入力を扱うことが
できず、供給の限界は５Ｖである。
【００１２】このため、高品質の増幅器はこの回路では
使用できない。また、回路のコモンモード除去は抵抗器
の整合に影響される。抵抗器の整合に１％のずれがあれ
ば、コモンモード除去比（Common Mode Rejection Rati
o＝ＣＭＲＲ）は４０ｄＢに制限される。この他の欠点
としては、この回路は連続して動作するため、増幅器の
オフセット効果を現象させるためのオートゼロ化が容易
ではないことがあげられる。
使用できない。また、回路のコモンモード除去は抵抗器
の整合に影響される。抵抗器の整合に１％のずれがあれ
ば、コモンモード除去比（Common Mode Rejection Rati
o＝ＣＭＲＲ）は４０ｄＢに制限される。この他の欠点
としては、この回路は連続して動作するため、増幅器の
オフセット効果を現象させるためのオートゼロ化が容易
ではないことがあげられる。
【００１３】他の従来の差動増幅器ではスイッチド−キ
ャパシタ回路を用いていた。図３は、このような従来の
差動増幅器用スイッチド−キャパシタ回路を示したもの
である。回路は、制御信号ＡＺおよびＡＺ*にしたがっ
てスイッチされる。これらの信号は、交番で、非重複タ
イミング信号である。ＡＺが高いフェーズの間は、信号
ＳＥ1がキャパシタＣ1に供給され、キャパシタＣ1は差
動増幅器Ａ3の負入力部に結合されている。増幅器Ａ3の
出力部は、フィードバックするために負入力部に接続し
ている。増幅器の正入力部はアースに接続されている。
このフェーズの間、ノード３０には信号ＳＥ1の値の電
荷がかかっている。増幅器の正入力部はアースされてお
り、増幅器の出力部は直接負入力部に接続されているた
め、この増幅器はオートゼロ化される。キャパシタＣ2
にはアウトプット・リファレンス信号の値の電荷が蓄積
されている。
ャパシタ回路を用いていた。図３は、このような従来の
差動増幅器用スイッチド−キャパシタ回路を示したもの
である。回路は、制御信号ＡＺおよびＡＺ*にしたがっ
てスイッチされる。これらの信号は、交番で、非重複タ
イミング信号である。ＡＺが高いフェーズの間は、信号
ＳＥ1がキャパシタＣ1に供給され、キャパシタＣ1は差
動増幅器Ａ3の負入力部に結合されている。増幅器Ａ3の
出力部は、フィードバックするために負入力部に接続し
ている。増幅器の正入力部はアースに接続されている。
このフェーズの間、ノード３０には信号ＳＥ1の値の電
荷がかかっている。増幅器の正入力部はアースされてお
り、増幅器の出力部は直接負入力部に接続されているた
め、この増幅器はオートゼロ化される。キャパシタＣ2
にはアウトプット・リファレンス信号の値の電荷が蓄積
されている。
【００１４】ＡＺ*がハイのフェーズの間は、直接のフ
ィードバックは切断され、キャパシタＣ2はフィードバ
ック・ループに接続される。ＶOUTは蓄積されたアウト
プット・リファレンス電荷をキャパシタＣ2から受け取
る。信号ＳＥ2はノード３０でキャパシタＣ1に伝えら
れ、このため、信号ＳＥ2とＳＥ1の差に対応して増幅器
の負入力部に電位変化が起こる。増幅器の負入力部に電
位変化が起こると、ＶOUTの電位にも変化が起こる。ＶO
UTの電位は以下のように表される。 ＶOUT＝（ＳＥ1−ＳＥ2）（Ｃ1／Ｃ2）＋アウトプット
・リファレンス この回路の有効出力が得られるのは、ＡＺ*がハイのフ
ェーズの間のみである。 この回路は、図２の連続時間
バージョンより多くの利点がある。増幅器は、増幅器回
路機構のオフセット効果を減少させるためにオートゼロ
化される。また、コモンモード除去は成分公差とは関係
なく、演算増幅器は５Ｖの電源で作動する。この回路の
欠点は、コモンモード除去比（ＣＭＲＲ）は高周波では
許容できないことである。これはＳＥ1とＳＥ2を同時に
サンプリングできないからである。 図４は、ＳＥ1と
ＳＥ2を同時にサンプリングできる先行技術のスイッチ
ド−キャパシタ回路を示したものである。この回路で
は、ＡＺがハイのフェーズでは、信号ＳＥ1とＳＥ2はキ
ャパシタＣ3の別のプレートに供給される。この他、こ
の回路は、ＡＺフェーズについて図３に表したのと同じ
構造を保っている。
ィードバックは切断され、キャパシタＣ2はフィードバ
ック・ループに接続される。ＶOUTは蓄積されたアウト
プット・リファレンス電荷をキャパシタＣ2から受け取
る。信号ＳＥ2はノード３０でキャパシタＣ1に伝えら
れ、このため、信号ＳＥ2とＳＥ1の差に対応して増幅器
の負入力部に電位変化が起こる。増幅器の負入力部に電
位変化が起こると、ＶOUTの電位にも変化が起こる。ＶO
UTの電位は以下のように表される。 ＶOUT＝（ＳＥ1−ＳＥ2）（Ｃ1／Ｃ2）＋アウトプット
・リファレンス この回路の有効出力が得られるのは、ＡＺ*がハイのフ
ェーズの間のみである。 この回路は、図２の連続時間
バージョンより多くの利点がある。増幅器は、増幅器回
路機構のオフセット効果を減少させるためにオートゼロ
化される。また、コモンモード除去は成分公差とは関係
なく、演算増幅器は５Ｖの電源で作動する。この回路の
欠点は、コモンモード除去比（ＣＭＲＲ）は高周波では
許容できないことである。これはＳＥ1とＳＥ2を同時に
サンプリングできないからである。 図４は、ＳＥ1と
ＳＥ2を同時にサンプリングできる先行技術のスイッチ
ド−キャパシタ回路を示したものである。この回路で
は、ＡＺがハイのフェーズでは、信号ＳＥ1とＳＥ2はキ
ャパシタＣ3の別のプレートに供給される。この他、こ
の回路は、ＡＺフェーズについて図３に表したのと同じ
構造を保っている。
【００１５】この増幅器には直接のネガティブ・フィー
ドバックがあり、２.５Ｖの値にオートゼロ化される。
キャパシタＣ4の、一つのプレート上でアウトプット・
リファレンス電圧の値まで充電され、増幅器の負出力部
に接続しているもう一つのプレート上では２.５Ｖまで
充電される。ゼロ化値に２.５Ｖが用いられるのは、こ
れが５Ｖの供給電源レンジの中位にあたるからである。
その他の供給電源電圧では、その値はその電圧範囲のお
よそ中位になる。キャパシタＣ3を通る電位は、ＳＥ2と
ＳＥ1の電圧差に等しい。
ドバックがあり、２.５Ｖの値にオートゼロ化される。
キャパシタＣ4の、一つのプレート上でアウトプット・
リファレンス電圧の値まで充電され、増幅器の負出力部
に接続しているもう一つのプレート上では２.５Ｖまで
充電される。ゼロ化値に２.５Ｖが用いられるのは、こ
れが５Ｖの供給電源レンジの中位にあたるからである。
その他の供給電源電圧では、その値はその電圧範囲のお
よそ中位になる。キャパシタＣ3を通る電位は、ＳＥ2と
ＳＥ1の電圧差に等しい。
【００１６】ＡＺ*がハイのフェーズの間は、キャパシ
タＣ3はＳＥ1とＳＥ2の信号ラインから切り離されてお
り、増幅器Ａ4の正および負入力部に接続されている。
同時に、直接フィードバックは切断され、出力ラインは
キャパシタＣ4のプレート４０に接続される。これによ
りＶOUTはアウトプット・リファレンス電圧と同じ電位
まで充電される。キャパシタ Ｃ3を増幅器に接続する
と、ＳＥ2とＳＥ1の間の電圧差に比例して負入力部に電
位変化が起こる。電荷の再分布により、ＶOUTで電圧変
化が起こる。ＶOUTは以下の式で求められる。
タＣ3はＳＥ1とＳＥ2の信号ラインから切り離されてお
り、増幅器Ａ4の正および負入力部に接続されている。
同時に、直接フィードバックは切断され、出力ラインは
キャパシタＣ4のプレート４０に接続される。これによ
りＶOUTはアウトプット・リファレンス電圧と同じ電位
まで充電される。キャパシタ Ｃ3を増幅器に接続する
と、ＳＥ2とＳＥ1の間の電圧差に比例して負入力部に電
位変化が起こる。電荷の再分布により、ＶOUTで電圧変
化が起こる。ＶOUTは以下の式で求められる。
【００１７】ＶOUT＝（ＳＥ2−ＳＥ1）（Ｃ3／Ｃ4）＋
アウトプット・リファレンス この回路の長所は、オートゼロ動作、同時サンプリン
グ、５Ｖ電源での作動である。しかし、ノード４１と４
２におけるパラスティック・キャパシタンスに対して感
度が高いため、そのコモンモード除去比は低い。
アウトプット・リファレンス この回路の長所は、オートゼロ動作、同時サンプリン
グ、５Ｖ電源での作動である。しかし、ノード４１と４
２におけるパラスティック・キャパシタンスに対して感
度が高いため、そのコモンモード除去比は低い。
【００１８】このパラスティック・キャパシタンスはノ
ード４１と４２をアースに容量結合する役目がある。増
幅器の電源により制限されない高いコモンモードレン
ジ、成分公差に対する感度の低いコモンモード除去、オ
ートゼロ動作、同時サンプリングを備える増幅器構造が
望ましい。図４の回路のように、パラスティック・キャ
パシタンスに対する感度の高い回路は望ましくない。
ード４１と４２をアースに容量結合する役目がある。増
幅器の電源により制限されない高いコモンモードレン
ジ、成分公差に対する感度の低いコモンモード除去、オ
ートゼロ動作、同時サンプリングを備える増幅器構造が
望ましい。図４の回路のように、パラスティック・キャ
パシタンスに対する感度の高い回路は望ましくない。
【００１９】
【発明の概要】本発明のスイッチド−キャパシタ差動増
幅器では、増幅器電源により制限されないコモンモード
範囲を提供し、成分公差への感受性を低下させた、高周
波でも高いコモンモード除去比に到達するための効率的
なスイッチド−キャパシタ・ネットワークを用いてい
る。
幅器では、増幅器電源により制限されないコモンモード
範囲を提供し、成分公差への感受性を低下させた、高周
波でも高いコモンモード除去比に到達するための効率的
なスイッチド−キャパシタ・ネットワークを用いてい
る。
【００２０】この回路は多相システムを用いており、そ
の一つのフェーズの間に、回路がオートゼロ動作し、差
動入力がサンプリングされ、キャパシタが予め充電され
る。第２フェーズでは、差動入力は切り離され、入力キ
ャパシタのボトム・プレートは互いに結合される。回路
内の電荷再分布により、入力信号間の差に比例した出力
電位が形成され、かつユーザ指定の電圧によりオフセッ
トされる。従来の回路とは異なり、本発明の回路の性能
は、パラスティック・キャパシタンスによる影響は受け
ない。
の一つのフェーズの間に、回路がオートゼロ動作し、差
動入力がサンプリングされ、キャパシタが予め充電され
る。第２フェーズでは、差動入力は切り離され、入力キ
ャパシタのボトム・プレートは互いに結合される。回路
内の電荷再分布により、入力信号間の差に比例した出力
電位が形成され、かつユーザ指定の電圧によりオフセッ
トされる。従来の回路とは異なり、本発明の回路の性能
は、パラスティック・キャパシタンスによる影響は受け
ない。
【００２１】
【発明の構成】高い周波数で高いコモンモード除去比を
達成し、増幅器の電源の制限とは関係なくコモンモード
範囲を提供する改良型スイッチド−キャパシタ差動増幅
器について述べる。以下の説明では、本発明を詳しく説
明するため、電源の値、バイアス電圧などを詳細に述べ
る。しかし、本発明は、このような詳細な事項がなくて
も実施できることは、技術精通者には明らかであろう。
その他の点では、本発明を不必要に紛らわしくしないよ
う、よく知られた特徴は詳細には述べない。
達成し、増幅器の電源の制限とは関係なくコモンモード
範囲を提供する改良型スイッチド−キャパシタ差動増幅
器について述べる。以下の説明では、本発明を詳しく説
明するため、電源の値、バイアス電圧などを詳細に述べ
る。しかし、本発明は、このような詳細な事項がなくて
も実施できることは、技術精通者には明らかであろう。
その他の点では、本発明を不必要に紛らわしくしないよ
う、よく知られた特徴は詳細には述べない。
【００２２】本発明における多相プロセスで作動するス
イッチド−キャパシタ差動増幅器の構成は、高周波にお
いて高いコモンモード除去比を達成でき、また増幅器の
電源とは関係なくコモンモード範囲が高い。プロセスの
一つのフェーズの間、増幅器はオートゼロ化され、キャ
パシタは入力電圧値に充電される。第２フェーズでは、
サンプリングされた入力値を記憶した入力キャパシタを
一緒に結合し、容量フィードバックが形成される。その
結果の出力は、ユーザ提供の電位によりオフセットされ
るサンプル入力値間の差に比例する。この回路は、先行
技術のものとは異なり、成分公差やパラスティック・キ
ャパシタンスに対しては感度を持たない。
イッチド−キャパシタ差動増幅器の構成は、高周波にお
いて高いコモンモード除去比を達成でき、また増幅器の
電源とは関係なくコモンモード範囲が高い。プロセスの
一つのフェーズの間、増幅器はオートゼロ化され、キャ
パシタは入力電圧値に充電される。第２フェーズでは、
サンプリングされた入力値を記憶した入力キャパシタを
一緒に結合し、容量フィードバックが形成される。その
結果の出力は、ユーザ提供の電位によりオフセットされ
るサンプル入力値間の差に比例する。この回路は、先行
技術のものとは異なり、成分公差やパラスティック・キ
ャパシタンスに対しては感度を持たない。
【００２３】
【実施例】本発明のスイッチド−キャパシタ差動増幅器
を図５に示す。信号ＳＥ1は、ノード５０に結合されて
いるスイッチＱ1に供給される。信号ＳＥ2は、ノード５
１に結合されているスイッチＱ2に供給される。スイッ
チＱ3はノード５０と５１の間に結合されている。
を図５に示す。信号ＳＥ1は、ノード５０に結合されて
いるスイッチＱ1に供給される。信号ＳＥ2は、ノード５
１に結合されているスイッチＱ2に供給される。スイッ
チＱ3はノード５０と５１の間に結合されている。
【００２４】キャパシタＣ5のボトムおよびトップ・プ
レートは、それぞれノード５０と５２に結合されてい
る。キャパシタＣ6のボトム・プレートおよびトップ・
プレートは、それぞれノード５１と５３に結合されてい
る。この回路は、キャパシタのトップ・プレートとボト
ム・プレートを入替えても作動する。スイッチＱ5はノ
ード５２と増幅器電源電圧の１／２に等しいバイアス電
圧（５Ｖの電源に対しては２.５Ｖ）の間に結合されて
いる。キャパシタＣ7とＣ8のトップ・プレートは、それ
ぞれノード５２と５３に結合されている。また、ノード
５２と５３には、増幅器Ａ5の正入力部と負入力部がそ
れぞれ結合されている。
レートは、それぞれノード５０と５２に結合されてい
る。キャパシタＣ6のボトム・プレートおよびトップ・
プレートは、それぞれノード５１と５３に結合されてい
る。この回路は、キャパシタのトップ・プレートとボト
ム・プレートを入替えても作動する。スイッチＱ5はノ
ード５２と増幅器電源電圧の１／２に等しいバイアス電
圧（５Ｖの電源に対しては２.５Ｖ）の間に結合されて
いる。キャパシタＣ7とＣ8のトップ・プレートは、それ
ぞれノード５２と５３に結合されている。また、ノード
５２と５３には、増幅器Ａ5の正入力部と負入力部がそ
れぞれ結合されている。
【００２５】増幅器Ａ5の出力部は、出力信号ＶOUTを表
すノード５５に結合されている。スイッチＱ8とキャパ
シタＣ7のボトム・プレートは両方ともノード５４のア
ウトプット・リファレンス電圧に結合されている。キャ
パシタＣ8のボトム・プレートはスイッチＱ8とＱ10に結
合されている。スイッチＱ10もまたノード５５に結合さ
れている。スイッチＱFはノード ５３と５５の間に結合
されている。
すノード５５に結合されている。スイッチＱ8とキャパ
シタＣ7のボトム・プレートは両方ともノード５４のア
ウトプット・リファレンス電圧に結合されている。キャ
パシタＣ8のボトム・プレートはスイッチＱ8とＱ10に結
合されている。スイッチＱ10もまたノード５５に結合さ
れている。スイッチＱFはノード ５３と５５の間に結合
されている。
【００２６】スイッチＱ1，Ｑ2，Ｑ5，Ｑ8，ＱFは、Ａ
Ｚ信号が高い場合は閉じられる。スイッチＱ3，Ｑ10
は、ＡＺ*信号が高い場合に閉じられる。
Ｚ信号が高い場合は閉じられる。スイッチＱ3，Ｑ10
は、ＡＺ*信号が高い場合に閉じられる。
【００２７】ＡＺフェーズ中は、キャパシタＣ5、Ｃ6の
ボトム・プレートはスイッチＱ1とＱ2により、それぞれ
信号 ＳＥ1、ＳＥ2の信号入力部に結合されている。し
たがって、これらのキャパシタのボトム・プレートは、
それぞれの入力信号により与えられる電位まで充電され
る。増幅器Ａ5の正入力部とキャパシタＣ5とＣ7のトッ
プ・プレートはスイッチＱ5により２.５Ｖのバイアス電
圧に結合される。増幅器Ａ5の出力部は、スイッチＱFに
よりこの増幅器の負入力部とキャパシタＣ6，Ｃ8のトッ
プ・プレートに結合される。このため負のフィードバッ
クができ、キャパシタＣ6とＣ8のトップ・プレートは
２.５Ｖの電位を得る。キャパシタＣ7のボトム・プレー
トは、アウトプット・リファレンス電圧に直接結合して
おり、Ｃ8のボトム・プレートはスイッチＱ8を通じて間
接的にアウトプット・リファレンス電圧に結合してい
る。その出力ＶOUTは、このフェーズ中、一定して２.５
Ｖである。このフェーズ中、スイッチＱ3とＱ10は開い
ている。
ボトム・プレートはスイッチＱ1とＱ2により、それぞれ
信号 ＳＥ1、ＳＥ2の信号入力部に結合されている。し
たがって、これらのキャパシタのボトム・プレートは、
それぞれの入力信号により与えられる電位まで充電され
る。増幅器Ａ5の正入力部とキャパシタＣ5とＣ7のトッ
プ・プレートはスイッチＱ5により２.５Ｖのバイアス電
圧に結合される。増幅器Ａ5の出力部は、スイッチＱFに
よりこの増幅器の負入力部とキャパシタＣ6，Ｃ8のトッ
プ・プレートに結合される。このため負のフィードバッ
クができ、キャパシタＣ6とＣ8のトップ・プレートは
２.５Ｖの電位を得る。キャパシタＣ7のボトム・プレー
トは、アウトプット・リファレンス電圧に直接結合して
おり、Ｃ8のボトム・プレートはスイッチＱ8を通じて間
接的にアウトプット・リファレンス電圧に結合してい
る。その出力ＶOUTは、このフェーズ中、一定して２.５
Ｖである。このフェーズ中、スイッチＱ3とＱ10は開い
ている。
【００２８】ＡＺ*がハイになると、スイッチＱ3とＱ10
は閉じる。スイッチＱ1，Ｑ2，Ｑ5，Ｑ8，ＱFは開回路
である。信号ＳＥ1とＳＥ2は増幅器回路から効果的に切
断される。ＡＺ信号がローになりかつＡＺ*信号がハイ
になる期間には、キャパシタＣ5とＣ6のボトム・プレー
トは、ＳＥ1とＳＥ2電圧の瞬時「スナップ・ショット」
を含む。ＡＺ*フェーズでは、この２つの電圧は出力を
創出するために差し引かれる。これは、Ｃ5とＣ6のボト
ム・プレートの両方をショートさせ、同時にＣ8を増幅
器出力部に接続することにより行う。
は閉じる。スイッチＱ1，Ｑ2，Ｑ5，Ｑ8，ＱFは開回路
である。信号ＳＥ1とＳＥ2は増幅器回路から効果的に切
断される。ＡＺ信号がローになりかつＡＺ*信号がハイ
になる期間には、キャパシタＣ5とＣ6のボトム・プレー
トは、ＳＥ1とＳＥ2電圧の瞬時「スナップ・ショット」
を含む。ＡＺ*フェーズでは、この２つの電圧は出力を
創出するために差し引かれる。これは、Ｃ5とＣ6のボト
ム・プレートの両方をショートさせ、同時にＣ8を増幅
器出力部に接続することにより行う。
【００２９】その結果得られる出力ＶOUTは、Ｃ5＝Ｃ
6，Ｃ7＝Ｃ8と仮定すると以下の式で表せる。 ＶOUT＝（ＳＥ2−ＳＥ1）（Ｃ5／Ｃ7）＋アウトプット
・リファレンス また、キャパシタＣ5とＣ6のボトム・プレートの電圧
は、 Ｃ5b＝Ｃ6b＝ａｖｇ（ＳＥ1，ＳＥ2）＋１／２（ＳＥ2
−ＳＥ1）（Ｃ5／Ｃ7） となる。このように、出力は増幅されレベルシフトした
差電圧を示している。
6，Ｃ7＝Ｃ8と仮定すると以下の式で表せる。 ＶOUT＝（ＳＥ2−ＳＥ1）（Ｃ5／Ｃ7）＋アウトプット
・リファレンス また、キャパシタＣ5とＣ6のボトム・プレートの電圧
は、 Ｃ5b＝Ｃ6b＝ａｖｇ（ＳＥ1，ＳＥ2）＋１／２（ＳＥ2
−ＳＥ1）（Ｃ5／Ｃ7） となる。このように、出力は増幅されレベルシフトした
差電圧を示している。
【００３０】図６は、本発明の好ましい実施例を示した
ものである。図６の実施例は、非効率な切替えを減少さ
せるオートゼロ動作機構を備えている。どのオートゼロ
動作機構を使用しても、上記のＶOUTおよびＣ5とＣ6の
ボトム・プレート電圧に関する式は同じである。基本回
路の改良点は、それぞれキャパシタＣ5とＣ6のボトム・
プレートをアースに接続するキャパシタＣ9とＣ10が付
加されたことである。これらのアース接続キャパシタを
付加することにより、コモンモード電圧ステップを縮小
することができ、これは以下のように表される。 ΔＶcm＝１／２（ＳＥ2−ＳＥ1）（Ｃ5／Ｃ7） 図５の基本回路において、差動利得（Ｃ5／Ｃ7）が大き
いと ＡＺ*フェーズ中に増幅器のコモンモード入力電圧
が超過する可能性があるため、コモンモードステップを
縮小することが望ましい。
ものである。図６の実施例は、非効率な切替えを減少さ
せるオートゼロ動作機構を備えている。どのオートゼロ
動作機構を使用しても、上記のＶOUTおよびＣ5とＣ6の
ボトム・プレート電圧に関する式は同じである。基本回
路の改良点は、それぞれキャパシタＣ5とＣ6のボトム・
プレートをアースに接続するキャパシタＣ9とＣ10が付
加されたことである。これらのアース接続キャパシタを
付加することにより、コモンモード電圧ステップを縮小
することができ、これは以下のように表される。 ΔＶcm＝１／２（ＳＥ2−ＳＥ1）（Ｃ5／Ｃ7） 図５の基本回路において、差動利得（Ｃ5／Ｃ7）が大き
いと ＡＺ*フェーズ中に増幅器のコモンモード入力電圧
が超過する可能性があるため、コモンモードステップを
縮小することが望ましい。
【００３１】この図では、ＢＳＴＲＡＰ1と2はブートス
トラップ回路を表している。この回路の入力がハイ論理
状態にある場合、ブートストラップ出力は、アース電圧
に等しくなる。この回路の入力がロー論理状態にある場
合、出力はＶBRIDGEのおよそ２倍になる。このブートス
トラップ回路は、スイッチＱ1，Ｑ2，Ｑ3，Ｑ4を制御す
るために使用される。
トラップ回路を表している。この回路の入力がハイ論理
状態にある場合、ブートストラップ出力は、アース電圧
に等しくなる。この回路の入力がロー論理状態にある場
合、出力はＶBRIDGEのおよそ２倍になる。このブートス
トラップ回路は、スイッチＱ1，Ｑ2，Ｑ3，Ｑ4を制御す
るために使用される。
【００３２】これらのスイッチは、ｎ型のＣＭＯＳトラ
ンジスタから構成されているため、スイッチが正しく作
動するには、ゲートにおける”ｏｎ”電圧は、最低でも
（ＳP＋ＶT）が必要である（ＳPは伝達される信号。ＶT
はトランジスタのスレッショルド電圧）。このように、
ブートストラップ回路は、増幅回路が、単純な５Ｖイン
バータが使用された場合より高いコモンモード信号で動
作することを許容する。
ンジスタから構成されているため、スイッチが正しく作
動するには、ゲートにおける”ｏｎ”電圧は、最低でも
（ＳP＋ＶT）が必要である（ＳPは伝達される信号。ＶT
はトランジスタのスレッショルド電圧）。このように、
ブートストラップ回路は、増幅回路が、単純な５Ｖイン
バータが使用された場合より高いコモンモード信号で動
作することを許容する。
【００３３】ＡＺAMPはオートゼロ動作増幅器を表して
いる。この増幅器には、１９９１年７月５日に同じ出願
人により出願された「自己内蔵サンプルホールドとオー
トゼロを備えた演算増幅器」という同時係属出願で開示
された組込式サンプル ホールドと、内部オフセットゼ
ロ化回路がある。
いる。この増幅器には、１９９１年７月５日に同じ出願
人により出願された「自己内蔵サンプルホールドとオー
トゼロを備えた演算増幅器」という同時係属出願で開示
された組込式サンプル ホールドと、内部オフセットゼ
ロ化回路がある。
【００３４】ＡＺがハイのとき、増幅器は、ＶP（増幅
器の正入力部）とＶN（負入力部）が互いに接続されて
いると解釈し、そのオフセットをゼロにする。Ｈ*がロ
ーのとき、増幅器の出力は以前の値に「ホールド」され
る。ＡＺがハイのときＨ*は常にローである。ＶBNは、
増幅器内でバイアス電流を発生させるためにＡＺAMPが
用いるバイアス電圧である。ＳＬＥＥＰはデジタル入力
（通常はゼロ）で、ハイの場合には回路を非活動状態に
して電力散逸を最小に抑える。
器の正入力部）とＶN（負入力部）が互いに接続されて
いると解釈し、そのオフセットをゼロにする。Ｈ*がロ
ーのとき、増幅器の出力は以前の値に「ホールド」され
る。ＡＺがハイのときＨ*は常にローである。ＶBNは、
増幅器内でバイアス電流を発生させるためにＡＺAMPが
用いるバイアス電圧である。ＳＬＥＥＰはデジタル入力
（通常はゼロ）で、ハイの場合には回路を非活動状態に
して電力散逸を最小に抑える。
【００３５】図６に示されたように、クロック信号Ｐ
1、Ｐ2は、”Ｄ”フリップフロップＤＥＦ1、ＤＥＦ2に
結合されている。Ｐ1とＰ2は、通常は５００ＫHzの名目
周波数をそなえた非重複パルスである。Ｐ1はＤＦＦ2の
ＣＫ入力に伝えられ、Ｐ2はインバータＩ1を通じてＤＦ
Ｆ1のＣＫ入力Ｐ2*を供給する。Ｐ2は両方のフリップフ
ロップのＣＫ*入力に伝送される。このクロック機構に
よりＤＦＦ1はＰ2の立下がりエッジ上で状態が変化し、
ＤＦＦ2はＰ1の立上がりエッジで状態が変化する。
1、Ｐ2は、”Ｄ”フリップフロップＤＥＦ1、ＤＥＦ2に
結合されている。Ｐ1とＰ2は、通常は５００ＫHzの名目
周波数をそなえた非重複パルスである。Ｐ1はＤＦＦ2の
ＣＫ入力に伝えられ、Ｐ2はインバータＩ1を通じてＤＦ
Ｆ1のＣＫ入力Ｐ2*を供給する。Ｐ2は両方のフリップフ
ロップのＣＫ*入力に伝送される。このクロック機構に
よりＤＦＦ1はＰ2の立下がりエッジ上で状態が変化し、
ＤＦＦ2はＰ1の立上がりエッジで状態が変化する。
【００３６】両方のフリップフロップの”Ｄ”入力部
は、スイッチング信号ＳＷ1を発するＤＦＦ2のＱ*に結
合している。ＳＷ1はまた、ＮＯＲゲートＮ1とＮ4、ス
イッチＱ8のゲートにも伝えられる。ＤＦＦ1のＱ出力
は、信号ＳＷ3をＮＯＲゲートＮ3に伝える。ＤＦＦ2の
Ｑ出力は、スイッチング信号ＳＷ2をＮＯＲゲートＮ3と
ＮＯＲゲートＮ2、インバータＩ2、スイッチＱ10のゲー
トに供給される。
は、スイッチング信号ＳＷ1を発するＤＦＦ2のＱ*に結
合している。ＳＷ1はまた、ＮＯＲゲートＮ1とＮ4、ス
イッチＱ8のゲートにも伝えられる。ＤＦＦ1のＱ出力
は、信号ＳＷ3をＮＯＲゲートＮ3に伝える。ＤＦＦ2の
Ｑ出力は、スイッチング信号ＳＷ2をＮＯＲゲートＮ3と
ＮＯＲゲートＮ2、インバータＩ2、スイッチＱ10のゲー
トに供給される。
【００３７】外部から供給されたＳＬＥＥＰ信号はＮＯ
ＲゲートＮ1とＮ2に伝えられる。このように、ＳＬＥＥ
ＰがハイのときはＳＷ1とＳＷ2はディスエーブルとされ
る。ＳＬＥＥＰがローのときは、ＳＷ2はブートストラ
ップ回路ＢＳＴＲＡＰ1にＳＷ1*を供給するためにＮ1を
通過する。同様に、ＳＷ2はＳＷ2*をＢＳＴＲＡＰ2に供
給するためにＮ2を通過する。
ＲゲートＮ1とＮ2に伝えられる。このように、ＳＬＥＥ
ＰがハイのときはＳＷ1とＳＷ2はディスエーブルとされ
る。ＳＬＥＥＰがローのときは、ＳＷ2はブートストラ
ップ回路ＢＳＴＲＡＰ1にＳＷ1*を供給するためにＮ1を
通過する。同様に、ＳＷ2はＳＷ2*をＢＳＴＲＡＰ2に供
給するためにＮ2を通過する。
【００３８】これらのブートストラップ回路は、ハイ論
理出力値がＶB電圧（ＶBRIDGE）の２倍に近いことを除
いては、インバータと同じ働きをする。この結果、個々
のスイッチング信号の高い電圧のバージョンが生じる。
高い電圧のスイッチング信号ＳＷ1ＨＶは、ＢＳＴＲＡ
Ｐ1によりスイッチＱ1とＱ2のゲートに供給される。ま
た、ＳＷ2ＨＶはＢＳＴＲＡＰ2によりスイッチＱ3とＱ4
のゲートに供給される。好ましい実施例では、ＢＳＴＲ
ＡＰ1に見られる負荷キャパシタンスと同様の負荷キャ
パシタンスをＢＳＴＲＡＰ2に供給するため、Ｑ4が加え
られる。ＮＯＲゲートＮ3は、ＡＺAMPにＡＺ（オートゼ
ロ）信号を伝え、ＮＯＲゲートＮ4はＥＮＡＢＬＥ信号
をＡＺAMPのＨ*入力部に供給する。このように、ここで
は、フリップフロップ、ＮＯＲゲート、ブートストラッ
プ回路を備え、必要なタイミング信号をスイッチド−キ
ャパシタ差動増幅器に供給することができる回路の構成
を説明した。
理出力値がＶB電圧（ＶBRIDGE）の２倍に近いことを除
いては、インバータと同じ働きをする。この結果、個々
のスイッチング信号の高い電圧のバージョンが生じる。
高い電圧のスイッチング信号ＳＷ1ＨＶは、ＢＳＴＲＡ
Ｐ1によりスイッチＱ1とＱ2のゲートに供給される。ま
た、ＳＷ2ＨＶはＢＳＴＲＡＰ2によりスイッチＱ3とＱ4
のゲートに供給される。好ましい実施例では、ＢＳＴＲ
ＡＰ1に見られる負荷キャパシタンスと同様の負荷キャ
パシタンスをＢＳＴＲＡＰ2に供給するため、Ｑ4が加え
られる。ＮＯＲゲートＮ3は、ＡＺAMPにＡＺ（オートゼ
ロ）信号を伝え、ＮＯＲゲートＮ4はＥＮＡＢＬＥ信号
をＡＺAMPのＨ*入力部に供給する。このように、ここで
は、フリップフロップ、ＮＯＲゲート、ブートストラッ
プ回路を備え、必要なタイミング信号をスイッチド−キ
ャパシタ差動増幅器に供給することができる回路の構成
を説明した。
【００３９】このＣＭＯＳ実施例では、Ｑ9を除くすべ
てのスイッチは、個々のトランジスタのゲートに伝えら
れるスイッチング信号により伝送制御を行うｎ型トラン
ジスタ伝送ゲートである。しかし、この回路は、ＮＭＯ
Ｓ、ＰＭＯＳ、ＣＭＯＳスイッチを用いて、またはこれ
らのスイッチを組み合わせて用いて、または適当なスイ
ッチやスイッチング手段を用いても実現することができ
る。好ましい実施例では、Ｑ9は、そのゲートが反転ス
イッチング信号に結合したｐ型トランジスタである。Ｑ
9とＱ10は、インバータＩ2と共にコンプリメンタリ伝送
シングルゲートを形成している。
てのスイッチは、個々のトランジスタのゲートに伝えら
れるスイッチング信号により伝送制御を行うｎ型トラン
ジスタ伝送ゲートである。しかし、この回路は、ＮＭＯ
Ｓ、ＰＭＯＳ、ＣＭＯＳスイッチを用いて、またはこれ
らのスイッチを組み合わせて用いて、または適当なスイ
ッチやスイッチング手段を用いても実現することができ
る。好ましい実施例では、Ｑ9は、そのゲートが反転ス
イッチング信号に結合したｐ型トランジスタである。Ｑ
9とＱ10は、インバータＩ2と共にコンプリメンタリ伝送
シングルゲートを形成している。
【００４０】好ましい実施例のスイッチド−キャパシタ
・ネットワークでは、この回路は図５とほぼ同様に結合
されている。回路には、回路の性能を高めるために対称
性が加えられた。これにはＱ4，Ｑ6，Ｑ7，Ｑ9が含まれ
る。これらを加えることにより回路の性能は高まるが、
技術精通者には、これらの付加物がなくてもこの回路の
作成が可能であることは明らかであろう。
・ネットワークでは、この回路は図５とほぼ同様に結合
されている。回路には、回路の性能を高めるために対称
性が加えられた。これにはＱ4，Ｑ6，Ｑ7，Ｑ9が含まれ
る。これらを加えることにより回路の性能は高まるが、
技術精通者には、これらの付加物がなくてもこの回路の
作成が可能であることは明らかであろう。
【００４１】以前にも述べたが、Ｑ4を加えるとＢＳＴ
ＲＡＰ2に見られる負荷キャパシタンスは、ＢＳＴＲＡ
Ｐ1に見られるものと同等である。これは、同一のスイ
ッチング速度を保つために行われている。Ｑ6はＣ6とＣ
8のトップ・プレートを予め充電するために用いられ
る。Ｑ5とＱ6は対称的に接続されており、したがってス
イッチを切った時に理想的な充電状態になり、オフセッ
トを最小に抑える。この回路にはＱFは必要ない。この
回路は、ＡＺ中にオフセットを正確に蓄積するＡＺAMP
に依存している。Ｑ7はＣ7とＣ8のボトム・プレートの
インピーダンスを同等にするために加えられた。これは
さらにＱ5とＱ6の電荷注入の均等性も高める。Ｑ9とＱ1
0のコンプリメンタリ伝送ゲートは、伝送中の信号がト
ランジスタゲート電圧に近づいた時に正しく作動するた
めに必要である。
ＲＡＰ2に見られる負荷キャパシタンスは、ＢＳＴＲＡ
Ｐ1に見られるものと同等である。これは、同一のスイ
ッチング速度を保つために行われている。Ｑ6はＣ6とＣ
8のトップ・プレートを予め充電するために用いられ
る。Ｑ5とＱ6は対称的に接続されており、したがってス
イッチを切った時に理想的な充電状態になり、オフセッ
トを最小に抑える。この回路にはＱFは必要ない。この
回路は、ＡＺ中にオフセットを正確に蓄積するＡＺAMP
に依存している。Ｑ7はＣ7とＣ8のボトム・プレートの
インピーダンスを同等にするために加えられた。これは
さらにＱ5とＱ6の電荷注入の均等性も高める。Ｑ9とＱ1
0のコンプリメンタリ伝送ゲートは、伝送中の信号がト
ランジスタゲート電圧に近づいた時に正しく作動するた
めに必要である。
【００４２】Ｑ4はノード５０と５１の間でＱ3と並列に
結合されている。Ｑ6は基準電圧ＶREF（この実施例の場
合は２.２５Ｖ）とノード５３に結合されている。Ｑ7は
Ｃ7のボトム・プレートとアウトプット・リファレンス
ノード５４に結合されている。Ｑ7のゲートは増幅器電
圧源ＶDD（この実施例では５Ｖ）に結合されている。
結合されている。Ｑ6は基準電圧ＶREF（この実施例の場
合は２.２５Ｖ）とノード５３に結合されている。Ｑ7は
Ｃ7のボトム・プレートとアウトプット・リファレンス
ノード５４に結合されている。Ｑ7のゲートは増幅器電
圧源ＶDD（この実施例では５Ｖ）に結合されている。
【００４３】この実施例では、Ｑ1とＱ2はスイッチング
信号ＳＷ1ＨＶによって制御され、Ｑ3およびＱ4はスイ
ッチング信号ＳＷ2ＨＶによって制御され、Ｑ8はＳＷ1
によって制御され、Ｉ2，Ｑ9およびＱ10によって形成さ
れるコンプリメンタリ伝送ゲートはＳＷ2によって制御
される。他の実施例ではＱ1−Ｑ4にコンプリメンタリＣ
ＭＯＳスイッチを用いることによってブートスラップ回
路の必要をなくすことができる。
信号ＳＷ1ＨＶによって制御され、Ｑ3およびＱ4はスイ
ッチング信号ＳＷ2ＨＶによって制御され、Ｑ8はＳＷ1
によって制御され、Ｉ2，Ｑ9およびＱ10によって形成さ
れるコンプリメンタリ伝送ゲートはＳＷ2によって制御
される。他の実施例ではＱ1−Ｑ4にコンプリメンタリＣ
ＭＯＳスイッチを用いることによってブートスラップ回
路の必要をなくすことができる。
【００４４】この場合、ＮＯＲゲートＮ1およびＮ2は、
直接Ｑ1−Ｑ4を制御するＯＲゲートによって置換えられ
る。スリープ機能も省略されるときにはスイッチＱ1お
よびＱ2は直接ＳＷ1によって制御することができ、スイ
ッチＱ3およびＱ4は直接ＳＷ2によって制御できる。Ｎ
ＯＲゲートＮ1およびＮ2はこの他の実施例では必要では
ない。スリープ機能は省略されるがブートストラップ回
路は使用されるときには、ＮＯＲゲートＮ1およびＮ2は
省略され、ＢＳＴＲＡＰ1への入力はＳＷ2であり、ＢＳ
ＴＲＡＰ2への入力はＳＷ1である。
直接Ｑ1−Ｑ4を制御するＯＲゲートによって置換えられ
る。スリープ機能も省略されるときにはスイッチＱ1お
よびＱ2は直接ＳＷ1によって制御することができ、スイ
ッチＱ3およびＱ4は直接ＳＷ2によって制御できる。Ｎ
ＯＲゲートＮ1およびＮ2はこの他の実施例では必要では
ない。スリープ機能は省略されるがブートストラップ回
路は使用されるときには、ＮＯＲゲートＮ1およびＮ2は
省略され、ＢＳＴＲＡＰ1への入力はＳＷ2であり、ＢＳ
ＴＲＡＰ2への入力はＳＷ1である。
【００４５】１９９１年７月５日に提出された同時系属
出願の図６に示され、説明されたＡＺAMPの回路を図８
に示す。図８では、基準電圧信号ＶRがＮＭＯＳトラン
ジスタＭ11のゲートに出される。信号ＶP、すなわちＡ
ＺAMPの正の入力ノードに結合される電圧信号は、ＮＭ
ＯＳトランジスタＭ13のゲートに結合される。信号Ｖ
N、すなわちＡＺAMPの負の入力端子への電圧入力信号は
ＮＭＯＳトランジスタＭ14のゲートに結合される。信号
Ｈ*は ＮＭＯＳトランジスタＭ21およびＭ24の各ゲート
に結合される。信号ＡＺはトランジスタＭ22およびＭ23
のゲートに結合される。信号ＶBNはＮＭＯＳトランジス
タＭ1のゲートに結合される。ＳＬＥＥＰはＮＭＯＳト
ランジスタＭ25、Ｍ26およびＭ27の各ゲートに結合され
る。 ＮＭＯＳトランジスタＭ1のドレインは、ＰＭＯ
ＳトランジスタＭ2のドレインに結合される。トランジ
スタＭ2のドレインはそれ自体のゲート、ならびにＰＭ
ＯＳトランジスタＭ3のゲートに結合される。トランジ
スタＭ2のソースは電源ＶDDに結合される。トランジス
タＭ1のソースは接地される。ＰＭＯＳトランジスタＭ3
のドレインはＮＭＯＳトランジスタＭ5のドレインに、
またトランジスタＭ5のゲートに結合される。トランジ
スタＭ5のゲートはＮＭＯＳトランジスタＭ7およびＭ8
の各ゲートに結合される。トランジスタＭ5、Ｍ7および
Ｍ8のソースは接地される。
出願の図６に示され、説明されたＡＺAMPの回路を図８
に示す。図８では、基準電圧信号ＶRがＮＭＯＳトラン
ジスタＭ11のゲートに出される。信号ＶP、すなわちＡ
ＺAMPの正の入力ノードに結合される電圧信号は、ＮＭ
ＯＳトランジスタＭ13のゲートに結合される。信号Ｖ
N、すなわちＡＺAMPの負の入力端子への電圧入力信号は
ＮＭＯＳトランジスタＭ14のゲートに結合される。信号
Ｈ*は ＮＭＯＳトランジスタＭ21およびＭ24の各ゲート
に結合される。信号ＡＺはトランジスタＭ22およびＭ23
のゲートに結合される。信号ＶBNはＮＭＯＳトランジス
タＭ1のゲートに結合される。ＳＬＥＥＰはＮＭＯＳト
ランジスタＭ25、Ｍ26およびＭ27の各ゲートに結合され
る。 ＮＭＯＳトランジスタＭ1のドレインは、ＰＭＯ
ＳトランジスタＭ2のドレインに結合される。トランジ
スタＭ2のドレインはそれ自体のゲート、ならびにＰＭ
ＯＳトランジスタＭ3のゲートに結合される。トランジ
スタＭ2のソースは電源ＶDDに結合される。トランジス
タＭ1のソースは接地される。ＰＭＯＳトランジスタＭ3
のドレインはＮＭＯＳトランジスタＭ5のドレインに、
またトランジスタＭ5のゲートに結合される。トランジ
スタＭ5のゲートはＮＭＯＳトランジスタＭ7およびＭ8
の各ゲートに結合される。トランジスタＭ5、Ｍ7および
Ｍ8のソースは接地される。
【００４６】ＰＭＯＳトランジスタＭ3のゲートはＰＭ
ＯＳトランジスタＭ18およびＭ20のゲートに結合され
る。トランジスタＭ3、Ｍ18およびＭ20のソースは電源
ＶDDに結合される。トランジスタＭ18のドレインは、Ｎ
ＭＯＳトランジスタＭ17のドレイン、ならびにノード５
９でのＮＭＯＳトランジスタＭ12のゲートに結合され
る。キャパシタＣ81のボトム・プレートもノード５９に
結合される。キャパシタＣ81のトップ・プレートはトラ
ンジスタＭ17のゲート、ならびにノード５８でＮＭＯＳ
トランジスタＭ23のソースと結合される。ＮＭＯＳトラ
ンジスタＭ24のドレインおよびＮＭＯＳトランジスタＭ
25のドレインも、ノード５８に結合される。トランジス
タＭ25、Ｍ17、Ｍ26およびＭ27のソースは接地される。
ＯＳトランジスタＭ18およびＭ20のゲートに結合され
る。トランジスタＭ3、Ｍ18およびＭ20のソースは電源
ＶDDに結合される。トランジスタＭ18のドレインは、Ｎ
ＭＯＳトランジスタＭ17のドレイン、ならびにノード５
９でのＮＭＯＳトランジスタＭ12のゲートに結合され
る。キャパシタＣ81のボトム・プレートもノード５９に
結合される。キャパシタＣ81のトップ・プレートはトラ
ンジスタＭ17のゲート、ならびにノード５８でＮＭＯＳ
トランジスタＭ23のソースと結合される。ＮＭＯＳトラ
ンジスタＭ24のドレインおよびＮＭＯＳトランジスタＭ
25のドレインも、ノード５８に結合される。トランジス
タＭ25、Ｍ17、Ｍ26およびＭ27のソースは接地される。
【００４７】トランジスタＭ24のソースはキャパシタＣ
101のトップ・プレートに結合される。キャパシタＣ101
のボトム・プレートは接地される。トランジスタＭ23の
ドレインを、ノード５７でＮＭＯＳトランジスタＭ16の
ドレインに結合する。ＮＭＯＳトランジスタＭ21のドレ
イン、ならびにＰＭＯＳトランジスタＭ15のドレインも
ノード５７に結合される。トランジスタＭ21のソースは
ノード６４でＮＭＯＳトランジスタＭ19、Ｍ28およびＭ
29のゲートに結合される。
101のトップ・プレートに結合される。キャパシタＣ101
のボトム・プレートは接地される。トランジスタＭ23の
ドレインを、ノード５７でＮＭＯＳトランジスタＭ16の
ドレインに結合する。ＮＭＯＳトランジスタＭ21のドレ
イン、ならびにＰＭＯＳトランジスタＭ15のドレインも
ノード５７に結合される。トランジスタＭ21のソースは
ノード６４でＮＭＯＳトランジスタＭ19、Ｍ28およびＭ
29のゲートに結合される。
【００４８】キャパシタＣ71のトップ・プレートとＮＭ
ＯＳトランジスタＭ22のドレインもノード６４に結合さ
れる。ＮＭＯＳトランジスタＭ26のドレインはノード６
４に結合される。トランジスタＭ22のソースはキャパシ
タＣ91のトップ・プレートに結合され、キャパシタＣ91
のボトム・プレートは接地される。キャパシタＣ71のボ
トム・プレートは、バイポーラ接合トランジスタＱ11の
エミッタに結合され、またＮＭＯＳトランジスタＭ28の
ドレインに結合される。トランジスタＱ11のベースはバ
イポーラ接合トランジスタＱ21のベースに、ノード６０
でＮＭＯＳトランジスタＭ27のドレインに結合される。
トランジスタＭ20のドレインとトランジスタＭ19のドレ
インもノード６０に結合される。トランジスタＱ11とＱ
21のコレクタはＶDDの電源に結合される。
ＯＳトランジスタＭ22のドレインもノード６４に結合さ
れる。ＮＭＯＳトランジスタＭ26のドレインはノード６
４に結合される。トランジスタＭ22のソースはキャパシ
タＣ91のトップ・プレートに結合され、キャパシタＣ91
のボトム・プレートは接地される。キャパシタＣ71のボ
トム・プレートは、バイポーラ接合トランジスタＱ11の
エミッタに結合され、またＮＭＯＳトランジスタＭ28の
ドレインに結合される。トランジスタＱ11のベースはバ
イポーラ接合トランジスタＱ21のベースに、ノード６０
でＮＭＯＳトランジスタＭ27のドレインに結合される。
トランジスタＭ20のドレインとトランジスタＭ19のドレ
インもノード６０に結合される。トランジスタＱ11とＱ
21のコレクタはＶDDの電源に結合される。
【００４９】トランジスタＭ19、Ｍ28およびＭ29のソー
スは接地される。トランジスタＱ２のエミッタは、図６
のノード５５に出力電圧を供給するノード６１でトラン
ジスタＭ２９のドレインに結合される。ＰＭＯＳトラン
ジスタＭ15のゲートはノード５６でＰＭＯＳトランジス
タＭ10のゲートとドレインに結合される。ＮＭＯＳトラ
ンジスタＭ12およびＭ14のドレインもノード５６に結合
される。トランジスタＭ12のソースはトランジスタＭ11
のソースならびにＮＭＯＳトランジスタＭ8のドレイン
に結合される。トランジスタＭ14のソースはトランジス
タＭ13のソースならびにトランジスタＭ7のドレインに
結合される。トランジスタＭ13のドレインはトランジス
タＭ11のドレイン、ならびにノード６５でＰＭＯＳトラ
ンジスタＭ9のドレインに結合される。
スは接地される。トランジスタＱ２のエミッタは、図６
のノード５５に出力電圧を供給するノード６１でトラン
ジスタＭ２９のドレインに結合される。ＰＭＯＳトラン
ジスタＭ15のゲートはノード５６でＰＭＯＳトランジス
タＭ10のゲートとドレインに結合される。ＮＭＯＳトラ
ンジスタＭ12およびＭ14のドレインもノード５６に結合
される。トランジスタＭ12のソースはトランジスタＭ11
のソースならびにＮＭＯＳトランジスタＭ8のドレイン
に結合される。トランジスタＭ14のソースはトランジス
タＭ13のソースならびにトランジスタＭ7のドレインに
結合される。トランジスタＭ13のドレインはトランジス
タＭ11のドレイン、ならびにノード６５でＰＭＯＳトラ
ンジスタＭ9のドレインに結合される。
【００５０】トランジスタＭ9のゲートならびにＰＭＯ
ＳトランジスタＭ4のゲートもノード６５に結合され
る。トランジスタＭ4、Ｍ9、Ｍ10およびＭ15のソースは
電源ＶDDに結合される。トランジスタＭ4のドレインは
ＮＭＯＳトランジスタＭ6のドレインとゲートならびに
トランジスタＭ16のゲートに結合される。トランジスタ
Ｍ6のソースとトランジスタＭ16のソースは接地され
る。
ＳトランジスタＭ4のゲートもノード６５に結合され
る。トランジスタＭ4、Ｍ9、Ｍ10およびＭ15のソースは
電源ＶDDに結合される。トランジスタＭ4のドレインは
ＮＭＯＳトランジスタＭ6のドレインとゲートならびに
トランジスタＭ16のゲートに結合される。トランジスタ
Ｍ6のソースとトランジスタＭ16のソースは接地され
る。
【００５１】信号ＶPとＶNは、ＡＺAMPへの差動入力信
号である。信号ＶRは基準直流電圧（この場合には２.２
５Ｖ）である。信号ＶBNは約２０マイクロアンペアでト
ランジスタＭ1に電流を設定する直流電圧である。ＳＬ
ＥＥＰは選択入力信号であり、これがハイのときには増
幅器をディスエーブルにし、その供給電流を低下させ
る。正常作動中、ＳＬＥＥＰ信号は接地される。
号である。信号ＶRは基準直流電圧（この場合には２.２
５Ｖ）である。信号ＶBNは約２０マイクロアンペアでト
ランジスタＭ1に電流を設定する直流電圧である。ＳＬ
ＥＥＰは選択入力信号であり、これがハイのときには増
幅器をディスエーブルにし、その供給電流を低下させ
る。正常作動中、ＳＬＥＥＰ信号は接地される。
【００５２】図８はバイアス段階と表示されているトラ
ンジスタＭ1−Ｍ3およびＭ5を伴う個別ブロックに分け
て見ることができる。トランジスタＭ4およびＭ6−Ｍ16
は第１段階を構成する。トランジスタＭ17とＭ18および
キャパシタＣ81は不平衡感知段階を構成する。トランジ
スタＭ19，Ｍ20，Ｍ28，Ｍ29，Ｑ11およびＱ21ならびに
キャパシタＣ71は第２段階を構成する。図８に示したＡ
ＺAMPの各段階の設計はほんの１例である。各段階（ス
テージ）はこの設計に限定されない。
ンジスタＭ1−Ｍ3およびＭ5を伴う個別ブロックに分け
て見ることができる。トランジスタＭ4およびＭ6−Ｍ16
は第１段階を構成する。トランジスタＭ17とＭ18および
キャパシタＣ81は不平衡感知段階を構成する。トランジ
スタＭ19，Ｍ20，Ｍ28，Ｍ29，Ｑ11およびＱ21ならびに
キャパシタＣ71は第２段階を構成する。図８に示したＡ
ＺAMPの各段階の設計はほんの１例である。各段階（ス
テージ）はこの設計に限定されない。
【００５３】信号ＡＺがロー（不活性）で、信号Ｈ*が
ハイのときは、ＡＺAMPは図８に示したプッシュプル入
力段階を含む２段増幅器を構成する。信号ＡＺがハイで
あり信号Ｈ*がローのときは、ＡＺAMPはオートゼロ機能
を果たすための第３段階（不平衡感知段階）を構成す
る。ＡＺAMPを適切に作動させるため、信号ＡＺとＨ*は
非重複信号とすべきである。サンプル・ホールド機能を
実行するためスイッチをこの構成に加える。目的はホー
ルド・モード（Ｈ*がロー）中にノード６４で第２段階
を切ることである。ホールド・モード中に第２段階を切
っても、キャパシタＣ71に貯えられている（サンプル・
モード、Ｈ*がハイ、中に蓄積）電圧によってＡＺAMPの
出力電圧は変わらずに維持される。
ハイのときは、ＡＺAMPは図８に示したプッシュプル入
力段階を含む２段増幅器を構成する。信号ＡＺがハイで
あり信号Ｈ*がローのときは、ＡＺAMPはオートゼロ機能
を果たすための第３段階（不平衡感知段階）を構成す
る。ＡＺAMPを適切に作動させるため、信号ＡＺとＨ*は
非重複信号とすべきである。サンプル・ホールド機能を
実行するためスイッチをこの構成に加える。目的はホー
ルド・モード（Ｈ*がロー）中にノード６４で第２段階
を切ることである。ホールド・モード中に第２段階を切
っても、キャパシタＣ71に貯えられている（サンプル・
モード、Ｈ*がハイ、中に蓄積）電圧によってＡＺAMPの
出力電圧は変わらずに維持される。
【００５４】この例で、Ｈ*がローのときはホールド・
モードとなり、Ｈ*がハイのときはサンプル・モードと
なる。図８でスイッチを作動する回路はトランジスタＭ
21である。トランジスタスイッチＭ21のＯＮ，ＯＦＦは
信号Ｈ*によって制御される。信号Ｈ*がハイのときはス
イッチＭ21が閉じ、信号Ｈ*がローのときはスイッチＭ2
1が開く。さらにトランジスタＭ21がターンオフする
と、トランジスタＭ22とキャパシタＣ91がキャパシタＣ
71へ投入される電荷を打消す。Ｈ*がハイのときはＡＺ*
はハイである。（電荷を打消す他のスイッチ設計を用い
ることもできる。）第１段階での不平衡を感知するため
の不平衡感知段階を用いることによって、この回路にオ
ートゼロ機能を加える。さらにノード６５と５６に小さ
い差動電流を導入する。オートゼロ動作中には、信号Ｖ
PおよびＶNはゼロ基準にしばられる。この状態で、第１
段階に不平衡があるときはオフセットが起こる。この不
平衡を不平衡感知段階で感知する。
モードとなり、Ｈ*がハイのときはサンプル・モードと
なる。図８でスイッチを作動する回路はトランジスタＭ
21である。トランジスタスイッチＭ21のＯＮ，ＯＦＦは
信号Ｈ*によって制御される。信号Ｈ*がハイのときはス
イッチＭ21が閉じ、信号Ｈ*がローのときはスイッチＭ2
1が開く。さらにトランジスタＭ21がターンオフする
と、トランジスタＭ22とキャパシタＣ91がキャパシタＣ
71へ投入される電荷を打消す。Ｈ*がハイのときはＡＺ*
はハイである。（電荷を打消す他のスイッチ設計を用い
ることもできる。）第１段階での不平衡を感知するため
の不平衡感知段階を用いることによって、この回路にオ
ートゼロ機能を加える。さらにノード６５と５６に小さ
い差動電流を導入する。オートゼロ動作中には、信号Ｖ
PおよびＶNはゼロ基準にしばられる。この状態で、第１
段階に不平衡があるときはオフセットが起こる。この不
平衡を不平衡感知段階で感知する。
【００５５】オートゼロ動作中（ＡＺ信号がハイ）、不
平衡感知段階はノード５７で第１段階出力に接続され
る。第１段階が平衡を保っているときは、ノード５９で
の不平衡感知段階の出力は供給電圧の中心近くにある。
第１段階の不平衡は、不平衡感知段階のノード５９を第
１段階の差動ペアの一方に接続することによって調節す
る。差動ペアのもう一方の側は供給電圧の中心近くのバ
イアス電圧の位置に接続されるから、差動ペアは不平衡
に対抗してノード６５と５６に電流を導入する。
平衡感知段階はノード５７で第１段階出力に接続され
る。第１段階が平衡を保っているときは、ノード５９で
の不平衡感知段階の出力は供給電圧の中心近くにある。
第１段階の不平衡は、不平衡感知段階のノード５９を第
１段階の差動ペアの一方に接続することによって調節す
る。差動ペアのもう一方の側は供給電圧の中心近くのバ
イアス電圧の位置に接続されるから、差動ペアは不平衡
に対抗してノード６５と５６に電流を導入する。
【００５６】ＡＺ信号がオフになると、ノード５７はノ
ード５８から切り離され、補正電圧がキャパシタＣ81に
蓄えられる。ノード５７と５８を切り離すスイッチはト
ランジスタＭ23である。トランジスタＭ23のＯＮ，ＯＦ
ＦはＡＺによって制御される。ＡＺがハイのときはオー
トゼロ動作スイッチＭ23が閉じ、サンプル・ホールドス
イッチＭ21のための電荷打消し回路のスイッチＭ22も閉
じる。ＡＺがハイのときは、サンプル・ホールドスイッ
チＭ21が開き、トランジスタＭ22がＯＮになり、サンプ
ル・ホールドキャパシタＣ71からの電荷が打消されるの
で、ＡＺはサンプル・ホールドスイッチＭ21のための電
荷打消し回路を制御する。
ード５８から切り離され、補正電圧がキャパシタＣ81に
蓄えられる。ノード５７と５８を切り離すスイッチはト
ランジスタＭ23である。トランジスタＭ23のＯＮ，ＯＦ
ＦはＡＺによって制御される。ＡＺがハイのときはオー
トゼロ動作スイッチＭ23が閉じ、サンプル・ホールドス
イッチＭ21のための電荷打消し回路のスイッチＭ22も閉
じる。ＡＺがハイのときは、サンプル・ホールドスイッ
チＭ21が開き、トランジスタＭ22がＯＮになり、サンプ
ル・ホールドキャパシタＣ71からの電荷が打消されるの
で、ＡＺはサンプル・ホールドスイッチＭ21のための電
荷打消し回路を制御する。
【００５７】同じことはオートゼロ動作スイッチＭ23の
ための電荷打消しトランジスタＭ24をＨ*が制御する理
由についても言える。Ｈ*がハイのときはＡＺはローで
あり、オートゼロ動作スイッチＭ23は開く。トランジス
タＭ23のための電荷打消しはトランジスタＭ24とキャパ
シタＣ101によって行われる。
ための電荷打消しトランジスタＭ24をＨ*が制御する理
由についても言える。Ｈ*がハイのときはＡＺはローで
あり、オートゼロ動作スイッチＭ23は開く。トランジス
タＭ23のための電荷打消しはトランジスタＭ24とキャパ
シタＣ101によって行われる。
【００５８】スイッチトランジスタＭ23によって電圧補
正キャパシタＣ81に電荷が投入されるとオフセットエラ
ーとなる。このエラーはトランジスタＭ11およびＭ12の
トランジスタＭ13およびＭ14に対するトランス・コンダ
クタンス・レシオによって増幅される。この比は普通は
１：８から１：１０である。信号ＶRのために選ばれた
実際の電圧はいくつかの方法で設定することができる。
実際にＡＺAMPを適用するには単純なバンドギャップ・
リファレンスを用いることができる。出力部が接地され
ているときに同じ電圧で信号ＶRをノード６０として設
定することにより、性能を改善することができる。トラ
ンジスタＱ11とＱ21によってベース電流についてこの電
圧を補正することにより、さらに改善することができ
る。
正キャパシタＣ81に電荷が投入されるとオフセットエラ
ーとなる。このエラーはトランジスタＭ11およびＭ12の
トランジスタＭ13およびＭ14に対するトランス・コンダ
クタンス・レシオによって増幅される。この比は普通は
１：８から１：１０である。信号ＶRのために選ばれた
実際の電圧はいくつかの方法で設定することができる。
実際にＡＺAMPを適用するには単純なバンドギャップ・
リファレンスを用いることができる。出力部が接地され
ているときに同じ電圧で信号ＶRをノード６０として設
定することにより、性能を改善することができる。トラ
ンジスタＱ11とＱ21によってベース電流についてこの電
圧を補正することにより、さらに改善することができ
る。
【００５９】スリープモードでは、ＡＺAMPはパワーダ
ウンすべきである。ほかの回路では信号ＶBNは接地さ
れ、ほとんどのバイアス電流は切られる。追加プルダウ
ントランジスタＭ25，Ｍ26，Ｍ27を用いて残りのフロー
ティング・ノードはプルダウンされる。
ウンすべきである。ほかの回路では信号ＶBNは接地さ
れ、ほとんどのバイアス電流は切られる。追加プルダウ
ントランジスタＭ25，Ｍ26，Ｍ27を用いて残りのフロー
ティング・ノードはプルダウンされる。
【００６０】図７は好ましい実施例のためのタイミング
信号を示す。これらのタイミング信号は図５に示した基
本発明のものと基本的には同じである。しかし２つの信
号ＥＮＡＢＬＥとＡＺはＡＺAMPおよびスイッチＱ5とＱ
6に使用するために生成された特殊信号であり、非理想
的スイッチングによって起こるエラーを最小限に押さえ
る。
信号を示す。これらのタイミング信号は図５に示した基
本発明のものと基本的には同じである。しかし２つの信
号ＥＮＡＢＬＥとＡＺはＡＺAMPおよびスイッチＱ5とＱ
6に使用するために生成された特殊信号であり、非理想
的スイッチングによって起こるエラーを最小限に押さえ
る。
【００６１】図７に示すように、Ｐ1とＰ2は、非重複ク
ロック信号である。これらの信号は、Ｐ1とＰ2の周波数
の半分で２つのフリップフロップ内で振動を発生させる
のに用いる。わかり易くするために、Ｐ1とＰ2の間の非
重複時間を増加してある。実際には、それは Ｐ1とＰ2
の幅よりもずっと小さい。図に示すようにＤＦＦ1の変
化はＰ2の立下がりエッジを示し、ＤＦＦ2の変化はＰ1
の立上がりエッジを示している。この構成によってＤＦ
Ｆ1からの出力が生じ、これはＰ1の立下がりエッジとＰ
2の立上がりエッジの間の遅延により定まる値だけＤＦ
Ｆ2の出力より遅れる。
ロック信号である。これらの信号は、Ｐ1とＰ2の周波数
の半分で２つのフリップフロップ内で振動を発生させる
のに用いる。わかり易くするために、Ｐ1とＰ2の間の非
重複時間を増加してある。実際には、それは Ｐ1とＰ2
の幅よりもずっと小さい。図に示すようにＤＦＦ1の変
化はＰ2の立下がりエッジを示し、ＤＦＦ2の変化はＰ1
の立上がりエッジを示している。この構成によってＤＦ
Ｆ1からの出力が生じ、これはＰ1の立下がりエッジとＰ
2の立上がりエッジの間の遅延により定まる値だけＤＦ
Ｆ2の出力より遅れる。
【００６２】各フリップフロップの“Ｑ”出力、ＳＷ3
およびＳＷ2を用いてＡＺを発生させる。ＡＺの立上が
りエッジはＳＷ2の立下がりエッジと一致し、ＡＺの立
下がりエッジはＳＷ3の立下がりエッジと一致する。こ
れによって、相と周波数で信号ＳＷ1に対応するが、デ
ューティサイクルはやや小さい（すなわち、ＳＷ1につ
いては３７.５％対５０％）パルスが発生する。この短
くなったＡＺ信号がＡＺAMPに出され、ＡＺAMPはオート
ゼロ動作を行うことができる。ＳＷ1は図５の“ＡＺフ
ェーズ”すなわち前充電段階に対応する。この実施例で
は、推移中のオートゼロ動作エラーを防止するため残り
の回路をスイッチイングする前に、オートゼロ動作フィ
ードバックがディスエーブルとなる。
およびＳＷ2を用いてＡＺを発生させる。ＡＺの立上が
りエッジはＳＷ2の立下がりエッジと一致し、ＡＺの立
下がりエッジはＳＷ3の立下がりエッジと一致する。こ
れによって、相と周波数で信号ＳＷ1に対応するが、デ
ューティサイクルはやや小さい（すなわち、ＳＷ1につ
いては３７.５％対５０％）パルスが発生する。この短
くなったＡＺ信号がＡＺAMPに出され、ＡＺAMPはオート
ゼロ動作を行うことができる。ＳＷ1は図５の“ＡＺフ
ェーズ”すなわち前充電段階に対応する。この実施例で
は、推移中のオートゼロ動作エラーを防止するため残り
の回路をスイッチイングする前に、オートゼロ動作フィ
ードバックがディスエーブルとなる。
【００６３】この実施例のＥＮＡＢＬＥ信号は、ＳＷ1
がローのときはいつでもＰ2と同相で発生する。これに
よって短いパルス（すなわち、１２.５％デューティサ
イクル）が（ＳＷ1*）の中央近くで発生する。ＳＷ2は
基本発明の“ＡＺ*フェーズ”に相当する。
がローのときはいつでもＰ2と同相で発生する。これに
よって短いパルス（すなわち、１２.５％デューティサ
イクル）が（ＳＷ1*）の中央近くで発生する。ＳＷ2は
基本発明の“ＡＺ*フェーズ”に相当する。
【００６４】こうしてＥＮＡＢＬＥと状態推移との間に
タイミングバッファを有するようなＥＮＡＢＬＥ信号を
発生させる。ＥＮＡＢＬＥ信号はＡＺAMPのＨ*（ホール
ド・プライム）信号に与えられる。従って、ＥＮＡＢＬ
Ｅパルスがハイの間はＡＺAMPは出力（内蔵サンプル・
ホールド回路）のサンプルをとり、ＥＮＡＢＬＥ信号が
ローの間はＡＺAMPはこの値を保つ。こうして図５の発
明とは異なり、ＶOUTはそのあとの前充電状態の間ずっ
と有効出力を保有する。
タイミングバッファを有するようなＥＮＡＢＬＥ信号を
発生させる。ＥＮＡＢＬＥ信号はＡＺAMPのＨ*（ホール
ド・プライム）信号に与えられる。従って、ＥＮＡＢＬ
Ｅパルスがハイの間はＡＺAMPは出力（内蔵サンプル・
ホールド回路）のサンプルをとり、ＥＮＡＢＬＥ信号が
ローの間はＡＺAMPはこの値を保つ。こうして図５の発
明とは異なり、ＶOUTはそのあとの前充電状態の間ずっ
と有効出力を保有する。
【００６５】以上、ＣＭＯＳ、スイッチド−キャパシタ
差動増幅器について述べた。ＡＺAMPやタイミング回路
などの特殊回路を含めると発明の性能は向上するが、こ
れは好ましい実施例にすぎず、本発明の範囲から逸脱せ
ずに同等の手段を用いることができることは明らかであ
る。
差動増幅器について述べた。ＡＺAMPやタイミング回路
などの特殊回路を含めると発明の性能は向上するが、こ
れは好ましい実施例にすぎず、本発明の範囲から逸脱せ
ずに同等の手段を用いることができることは明らかであ
る。
【００６６】サーボモータについて説明したが、本発明
はこの特殊な例に限定されるものではなく、多様な用途
に使用することができる。
はこの特殊な例に限定されるものではなく、多様な用途
に使用することができる。
図１ 本発明が用いられる環境の一つである、サーボモ
ーターを駆動するために使用される”Ｈ”ブリッジを表
す図。 図２ 従来技術による連続時間差動増幅器の構成図。 図３ 従来技術で用いられる非同時サンプリング型のス
イッチド−キャパシタ差動増幅器の構成図。 図４ 従来技術で用いられる同時サンプリング型のスイ
ッチド−キャパシタ差動増幅器の構成図。 図５ 本発明のスイッチド−キャパシタ差動増幅器の構
成図。 図６ 本発明の好ましい実施例の図。 図７ 好ましい実施例におけるタイミング信号のタイミ
ング図。 図８ 本発明の好ましい実施例において使用されるＡＺ
AMPの図。
ーターを駆動するために使用される”Ｈ”ブリッジを表
す図。 図２ 従来技術による連続時間差動増幅器の構成図。 図３ 従来技術で用いられる非同時サンプリング型のス
イッチド−キャパシタ差動増幅器の構成図。 図４ 従来技術で用いられる同時サンプリング型のスイ
ッチド−キャパシタ差動増幅器の構成図。 図５ 本発明のスイッチド−キャパシタ差動増幅器の構
成図。 図６ 本発明の好ましい実施例の図。 図７ 好ましい実施例におけるタイミング信号のタイミ
ング図。 図８ 本発明の好ましい実施例において使用されるＡＺ
AMPの図。
１〜３，２１〜２３，３０，４１，４２，５０〜６１，
６４，６５ ノード ４０ プレート Ｃ1〜Ｃ10，Ｃ71，Ｃ81，Ｃ91，Ｃ101 キャパシタ Ｒ1，Ｒ2，Ｒ3，Ｒ4，ＲS 抵抗器 Ｍ2〜Ｍ4，Ｍ9，Ｍ10，Ｍ15，Ｍ18，Ｍ20，Ｍ25，Ｍ2
6，Ｍ28 ＰＭＯＳトランジスタ Ｍ1，Ｍ5，Ｍ6，Ｍ8，Ｍ11〜Ｍ14，Ｍ16，Ｍ17，Ｍ19，
Ｍ21〜Ｍ24，Ｍ27，Ｍ29 ＮＭＯＳトランジスタ Ｑ1〜Ｑ10，ＱF スイッチ Ｑ11，Ｑ12 バイポーラ接合トランジスタ Ａ2〜Ａ5 差動増幅器 ＤＥＦ1，ＤＥＦ2 フリップフロップ Ｉ1，Ｉ2 インバータ Ｎ1〜Ｎ4 ＮＯＲゲート ＡＺAMP オートゼロ動作増幅器 ＢＳＴＲＡＰ1，ＢＳＴＲＡＰ2 ブートストラップ回路
６４，６５ ノード ４０ プレート Ｃ1〜Ｃ10，Ｃ71，Ｃ81，Ｃ91，Ｃ101 キャパシタ Ｒ1，Ｒ2，Ｒ3，Ｒ4，ＲS 抵抗器 Ｍ2〜Ｍ4，Ｍ9，Ｍ10，Ｍ15，Ｍ18，Ｍ20，Ｍ25，Ｍ2
6，Ｍ28 ＰＭＯＳトランジスタ Ｍ1，Ｍ5，Ｍ6，Ｍ8，Ｍ11〜Ｍ14，Ｍ16，Ｍ17，Ｍ19，
Ｍ21〜Ｍ24，Ｍ27，Ｍ29 ＮＭＯＳトランジスタ Ｑ1〜Ｑ10，ＱF スイッチ Ｑ11，Ｑ12 バイポーラ接合トランジスタ Ａ2〜Ａ5 差動増幅器 ＤＥＦ1，ＤＥＦ2 フリップフロップ Ｉ1，Ｉ2 インバータ Ｎ1〜Ｎ4 ＮＯＲゲート ＡＺAMP オートゼロ動作増幅器 ＢＳＴＲＡＰ1，ＢＳＴＲＡＰ2 ブートストラップ回路
Claims (19)
- 【請求項１】 正の入力部、負の入力部および出力部を
そなえた差動増幅器と、 第１入力ノードと第１ノードに結合された第１スイッチ
と、 第２入力ノードと第２ノードに結合された第２スイッチ
と、 前記第１ノードと前記第２ノードに結合された第３スイ
ッチと、 前記第１ノードと前記正の入力部に結合された第１キャ
パシタと、 前記第２ノードと前記負の入力部に結合された第２キャ
パシタと、 前記正の入力部と第１基準電圧に結合された第４スイッ
チと、 前記負の入力部と前記出力部に結合された第５スイッチ
と、 前記正の入力部と第２基準電圧に結合された第３キャパ
シタと、 前記負の入力部と第６スイッチに結合された第４キャパ
シタと、 前記第２基準電圧と前記出力部に選択的に結合され、第
１および第２制御信号にそれぞれ対応する第６スイッチ
とによって構成され、 前記第１、第２、第４、および第５スイッチが前記第１
制御信号に対応し、前記第３スイッチが前記第２制御信
号に対応することを特徴とするスイッチド−キャパシタ
差動増幅器回路。 - 【請求項２】 前記第１および第２制御信号が、非重
複、交番性クロック信号を含むことを特徴とする請求項
１記載のスイッチド−キャパシタ差動増幅器回路。 - 【請求項３】 さらに、第１ノードとアースの間に結合
された第５キャパシタと、 第２ノードとアースの間に結合された第６キャパシタと
を含むことを特徴とする請求項１記載のスイッチド−キ
ャパシタ差動増幅器回路。 - 【請求項４】 第１外部入力ノードと第１内部ノードの
間に結合された第１スイッチと、 第２外部入力ノードと第２内部ノードの間に結合された
第２スイッチと、 第１および第２内部ノードの間に結合された第３スイッ
チと、 前記第１内部ノードに結合された第１プレートと、第３
内部ノードに結合された第２プレートをそなえた第１キ
ャパシタと、 前記第２内部ノードに結合された第１プレートと、第４
内部ノードに結合された第２プレートをそなえた第２キ
ャパシタと、 前記第３内部ノードと外部ゼロ基準ノードの間に結合さ
れた第４スイッチと、 前記第４内部ノードと前記外部ゼロ基準ノードの間に結
合された第５スイッチと、 前記第３内部ノードに結合された第３キャパシタの第１
プレートと、 アウトプット・リファレンス・ノードに結合された前記
第３キャパシタの第２プレートと、 前記内部ノードに結合された前記第４キャパシタの第１
プレートと、 前記第４キャパシタの第２プレートと前記アウトプット
・リファレンス・ノードの間に結合された第６スイッチ
と、 電圧出力ノードと、前記第４キャパシタの第２プレート
の間に結合された第７スイッチと、 前記第３内部ノードに結合された正の入力部をそなえ、
前記第４内部ノードに結合された負の入力部をそなえ、
前記電圧出力ノードに結合された出力部を有し、複数の
タイミング信号および基準信号を受ける差動増幅手段
と、 外部ソースから複数のクロック信号を受け、前記複数の
タイミング信号を出し、前記タイミング信号が前記各ス
イッチを制御し、前記複数のタイミング信号を出す前記
増幅手段に結合されたタイミング制御手段とによって構
成されることを特徴とするスイッチド−キャパシタ差動
増幅器回路。 - 【請求項５】 前記スイッチが前記タイミング信号の１
つを受けるゲートを有する単一のｎ型トランジスタによ
って構成されることを特徴とする請求項４記載のスイッ
チド−キャパシタ差動増幅器回路。 - 【請求項６】 前記第７スイッチが並列に結合されたｎ
型およびｐ型トランジスタと、反転タイミング信号をｐ
型トランジスタのゲートへ送るためのインバータとによ
って構成され、前記インバータと前記ｎ型トランジスタ
のゲートが前記タイミング信号の１つを受けることを特
徴とする請求項４記載のスイッチド−キャパシタ差動増
幅器回路。 - 【請求項７】 前記タイミング制御手段が、 第１クロック信号、反転第１クロック信号および第１タ
イミング信号を受け、第２タイミング信号を供給する第
１フリップフロップと、 第１クロック信号、第２クロック信号、および前記第１
タイミング信号を受け、前記第１タイミング信号と第３
タイミング信号を供給する第２フリップフロップと、 外部ディスエーブル信号と前記第１タイミング信号を受
け、第１イネーブル・タイミング信号を出す第１ＮＯＲ
ゲートと、 前記外部ディスエーブル信号と前記第３タイミング信号
を受け、第２イネーブル・タイミング信号を出す第２Ｎ
ＯＲゲートと、 前記第２および前記第３タイミング信号を受け、第４タ
イミング信号を出す第３ＮＯＲゲートと、 前記第１タイミング信号と前記反転第１クロック信号を
受け、第５タイミング信号を出す第４ＮＯＲゲートと、 外部基準電圧に依存する出力電圧範囲を有し、前記第１
イネーブル・タイミング信号を受け、第１ブートストラ
ップ・タイミング信号を出す第１ブート・ストラップ回
路と、 前記外部基準電圧に依存する出力電圧範囲を有し、前記
第２イネーブル・タイミング信号を受け、第２ブートス
トラップ・タイミング信号を出す第２ブートストラップ
回路とによって構成されることを特徴とする請求項４記
載のスイッチド−キャパシタ差動増幅器回路。 - 【請求項８】 前記第１および第２スイッチが前記第１
ブートストラップ・タイミング信号によって制御され、
前記第３スイッチが第２ブートストラップ・タイミング
信号によって制御され、前記第４および第５スイッチが
前記第４タイミング信号によって制御され、前記第６ス
イッチが前記第１タイミング信号によって制御され、前
記第７スイッチが前記第３タイミング信号によって制御
されることを特徴とする請求項７記載のスイッチド−キ
ャパシタ差動増幅器回路。 - 【請求項９】 前記増幅手段が前記第５タイミング信号
を受けて前記増幅手段内でサンプル・ホールド回路を制
御し、前記増幅手段が前記第４タイミング信号を受けて
出力オフセットのゼロ調整を制御することを特徴とする
請求項７記載のスイッチド−キャパシタ差動増幅器回
路。 - 【請求項１０】 前記第１および第２クロック信号が非
重複、交番性クロック信号によって構成されることを特
徴とする請求項７記載のスイッチド−キャパシタ差動増
幅器回路。 - 【請求項１１】 さらに、前記第１および第２内部ノー
ドの間で、前記第３スイッチと並列に結合された第８ス
イッチを含み、前記第８スイッチが前記第３スイッチと
同時に、また、それと同様に作動することを特徴とする
請求項４記載のスイッチド−キャパシタ差動増幅器回
路。 - 【請求項１２】 さらに、前記第３キャパシタの第２プ
レートと前記アウトプット・リファレンス・ノードの間
に結合された第８スイッチを含み、前記第８スイッチが
定電圧源により制御されることを特徴とする請求項４記
載のスイッチド−キャパシタ差動増幅器回路。 - 【請求項１３】 さらに、第１内部ノードと定電圧源の
間に結合された第５キャパシタと、 前記第２内部ノードと前記定電圧源の間に結合された第
６キャパシタを含むことを特徴とする請求項４記載のス
イッチド−キャパシタ差動増幅器回路。 - 【請求項１４】 前記タイミング制御手段が、 第１クロック信号、逆転第１クロック信号および第１タ
イミング信号を受け、第２タイミング信号を出す第１フ
リップフロップと、 第１クロック信号、第２クロック信号、第１タイミング
信号を受け、第１タイミング信号と第３タイミング信号
を出す第２フリップフロップと、 前記第２および前記第３タイミング信号を受け、第６タ
イミング信号を出す第１ＯＲ ゲートと、 前記第１タイミング信号と前記逆転第１クロック信号を
受け、第７タイミング信号を出す第２ＯＲ ゲートと、 前記第２および前記第３タイミング信号を受け、第４タ
イミング信号を出す第３ＮＯＲ ゲートと、 前記第１タイミング信号と前記逆転第１クロック信号を
受け、第５タイミング信号を出す第４ＮＯＲ ゲートと
によって構成されることを特徴とする請求項４記載のス
イッチド−キャパシタ差動増幅器回路。 - 【請求項１５】 前記第１および第２スイッチが第６タ
イミング信号によって制御され、前記第３スイッチが前
記第７タイミングスイッチによって制御され、前記第４
および第５スイッチが前記第４タイミング信号によって
制御され、前記第６スイッチが前記第１タイミング信号
によって制御され、前記第７スイッチが前記第３タイミ
ング信号によって制御されることを特徴とする請求項１
４記載のスイッチド−キャパシタ差動増幅器回路。 - 【請求項１６】 前記第１および第２スイッチがＣＭＯ
Ｓスイッチによって構成されることを特徴とする請求項
１５記載のスイッチド−キャパシタ差動増幅器回路。 - 【請求項１７】 前記第３、第４、第５、第６および第
７スイッチがｎチャネルスイッチであることを特徴とす
る請求項１６記載のスイッチド−キャパシタ差動増幅器
回路。 - 【請求項１８】 前記第１および第２クロック信号が、
非重複、交番性クロック信号により構成されることを特
徴とする請求項１４記載のスイッチド−キャパシタ差動
増幅器回路。 - 【請求項１９】 前記増幅手段が前記第５タイミング信
号を受けて前記増幅手段内でサンプル・ホールド回路を
制御し、前記増幅手段が前記第４タイミング信号を受け
て出力オフセットのゼロ化を制御することを特徴とする
請求項１４記載のスイッチド−キャパシタ差動増幅器回
路。
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