JPS5979496A - サンプルド・デ−タ回路 - Google Patents

サンプルド・デ−タ回路

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JPS5979496A
JPS5979496A JP57190201A JP19020182A JPS5979496A JP S5979496 A JPS5979496 A JP S5979496A JP 57190201 A JP57190201 A JP 57190201A JP 19020182 A JP19020182 A JP 19020182A JP S5979496 A JPS5979496 A JP S5979496A
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JP
Japan
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terminal
capacitor
analog
analog switch
operational amplifier
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JP57190201A
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JPH0311038B2 (ja
Inventor
Shinji Masuda
増田　愼治
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する技術分野 本発明はＭＯＳアナログ回路技術に関し、特にサンプル
ド・データ回路に関する。
（２）従来技術の説明 ＭＯＳアナログ回路技術における主要な回路技術は、ア
ナログ信号値をキャパシタに保持して信号処理を施す技
術、いわゆるサンプルドφデータ回路技術である。上記
回路において、演算増幅器の反転入力端子と出力端子と
の間にアナログ・スイッチを設けて、ある時刻に短終で
きるようにした回路がしはしは用いられる。
この種の回路として例えは、第１図に示すような係数回
路が埜けられる。係数回路はアナログ電圧に、キャパシ
タの容聞、比で決まる係数を策算する回路である。
以下、第１図の係数回路の動作を説明する０第１のフェ
ーズにはアナログ・スイッチ１５゜１６はＯＮとなシ、
アナログ・スイッチ１４はＯＦ　Ｆとなシ演算増幅器１
１０反転入力端子Ｎ１３の電位と出力端子Ｎ１４の電位
とは等しくなシ、上記演算増幅器の動作によって端子Ｎ
１２゜Ｎ１３．Ｎ１４．Ｎ１５の電位はすべて等しくな
り、従ってキャパシタ１２．１３の電位は零となる。次
に第２のフェーズにはアナログ・スイッチ１５．１６は
ＯＦＦとなシ、アナログ・スイッチ１４はＯＮとなシ、
端子１１の電圧■１１によって容量イｉＭＣ１２のキャ
パシタ１２には、Ｃ１２・Ｖｌｌなる電荷が流入し、容
量値１３のキャパシタ１３にも同じくＣ１２・Ｖｌｌな
る電荷が流入し、従って−ｖ１１・Ｃ１２／Ｃ１３なる
電圧が端子１４に生じて端子１１の電圧に−Ｃ１２／Ｃ
１３なる係数を乗算した結果が端子Ｎ１４に得られる。
クロック信号によシ周期的に、第１のフェーズと第２の
フェーズは繰シ返される。
しかしながら、−搬に集積回路中で得られるアナログ・
スイッチはＯＦＦ状態の抵抗値が有限値であジ、アナロ
グ・スイッチ両端の電圧によってわずかに電流が流れる
。第１図の例では、第２のフェーズに端子Ｎ１４と端子
Ｎ１３どの電位差によｐ、Ｎ１４からアナログ・スイッ
チ１６を介して端子Ｎ１３へ電流が流れ込み、キャパシ
タ１２．１３の充電電圧に誤差を生じ、端子Ｎ１４の電
圧に誤差を生じて乗算誤差となる。
（３）発明の目的 本発明の目的は、演算増幅器の入力端子にＯＦＦ状態の
アナログ・スイッチを介して流入する電流を低減してキ
ャパシタに誤差電圧が生じるのを低減したサンプルド・
データ回路を提供することである。
（４）発明の構成 本発明の特徴は、演算増幅器の反転入力端子が第１のア
ナログ・スイッチを介して上記演算増幅器の出力端子に
接続され、上記演算増幅器の非反転入力端子が接地点も
しくは電圧源に接続されているサンプルド拳データ回路
において、第１のアナログ・スイッチと上記出力端子と
間に第２のアナログ−スイッチを挿入し、かつ第１のア
ナログ・スイッチと第２のアナログ・スイッチとの接続
点が第３のアナログ−スイッチを介して上記非反転入力
端子に接続されたサンプルドφテータ回路にある。
（５）実施例 次に本発明の実施例について図面を参照して説明する。
先づ、第２図に示した第１の実施例について説明する。
第２図において２１は演算増幅器であ、？、２４゜２５
　、２６　、２７　、２８はそれぞれアナログ−スイッ
チで９．９．２２．２３はそれぞれギヤノくシタであシ
、Ｎ２１は入力端子であシ、Ｎ２４は出力端子であり、
Ｎ２５は接地点であり、Ｎ２２は信号端子であシ、２３
は反転入力端子である。
第１のフェーズにおいてアナログ・スイッチ２５．２６
．２７はＯＮであシ、アナログ−スイッチ２４．２８は
ＯＦＦであシ、演算増幅器２１の動作によって端子Ｎ２
２．Ｎ２３．Ｎ２４．Ｎ２５゜Ｎ２６はすべて同電位で
あり、ギヤノくシタ２２゜２３の電荷は共に零となる。
第２のフェーズにおいて、アナログ−スイッチ２５，２
６．２７はＯＦＦとなシ、アナログ・スイッチ２４．２
８はＯＮとなシ、容量値が０２２であるキャパシタ２２
には、入力端子Ｎ２１の電位Ｖ２１によシＶ２１・Ｃ２
２なる電荷が流入し、キャパシタ２３にはキャパシタ２
２と同量の電荷が流入し、端子Ｎ２４に−Ｖ２１・Ｃ２
２／Ｃ２３なる電圧が生じ、その結果、入力１Ｌ圧に係
数−Ｃ２２／Ｃ２３を乗算した結果が端子Ｎ２４に得ら
れる０この実施例で、第２のフェーズのとき、アナログ
−スイッチ２８を介・して端子Ｎ２６と端子Ｎ２５が接
続されておシ、演算増幅器２１の動作により端子Ｎ２３
の電位も端子Ｎ２５の電位と等しく、端子Ｎ２３と端子
Ｎ２６との間に１、位差かないだめ、アナログスイッチ
２６を介して端子Ｎ２３に電流が流れ込むことはなく、
従ってキャパシタ２２．２３に誤差電圧が生じることは
なく、正確な乗算が行われる０ 以上、第２図に示した係数回路の実施例について説明し
たが、本発明は演Ｊ１ｇ　権幅器の反転入力端子と出力
端子がアナログ・スイッチで接続されているサンプルド
争データ回路すべてに有効である。
（６）発明の効果 本発明は、以上説明したように、演算増幅器の反転入力
端子と出力端子とを接続している第１のアナログ・スイ
ッチと、上記出力端子との間に第２のアナログ・スイッ
チを挿入し、かつ上記２つのアナログ・スイッチの接続
点と上記演算増幅器の非反転入力端子と金弟３のアナロ
グ・ス°イッチで接続することによυ、上記反転入力端
子に接続している第１のアナログ・スイッチを介して流
入すΣ不要な電流が低減でき、正確な信号処理が可能と
なる。
【図面の簡単な説明】
第１図は従来の係数回路を示す回路図、第２図は本発明
実施例の回路図、である。 なお図において、１１・・・・・・演算増幅器、１２・
・・・・・キャパシタ（容量値Ｃｌ２）、１３・・・・
・・キャパシタＣＩ値０１３）、１４，１５．１６・・
・・・・アナログ・スイッチ、Ｎ１１・・・・・・入力
端子、Ｎ１４・・・・・・出力端子、Ｎ１２・・・・・
・信号端子、Ｎ１３・・・・・・反転入力端子、Ｎ１５
・・・・・・接地点、２１・・・・・・演算増幅器、２
２・・・・・・キャパシタ（容量値Ｃ２２）、２３・・
・・・・キャパシタ（容量値Ｃ２３）、２４，２５，２
６゜２７．２８・・・・・・アナログ・スづツチ、Ｎ２
１・・・・・・入力端子、Ｎ２４・・・・・・出力端子
、Ｎ　２２　Ｉ　Ｎ　２６・・・・・・信号端子、Ｎ２
３・・・・・・反転入力端子、Ｎ２５・・・・・・接地
点、である。

Claims (1)

  1. 【特許請求の範囲】 演算垢幅器の反転入力端子が第１のアナログ会スイッチ
    を介して該演算増幅器の出力端子に接続され、該演算増
    幅器の非反転入力端子が接地点もしくは電圧源に接続さ
    れているサンプルドφデータ回路において、 第１のアナログ・スイッチと前記出力端子との間に第２
    のアナログ・スイッチが挿入され、該第１のアナログ−
    スイッチと該第２のアナログ・スイッチとの接続点が第
    ３のアナログ・スイッチを介して前記非反転入力端子に
    接続されていることを特徴とするサンプルド・データ回
    路。
JP57190201A 1982-10-29 1982-10-29 サンプルド・デ−タ回路 Granted JPS5979496A (ja)

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JP57190201A JPS5979496A (ja) 1982-10-29 1982-10-29 サンプルド・デ−タ回路
EP83110699A EP0110130B1 (en) 1982-10-29 1983-10-26 Circuit producing an output free from a leakage between output and input ends
US06/545,692 US4617481A (en) 1982-10-29 1983-10-26 Amplifier circuit free from leakage between input and output ports
DE8383110699T DE3372561D1 (en) 1982-10-29 1983-10-26 Circuit producing an output free from a leakage between output and input ends

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JPS5979496A true JPS5979496A (ja) 1984-05-08
JPH0311038B2 JPH0311038B2 (ja) 1991-02-15

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ID=16254131

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